CN100485575C - 数字时钟发生器 - Google Patents

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Abstract

本发明涉及一种时钟发生器，包括系统时钟输入端(2)，用于输入一个高频系统时钟信号，包括数字数据输入端(3)，用于输入一个可调的数字增量值，包括加法器(6)，用来将增量值与加法器中反馈的数字累加值相加，包括输出寄存器(13)，它将数字累加值中的最高数据位作为时钟发生器(1)的输出时钟信号通过一根输出时钟导线输出，还包括一个数字相位差计算单元(30)，用于根据剩余的数字累加值的较低数据位和数字增量值来计算输出时钟信号的相位差，其中相位差作为一个数字相位差值输出到数字数据输出端(29)。

Description

数字时钟发生器
技术领域
本发明涉及一种用于数字式应用电路的数字时钟发生器，这种数字应用电路需要高精度的时钟信号。
背景技术
时钟发生器是数字电子系统中的一个功能单元，其中产生控制所必需的时钟脉冲。因为如果要控制这样一个复杂的数字系统必须要使用大量不同的时钟信号，所以在这个复杂的数字系统内部，通过数字时钟发生器由一个高频系统系统时钟产生用于不同应用电路的输出时钟信号。
模拟时钟发生器将会逐渐被全数字的时钟发生器所代替。常规的数字时钟发生器在电路技术中是作为反馈加法器构造的，并作为DTO时钟发生器(DTO：Digital Timing Generator)。这种常规的DTO时钟发生器通常使用在视频信号处理中，用于在100Hz范围内产生像素点。其中这种DTO时钟发生器由系统时钟频率大于600MHZ的系统时钟输入信号来驱动，产生具有高相位差且有抖动(Jitter)的输出时钟信号。输出时钟信号的最大相位差在3ns以内仍然属于视频信号处理通常可允许的范围。不过也有一些应用要求时钟发生器更小的相位差。
例如数字CVBS编码器(CVBS：Colour Video Blanking Signal)在视频信号处理中就需要有着非常小的相位差的非常精确的时钟信号。这里时钟信号的相位差不得超过2ns，否则这种相位差在显示屏表面上的均质彩色平面上可以被肉眼觉察到。因此，对于数字CVBS编码器，数字时钟发生器应该产生相位差在1ns内的输出时钟信号。通过提高由数字时钟发生器接收的系统时钟信号的系统时钟频率并不能让输出时钟信号达到这样微小的相位差。因为这种情况下系统时钟频率必须要高于1GHz。
US 4,933,890公开了一种数字时钟发生器，它提供一种相位补偿的时钟信号。这种数字时钟发生器具有一个加法器，在系统时钟信号的每一个时钟脉冲到来时都会累加一个由外部引入的增量值，其中这个加法器的最高位引入一个D触发器，在它的输出端得到时钟信号。为了输出相位补偿的时钟信号，D触发器与加法器的较低位相关地输出脉冲，这些较低位由一个延迟电路来处理。
发明内容
本发明的目的是提供一种数字时钟发生器，它除了为一个应用电路产生输出时钟信号外，还通知该应用电路包含在输出信号内的相位差。
根据本发明，这一任务将通过一种具有以下特性的数字时钟发生器来完成：
本发明提供了一种数字时钟发生器，包括：用于连接高频系统时钟信号的系统时钟输入端；用于连接可调节的数字增量值的数字式数据输入端；加法器，用于将所述可调节的数字增量值与该加法器的反馈数字累加值相加，并提供一个表示其结果的数字累加值；用于通过输出时钟导线将数字累加值的最高数据位作为数字时钟发生器的输出时钟信号来输出的输出寄存器，以及用于根据数字累加值和数字增量值的比最高数据位低的其余数据位来计算输出时钟信号的相位差的数字相位差计算单元，其中通过对数字增量值进行定标得到一个定标后的数字增量值，并通过用一个多位乘法器将定标后的数字增量值与比最高数据位低的其余数据位相乘，计算出所述相位差，并且所述相位差作为数字式相位差值在数字式数据输出端处输出。
在根据发明的数字时钟发生器的一种优选实施方式中，数字相位差计算单元具有一个与数字式数据输入端相连的定标装置(Skalierungseinrichtung)，它用于根据增量值来对相位差值定标。
从定标装置得到的定标后的增量值优选地暂存在数字式相位差计算单元的定标寄存器中。
数字式相位差计算单元优选地具有一个寄存器，用于暂存由加法器得到的数字累加值的较低位。
数字式相位差计算单元还优选地具有一个多位乘法器，它将所暂存的定标后的增量值与所暂存的用于计算数字相位差值的累加值的较低数据位相乘。
在一种优选的实施方式中，为了暂存累加值，在加法器后面连接一个寄存器。
寄存器优选地由高频系统时钟信号提供时钟脉冲。
在一种特别具有优点的优选实施方式中，高频信号的频率超过600MHZ。
输出时钟导线和数字时钟发生器的数字式数据输出端优选地与一个数据处理单元相连，此单元将等距时间间隔内的输入数据流换算成输出数据流，输出数据流具有在输出时钟线上得到的输出时钟信号的非等距时间间隔。
优选地设置了一个数模转换器，用于将输出数据流转换成模拟输出信号。
其中数模转换器优选地由输出时钟信号提供时钟脉冲。
本发明所述的数字时钟发生器优选地用于为数字CVBS编码器产生时钟信号。
此外，本发明所述的数字时钟发生器还可以作为振荡器应用在数字锁相环中。
附图说明
参考说明本发明特征的附图，进一步说明了本发明所述的数字时钟发生器的另一种优选实施方式。
如图所示：
图1为本发明所述的数字时钟发生器的电路框图；
图2表示了一种应用电路，它包含了图1中所示的本发明所述的数字时钟发生器；
图3为信号流程图，用于说明图2中所示的应用电路的工作原理。
具体实施方式
从图1可知，本发明所述的数字时钟发生器1具有一个用于连接高频时钟信号的系统时钟输入端2，并具有一个用于连接可调节的增量值的数字数据输入端3。连到数字数据输入端3的增量值通过内部数据线4连接到数字加法器6的第一数据输入端5。加法器6还具有数据输入端7和输出导线8。加法器6将数据输入端5的数字值与数据输入端7的数字值相加，将得到的和通过数据线8传到后面连接的一个寄存器9中。通过加法得到的和被暂存在寄存器9中，并通过数据线10输出。加法器6的输出数据线8以及中间存储器9的输出数据线10的数据总线宽度分别为n比特，它表示数字时钟发生器1的比特宽度。中间存储器9的输出数据线10通过反馈线11回接到加法器6的第二数据输入端7。数字式加法器6将数字数据输入端3的增量值与暂存的通过数据线10及反馈线11返回的累加值相加。中间存储器9的n位数据线10被分开。其中用于最高数据位MSB的数据线10MSB与输出寄存器13的数据输入端12相连接，剩下的n-1位较低的数据比特线10LBSs与寄存器15的数据输入端14相连。寄存器15用于暂存累加值的n-1个较低的数据位。其中寄存器15优选地由多个触发器组成。输出寄存器13暂存通过数据线10MSB引入的累加值的最高数据位，并在数字时钟发生器1的输出时钟端口17处，通过输出时钟导线16给出由高频系统时钟信号产生时钟脉冲的信号。
位于数字式数据输入端3处的增量值通过定标装置19的内部数据线18来引入。定标装置19用于对数字时钟发生器1输出的相位差值根据位于数字式数据输入端3的增量值进行定标。定标装置19在输出端通过数据线20与另一个用来暂存定标值的寄存器22的数据输入端21相连。
寄存器15，22通过输出数据线23，24连接到一个多位乘法器27的输入端25，26，乘法器27将暂存在寄存器15，22中的数字值相乘，并通过输出数据线28输出到数字时钟发生器1的数字式数据输出端29。
定标装置19，用于暂存累加值的n-1个较低位的寄存器15，用于暂存定标过的增量值的寄存器22，以及多位乘法器27，共同构成了用于计算数字时钟发生器1的输出时钟信号的相位差的相位差计算单元30，其中输出时钟信号通过数字时钟输出端17输出。相位差计算单元30根据加法器6得到的累加值的n-1个较低数据位，并根据位于数字式数据输入端3处的数字增量值计算输出时钟信号的相位差。其中数字增量值是外部可调节的。
寄存器9，13，15，22具有系统时钟输入端31，32，33，34，这些输入端连接到数字时钟发生器1共用的内部系统时钟导线。内部系统时钟导线35连接到数字时钟发生器1的系统时钟输入端2上。连到系统时钟输入端2的高频系统时钟信号优选地由石英晶体振荡器和倍频器产生，并具有600MHZ以上的系统时钟频率。
数字时钟发生器1的输出时钟信号具有相位差，因为增量值的原因，也有可能产生系统频率和输出时钟频率之间的非直线的分度因素。然而在数字时钟发生器1中通过内部数据线10还连接一个n位宽度的数据值，它包含了关于输出信号的相位精确信息。通过分析这个连接到n-1个较低比特线10的数字值，可以附带地对输出时钟信号的每个时钟沿相应的相位差进行计算。这种计算通过相位差计算单元30来完成。
因为在系统时钟内部，增量值会精确地在加法器6中累加一次，这个数值作为余数，即作为n-1个较低的数据位，精确地对应于数字时钟发生器的系统时钟周期。恰好在输出时钟信号的上升脉冲沿之后，在寄存器15中减小了的增量值可以达到最大值。
适于所有情况：
增量值<2n-1    (1)
因此只有当数字累加值余下的较低数据位被立即定标时，才能充分利用全部的比特宽度。为此增量值被设置为数字时钟发生器1的最大比特宽度n。通常在输出时钟信号激活的输出时钟沿上，暂存在寄存器15内的n-1个较低数据位是对于衡量输出时钟与希望的理想信号之间的实际相位差的精确尺度.而数字累加值的余数在大小上与所接入的增量值有关。等距分相位(Subphase)的实际大小TSUB也与接入的数字增量值有关。
Figure C01809707D00101
增量值可以动态地改变，并且为了重新产生固定的时间关系，相位差值根据增量值由相位差计算单元30的定标装置19进行换算并定标。
经定标后的增量值暂存在寄存器22中，并与暂存在寄存器15中的累加值的n-1个较低的数据位相乘，由此得到计算出的相位差：
Figure C01809707D00103
这里Rest表示累加值的较低的数据位。
通过相位差计算单元30可以得到一个相位差值，它与当前的增量值无关地将输出时钟信号Tclk 输出的周期分解成固定数量的等间距的分相位TSUB。
计算出的相位差值根据下列等式得到具有数据解的相位差。
其中f系统时钟表示高频系统时钟信号的系统时钟频率。
本发明所述的数字时钟发生器1除了给出在输出时钟信号17处得到的输出时钟信号外，还在数字数据输出端29处给出了数字相位差值，它得到了与虚拟的理想时钟信号之间的相位差，即实际的抖动程度。通过计算相位差值，可以在后接的数据处理单元中，将在那里计算出的数值相应于引入的相位差值进行修正和内插。
图2为一种应用电路，它包含了本发明所述的数字时钟发生器1。
数字时钟发生器1在它的系统时钟输入端2处通过一根导线131获得了一个高频系统时钟信号，此信号例如由石英晶体振荡器和倍频器产生。在数据数据输入端3处通过线132引入一个可调节的增量值。数字时钟发生器1在它的时钟输出端17处产生时钟信号，该信号通过时钟导线133引向数据处理单元135的时钟输入端134。数据处理单元135有一个数据输入端136，用来连接数字式输入数据流，还有一个数据输出端137，用于通过数据线138将输出数据输出到后接的数模转换器139。数据处理单元135的数据输入端136通过数据线140获取输入数据流，它们通过数据处理单元135换算为输出数据流。输出数据流在数模转换器139中转换为模拟信号，该信号通过信号线144输出。数模转换器139同样具有一个时钟输入端141，它通过时钟导线142与数字时钟发生器1的时钟信号输出端17相连接。
数据处理单元135将位于等距时间间隔内通过导线140得到的输入数据换算为输出数据流，该输出数据流具有数字时钟发生器1的时钟导线133上的输出时钟信号的非等距时间间隔。
图3A表示一个模拟输出信号在数字时钟发生器1理想的输出时钟信号情况下的线性上升沿。
图3B表示了一种实际情况，其中实际的时钟输出信号由数字时钟发生器1给出。这种实际的时钟输出信号具有相位抖动或相位差，也就是说，时钟输出信号的上升脉冲沿是有不均匀的间隔的。因此，由数模转换器139得到的模拟输出信号的上升信号沿产生一个拐点。
由图3C可以看到，如何能够在数字时钟发生器1的数字数据输出端29通过输出计算得到的相位差在数据处理单元135处提供输入数据流和相位差来计算输出数据流，该输出流具有实际时钟输出信号的非等距时间间隔。通过修正数据处理单元135的数字输出值，使得上升的模拟信号沿线性化。本发明所述的数字时钟发生器1除了可用于受相位差影响的实际时钟信号外，还用于所属的相位差，所以连接到本发明所述的数字时钟发生器1的数据处理单元135可以顾虑到数据处理时的相位差问题。
本发明所述的数字时钟发生器1特别适用于那些需要非常精确的均匀时钟信号的应用场合，例如数字编码器，特别是用于视频处理的编码器，如CVBS编码器。另一种可能的应用领域是将本发明所述的数字时钟发生器1在数字锁相环内用作振荡器，数字锁相环除了数字时钟发生器1外还包括数字式环路滤波器以及鉴相电路。
本发明所述的数字时钟发生器的另一种重要的应用领域是数字解码器，特别是用于视频处理的解码器，如MPEG解码系统。为此可使用本发明所述的系统时钟频率为600MHZ的时钟发生器。数字时钟发生器1的相位差值可以用于FBAS编码器的采样值修正。

Claims (15)

1.数字时钟发生器，包括：
用于连接高频系统时钟信号的系统时钟输入端(2)；
用于连接可调节的数字增量值的数字式数据输入端(3)；
加法器(6)，用于将所述可调节的数字增量值与该加法器的反馈数字累加值相加，并提供一个表示其结果的数字累加值；
用于通过输出时钟导线(33)将数字累加值的最高数据位作为数字时钟发生器(1)的输出时钟信号来输出的输出寄存器(13)，以及
用于根据数字累加值和数字增量值的比最高数据位低的其余数据位来计算输出时钟信号的相位差的数字相位差计算单元(30)，其中通过对数字增量值进行定标得到一个定标后的数字增量值，并通过用一个多位乘法器将定标后的数字增量值与比最高数据位低的其余数据位相乘，计算出所述相位差，并且所述相位差作为数字式相位差值在数字式数据输出端(29)处输出。
2.如权利要求1所述的数字时钟发生器，其特征在于，所述数字相位差计算单元(30)具有一个与数字式数据输入端(3)相连的定标装置(19)，该定标装置(19)用于根据数字增量值对相位差值进行定标，从而得到定标后的数字增量值。
3.如权利要求2所述的数字时钟发生器，其特征在于，由定标装置(19)得到的定标后的数字增量值暂存在数字相位差计算单元(30)的定标寄存器(22)中。
4.如权利要求1所述的数字时钟发生器，其特征在于，数字相位差计算单元(30)具有一个寄存器(15)，用于暂存由加法器(6)得到的数字累加值的比最高数据位低的其余数据位。
5.如权利要求4所述的数字时钟发生器，其特征在于，数字相位差计算单元(30)具有一个多位乘法器(27)，它将暂存的经定标后的数字增量值与暂存的用于计算数字相位差的数字累加值的比最高数据位低的其余数据位相乘。
6.如权利要求1所述的数字时钟发生器，其特征在于，加法器(6)在后面连接一个寄存器(9)，用于暂存数字累加值。
7.如权利要求6所述的数字时钟发生器，其特征在于，寄存器(9，13，15，22)由高频系统时钟信号提供时钟脉冲。
8.如权利要求7所述的数字时钟发生器，其特征在于，高频系统时钟信号的频率高于600MHz。
9.如权利要求1所述的数字时钟发生器，其特征在于，输出时钟导线(33)和数字数据输出端(29)与数据处理单元(35)相连，数据处理单元将位于等距时间间隔内的、对应于被采样的模拟信号的输入数据流换算成输出数据流，该输出数据流具有位于输出时钟导线(33)处的输出时钟信号的非等距的时间间隔。
10.如权利要求9所述的数字时钟发生器，其特征在于，设置一个数模转换器(39)，用于将输出数据流转换为模拟输出信号。
11.如权利要求10所述的数字时钟发生器，其特征在于，数模转换器(39)由输出时钟信号提供时钟脉冲。
12.权利要求1所述的数字时钟发生器在数字式编码器或者解码器中的应用。
13.权利要求1所述的数字时钟发生器在视频处理的编码或解码器中的应用。
14.权利要求1所述的数字时钟发生器在CVBS编码器中的应用。
15.权利要求1所述的数字时钟发生器在数字式锁相环中作为振荡器的应用。
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Owner name: TRIDENT MICROSYSTEMS (FAR EAST) LTD.

Free format text: FORMER OWNER: MEIKENAS CO.

Effective date: 20101215

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Owner name: MEIKENAS CO.

Free format text: FORMER NAME: MICRONAS AG

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Address after: Munich, Germany

Patentee after: MICRONAS GmbH

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Patentee before: Micronas Munich GmbH

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Effective date of registration: 20101215

Address after: Cayman Islands (UK) Grand Cayman

Patentee after: TRIDENT MICROSYSTEMS (FAR EAST) Ltd.

Address before: Munich, Germany

Patentee before: MICRONAS GmbH

ASS Succession or assignment of patent right

Owner name: ENTROPIC COMMUNICATIONS, INC.

Free format text: FORMER OWNER: TRIDENT MICROSYSTEMS (FAR EAST) LTD.

Effective date: 20131111

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Effective date of registration: 20131111

Address after: American California

Patentee after: ENTROPIC COMMUNICATIONS, Inc.

Address before: Cayman Islands (UK) Grand Cayman

Patentee before: Trident Microsystems (Far East) Ltd.

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Granted publication date: 20090506

Termination date: 20170517