KR910003726B1 - 디지탈 데이터의 샘플율 변환회로 - Google Patents

디지탈 데이터의 샘플율 변환회로 Download PDF

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Abstract

내용 없음.

Description

디지탈 데이터의 샘플율 변환회로
제 1 도는 본 발명의 1실시예에 따른 샘플율 변환회로의 구성도.
제 2 도는 제 1 도에 도시된 샘플율 변환회로의 동작을 설명하기 위한 도면.
제 3 도는 종래의 샘플율 변환수단을 설명하기 위한 도면.
제 4 도는 직선보간(直線補間)에 의한 샘플율 변환동작을 설명하기 위한 도면.
제 5 도는 종래의 샘플율 변환회로의 기본적 구성예를 도시해 놓은 구성도.
제 6 도는 제 5 도에 도시된 회로의 동작상태를 설명하기 위한 패턴도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 제1디지탈 데이터처리 시스템 12 : 샘플율 변환회로(SCR)
13 : 제2디지탈 데이터처리 시스템 21, 26, 27, 29 : 단자
22 : 지연회로 24, 31 : 래치회로
25 : 보간계수 산출회로(인코더) 28 : 가변필터
32 : 상대위상 검출회로(인코더) 33 : 제산기
X, Xn, Xn+1…Y, Yn, Yn+1: 디지탈 데이터 CK1, CK2, CKa∼CKi : 클럭신호
θ1, θ2: 위상 V : 가상변화곡선
K, 1-K : 보간계수 ta~tc : 시간간격
ℓ : 검출출력
[산업상의 이용분야]
본 발명은 제1클럭부파수에 따른 샘플율을 갖는 제1디지탈 데이터를 제2클럭주파수에 따른 샘플율을 갖는 제2디지탈 데이터로 변환시키는 디지틸 데이터의 샘플율 변환회로(이하, SRC라 칭함)에 관한 것이다.
[종래의 기술 및 그 문제점]
샘플율이 다른 2개의 디지탈 데이터처리 시스템 사이에서 디지탈 데이터를 주고받는 것이 가능하도록 하기 위해서는 디지탈 데이터의 샘플율을 변환후의 디지탈 데이터의 샘플율로 변환해 줄 필요가 있는 바, 이러한 상태가 제 3 도에 도시되어 있다.
제 3 도에 있어서, 참조부호 11은 제1샘플율을 갖는 디지탈 데이터(X; D1)를 그 샘플율에 대응하는 제1주파수(f1)의 클럭신호(CK1)에 따라서 처리하는 제1디지탈 데이터처리 시스템이고, 13은 상기 데이터(X; D1)의 샘플율과는 다른 제2샘플율을 갖는 디지탈 데이터(Y; D2)를 그 샘플율에 대응하는 제2주파수(f2)의 클럭신호(CK2)에 따라 처리하는 제2디지탈 데이터처리 시스템이다. 또, 참조부호 12는 상기 각 클럭신호(CK1,CK2)를 이용해서 상기 제1시스템(11)으로부터 출력되는 데이터(X; D1)의 제1샘플율을 상기 제2시스템(13)에서 데이터처리할 수 있는 제2샘플율로 변환시키는 SRC이다.
여기서, 제 4 도를 참조하여 상기 SRC(12)의 동작원리를 설명한다.
제 4 도에 있어서, Xn,Xn+1…은 제1디지탈 데이터처리 시스템(11)으로부터 출력되는 데이터(X; D1)의 각각의 개별데이터로서, 이들 데이터(Xn,Xn+1)의 데이터값은 클럭신호(CK1)의 위상(θ1)에 동기되어 실선그래프로 나타낸 가상변화곡선(V)을 따라 변화하게 된다.
그리고, 상기 데이터(Xn,Xn+1....)를 클럭(CK2)으로 동작하는 제2디지탈 데이터처리 시스템(13)에 공급할 때에는 클럭신호(CK2)의 위상(θ2) 타이밍에서 상기 가상변화곡선(V)상의 데이터값을 갖는 각각의 다른 개별데이터(Yn,Yn+1…)를 구해서 이들을 시스템(13)에 공급하면 된다. 또한, 이와 같은 변환에 있어서, 예컨대 Yn에 대해서는 데이터(Xn)의 데이터값과 그 다음 데이터(Xn+1)의 데이터값의 직선보간(補間)을 행하면 구할 수 있게 되고, 이 직선보간처리를 위한 보간계수(K)는 클럭신호(CK1,CK2)의 위상차관계를 구함으로써 얻을 수 있게 된다.
제 5 도는 종래의 SRC(12)의 구체적인 구성을 나타낸 회로도로서, 제 5 도에 있어서 단자(21)로 공급되는 클럭신호(CK1)는 예컨대 8개의 지연장치(22a,22b,…)를 캐스케이드(cascade) 접속시킨 지연회로(22)에서 지연되게 된다. 따라서 제 6 도에 도시된 바와 같이 클럭신호(CK1)에 관하여 8상(相)의 지연클럭신호(CKa,CKb,…,CKh)가 얻어지고, 클럭신호(CK1)의 위상간격이 8분할 된다. 이 8상의 지연클럭신호(CKa,CKb,…,CKh) 및 원래의 클럭신호(CK1)는 단자(23)로 공급되는 클럭신호(CK2)에 따라 래치회로(24)에 래치되게 된다.
여기서 클럭신호(CK2)의 위상(θ2)이 클럭신호(CK1) 및 그 각각의 지연클럭신호(CKa,CKb,…)에 대하여 제 6 도에 도시된 바와 같은 관계를 갖는 것이라고 하면, 래치회로(24)의 래치데이터 패턴은 "11110000"으로 된다.
그리고, 인코더로 구성되는 보간계수 산출회로(25)는 상기 래치데이터로부터 "10"의 패턴이 존재하는 비트를 찾아서 보간계수(K)를 구하게 되는데, 제 6 도의 경우 패턴 "10"의 "1"은 래치회로(24)의 출력비트중 제5비트째에 존재하고, "0"은 제6비트째에 존재하므로, 패턴 "10"의 위치가 클럭신호(CK1)의 위상간격을 8분할한 것 중 제5간격에 대응하는 것이 검지되어 5/8(=K) 및 3/8(=1-K)으로 되는 보간계수(K) 및 그보수(1-K)가 구해지게 된다. 즉, 보간계수(K)는 데이터(Xn)로부터 데이터(Xn+1)까지의 시간간격(ta)에 대한 데이터(Xn)로부터 데이터(Yn)까지의 시간간격(tb)의 비(tb/ta)로서 구해지게 되고, 또 그 보수(1-K)는 데이터(Yn)로부터 데이터(Xn+1)까지의 시간간격(tc)의 비(tc/ta)로서 구해지게 된다.
보간계수 산출회로(25)에서 얻어진 보수계수(K)는 가변필터(28)의 승산기(282)로 공급되어 단자(27)로부터 입력되는 데이터(Xn+1)에 승산되는 한편, 보간계수[Q-K ; 상기 보간계수(K)의 보수에 상당]는 승산기(281)로 공급되어 단자(26)로부터 입력되는 데이터(Xn)에 승산되게 되고, 이 2개의 승산결과는 가산기(283)에서 가산되어 데이터(Yn)로서 단자(29)로 출력되게 된다.
그런데, 상기한 종래의 구성에 있어서는 단자(21)로부터 인가된 클럭신호(CK1)가 8단의 지연장치를 통과할 때 제 6 도에 도시된 바와 같이 정확하게 1주기 지연되도록 각 지연장치의 지연시간이 클럭신호(CK1)의 주파수에 정합되어야만 한다. 그러나, 각 지연장치의 지연시간은 불안정하기 때문에 상기한 종래의 구성에서는 보간계수(K,1-K)를 올바르게 계산할 수 없게 되는 경우가 있게 되는 바, 특히 예컨대 제 4 도에 있어서 데이터(Yn)가 데이터(Xn)에 인접할 때에는 보간계수(K,1-K)의 오차가 커지가 된다. 또 앞의 설명에서 "10"패턴의 출현비트는 지연장치의 지연량이 정규량보다 작게 되면 래치회로(24)의 출력비트중 상위의 비트쪽으로 벗어나게 되는 바, 이에 따라 데이터(Yn)가 데이터(Xn+1)에 인접하게 되면 "10"패턴의 출현비트는 8비트째에서 벗어나게 되어 보간계수(K,1-K)를 구할 수 없게 된다.
상술한 바와 같이 종래의 SRC에 있어서는 지연장치의 지연시간이 변동하게 되면 보간계수(K,1-K)에 오차가 생기게 되거나 보간계수(K,1-K)를 구할 수 없게 되는 경우가 있다는 문제가 있었다.
[발명의 목적]
이에, 본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, 지연장치의 지연시간이 변동하게 되더라도 보간계수를 정확하게 구할 수 있도록 된 디지탈 데이터의 샘플율 변환회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명에 따른 디지탈 데이터의 샘플율 변환회로는 변환전 클럭신호의 다상지연출력을 변환후의 클럭신호로 래치시키고, 이 래치출력을 그것으로부터 보간계수를 구하는 구성에 인가시켜 상기 다상지연출력을 변환전의 클럭신호로 래치시키며, 이 래치출력으로부터 상기 변환전의 클럭신호와 다상지연출력과의 위상관계를 검출해서 그 검출결과에 따라 보간계수를 수정하도록 된 것이다.
(작용)
상기한 구성에 의하면 지연용 게이트의 지연시간이 변동하게 되더라도 그 변동량에 대응해서 보간계수가 수정되게 되므로 매우 정확한 보간계수를 구할수 있게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 1실시예를 설명한다.
제 1 도는 본 발명의 1실시예에 따른 SRC의 회로구성을 도시해 놓은 회로도로소, 제 1 도에 있어서 상술한 제 5 도와 동일한 부분에는 동일한 참조부호를 붙이고 그 상세한 설명은 생략한다.
제 1 도에 도시된 바와 같이 본 실시예는 제 5 도의 종래 SRC에 비해 제2래치회로(31)와 상대위상 검출회로(32) 및 제산기(33)를 추가하여 구비하고 있다. 또한, 지연회로(22)로부터 출력되는 클럭신호(CK1)의 다상의 지연클럭신호(CKa,CKb,…)는 클럭신호(CK2)에 따라서 제1래치회로(24)에 래치됨과 더불어, 클럭신호(CK1)에 따라서 상기 제2래치회로(31)에도 래치되게 된다. 그리고, 이 제2래치회로(31)로부터의 래치출력은 상대위상 검출회로(32)로 공급되는데, 이 상대위상 검출회로(32)는 상기 제2래치회로(31)의 래치데이터로부터 "10"의 패턴이 존재하는 비트를 검출함으로써 상기 클럭신호(CK1)와 다상의 지연클럭신호(CKa,CKb,…)의 상대위상을 검출하게 된다.
이어, 상기 상대위상 검출회로(32)의 검출출력(ℓ)은 제산기(33)로 공급되고, 또한 이 제산기(33)에는 보간계수 산출회로(25)에 의해 구해진 보간계수(K)가 공급되게 되는 바, 제산기(33)는 이 보간계수(K)를 상기 상대위상 검출회로(33)에서의 검출결과(ℓ)로 제산하게 된다. 그리고, 그 제산결과를 K'라 하면 제산기(33)에서는 상기 제산결과 K'를 기초로 1-K'를 구하고, K',1-K'를 정규의 보간계수로서 각각 가변필터(28)의 승산기(282,281)로 공급하게 된다.
상기한 구성에 있어서는 지연회로(22)를 구성하는 지연장치의 지연시간이 변동하게 되면, 클럭신호(CK1)와 그 다상의 지연클럭신호(CKa,CKb,…)의 상대위상이 변동하게 된다. 따라서 이들 다상의 지연클럭신호(CKa,CKb,…)를 클럭신호(CK1)로 래치시키는 제2래치회로(31)에 있어서는 상기 지연시간의 변동량을 래치시킬 수 있게 되고, 이 래치된 변동량은 상대위상 검출회로(32)에서 상기 상대위상의 변동량으로서 검출되게 된다. 그러므로 이 검출결과(ℓ)로 보간계수 산출회로(25)로부터 출력되는 보간계수(K)를 제산하게 되면 보간계수(K)를 정규화할 수 있게 됨으로써 상기 지연시간의 변동에 따른영향을 보상한 보간계수(K')를 얻을 수 있게 된다. 여기서, 다상의 지연클럭신호를 제2래치회로(31)에서 변환전의 데이터 클럭신호(CK1)로 래치시키는 것은 다른 한쪽의 제1래치회로(24)에서 상기 다상의 지연클럭신호를 제 4 도에 도시된 데이터(Xn+1)의 출력타이밍에서 래치시키는 것과 등가이게 되고, 또한 이와 같은 경우 보간계수(K)는 1로 설정되게 된다. 따라서 다상의 지연클럭신호(CK1)에 따라 래치하는 것은 보간계수(K)를 1로할 때의 패턴 "10"의 출현비트를 검출하는 것을 의미하게 된다.
상술한 바와 같이 제1래치회로(24)에 있어서는 이 "10"패턴의 출현비트가 지연장치의 지연시간의 변동에 따라서 변동하게 되고, 이에 대해 제2래치회로(31)에 있어서는 상기 지연시간의 변동에 관계없이 "10"패턴의 출현비트는 고정화되게 된다. 따라서 상대위상 검출회로(32)의 출력으로 보간계수 산출회로(25)의 출력을 제산하게 되면 지연시간의 변동에 따르는 보간계수(K)의 변동을 보정할 수 있다. 또한, 제 1 도에 있어서는 지연회로(22)를 구성하는 각 지연장치의 지연시간은 상기 제 5 도의 종래 SRC와 같은 값으로 설정되어 있다. 단지 지연장치의 단수(段數)는 제 5 도의 종래 SRC에서는 8단이었던 것에 비해 제 1 도에 도시된 본 발명의 실시예에서는 9단으로 설정되어 있다. 이것은 각 지연장치에서의 지연시간이 정규의 값보다 작더라도 지연회로(22)의 전체 지연량이 클럭신호(CK1)의 1주기보다 길어지도록 하기 위한 것이다. 따라서, 지연량이 작아져도 "10"의 패턴이 최상위비트로부터 벗어나는 것을 방지할 수 있게 됨으로써, 보간계수(K')를 구할 수 없게 되는 사태의 발생을 방지할 수 있게 된다.
제 2 도는 지연회로(22)로부터 출력되는 클럭신호(CK1) 9상의 지연클럭신호(CKa,CKb,…,CKi)에 대한제1 및 제2래치회로(24,31)의 래치타이밍을 나타낸 것으로서, 제2래치회로(31)에서는 클럭신호(CK1)의 상승엣지의 위상(θ1)의 바로 전에서 래치되게 된다. 이 때문에 제2래치회로(31)의 래치데이터 패턴은 "111100"으로 된다.
상기 패턴중 "10"의 패턴은 7비트째로부터 8비트째에 걸쳐서 나타나게 되는데, 이 때에는 클럭 1주기분의 지연은 지연장치 7단분의 총지연시간보다는 길고 지연장치 8단분의 총지연시간보다는 짧은 것을 나타내고 있다. 한편 제1래치회로(24)에서 클럭신호(CK2)에 의해 클럭신호(CK1) 및 상기 9상의 지연클럭신호(CKa,CKb,…,CKi)가 래치되게 되면, 그 래치데이터 패턴중 "10"패턴이 나타나는 위치는 상기 8분할된 제1 내지 제8의 어떤 위치도 가능하게 되는데, 제 2 도의 예에서는 제7간격째의 위치에 출현하게 된다.
그리고, 제산기(33)는 상기의 각 간격위치(1~8)에 대응하여 1-1/8~1-8/8, 즉 7/8~1/8의 값을 보간계수(K')로서 출력하고, 그 보수(1-K')로서 1/8~8/8을 출력시키게 된다.
이상의 설명에서는 지연장치의 지연시간이 변동하는 경우를 예로 들어 설명하였지만, 상술한 바와 같은 구성에 의하면 클럭신호(CK1)의 위상이 변동하게 되는 경우에도 적용될 수 있다.
또한, 앞의 설명에서는 지연회로(22)에서 클럭신호(CK1)의 1주기를 8상으로 분할지연시키는 경우를 설명하였지만, 이는 임의의 상으로 분할지연시킬 수 있는 바, 즉 본 발명은 일반적으로는 n상으로 분할지연시키고(n은 2이상의 양의 정수), 지연장치마다 지연시간이 변동할 때 보간계수(k')로서 1-1/n~1-n/n의 값을 출력하고, 보간계수(1-K')로서 1/n~n/n값을 출력하도록 동작하게 된다. 반면에, 제 5 도에 도시된 바와 같은 종래의 SRC에서는 상기 각 계수는 일반적으로 1-1m~1-n/m,1/m~n/m(m은 2이상의 양의 정수)으로 되지만, m=n의 경우에는 올바르게 보간이 이루어지지 않게 됨으로써 왜곡된 출력신호가 얻어지게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 지연장치의 지연시간이 변동하거나 또는 클럭신호의 위상이 변동하더라도 보간계수를 정확하게 구할 수 있는 디지탈 데이터의 샘플율 변환회로를 제공할 수 있게 된다.

Claims (1)

  1. 제1클럭주파수를 갖춘 제1클럭신호(CK1)를 다수의 상으로 분할지연시키는 지연장치(22)와, 상기 지연장치(22)로부터 출력되는 각 지연클럭신호 및 상기 제1클럭신호(CK1)를 제2클럭신호(CK2)에 따라서 래치시키는 제1래치회로(24), 상기 제1래치회로(24)의 래치데이터 패턴을 검출해서 상기 제1클럭신호(CK1)와, 이 제1클럭신호(CK1)의 제1클럭주파수와는 다른 제2클럭주파수를 갖는 상기 제2클럭신호(CK2)의 상대위상을 판정함으로써, 선형보간에 의해 제1디지탈 데이터를 제2디지탈 데이터로 변환시키기 위한 보간계수를 산출하는 보간계수 산출회로(25) 및 상기 보간계수 산출회로(25)에서 구해진 보간계수(K)에 따라서 상기 제1디지탈 데이터의 선형보간에 의해 상기 제2디지탈 데이터를 얻어내는 가변필터(28)를 구비하여, 상기 제1클럭주파수를 갖는 제1디지탈 데이터를 제2클럭주파수를 갖는 상기 제2디지탈 데이터로 변환시켜주도록 된 샘플율 변환회로에 있어서, 상기 지연장치(22)로부터 출력되는 상기 각 지연클럭신호 및 상기 제1클럭신호(CK1)를 그 제1클럭신호에 따라서 래치시키는 제2래치회로(31)와, 상기 제2래치회로(31)의 래치데이터 패턴을 검출해서 상기 제1클럭신호(CK1)와 상기 각 지연클럭신호의 상대위상을 검출하는 상대위상 검출회로(32) 및, 상기 상대위상 검출회로(32)의 검출출력(ℓ)에 따라서 상기 보간계수 산출회로(25)의 산출출력(K)을 정규화하는 제산기(33)가 갖추어진 것을 특징으로 하는 디지탈 데이터의 샘플율 변환회로.
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