JPS6386932A - サンプルレ−ト変換回路 - Google Patents

サンプルレ−ト変換回路

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JPS6386932A
JPS6386932A JP61231840A JP23184086A JPS6386932A JP S6386932 A JPS6386932 A JP S6386932A JP 61231840 A JP61231840 A JP 61231840A JP 23184086 A JP23184086 A JP 23184086A JP S6386932 A JPS6386932 A JP S6386932A
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雅弘 山田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、第１のクロック周波数をもつ第１のデジタ
ルデータを第２のクロック周波数をもつ第２のデジタル
データに変換するサンプルレート変換回路（以下、ＳＲ
Ｃと記す）に関する。
（従来の技術） 動作周波数が異なる２つのデジタルデータ処理システム
間で、デジタルデータの授受を可能とするためにはデジ
タルデータのサンプルレートを変換する必要がある。こ
の様子を第３図に示す。
図において、１１は入力データを周波数チ１のクロック
信号ＣＫ１に従って処理するデジタルデータ処理システ
ムであり、１３は入力データを、周波数ｆｌとは異なる
周波数ｆ２のクロック信号ＣＫ２に従って処理するデジ
タルデータ処理システムである。１２はクロック信号Ｃ
Ｋｒ　、ＣＫ２に従って、システム１１から出力される
データのサンプルレートをシステム１３でのデータ処理
に合ったレートに変換するＳＲＣである。
ここで第４図を参照して５ＲＣＩ２の動作原理を説明す
る。図において、ｘｎ、　ｘｎ＋　１はデジタルデータ
処理回路１１から出力されるデータである。
このデータｘｎ、　Ｘｎ＋ｌはクロック信号ＣＫｔに同
期している。これをクロックＧＫ２で動作するデジタル
データ処理システム１３にわたすには、クロック信号Ｃ
Ｋ　２の位相θ２のタイミングでデータｙｎを求め、こ
れをシステム１３に与えるようにすればよい。それには
、データｘｎとその次のデータＸｎ＋ｌを直線補間すれ
ばよい。この補間係数はクロック信号ＣＫ１．０に２の
位相関係を求めることにより求めることができる。
第５図は５ＲＣ１２の具体的構成を示す回路図である。
図において、端子２１に与えられるクロックＣＫ１はゲ
ートを例えば８個カスケード接続した遅延回路２２にて
遅延される。これにより、第６図に示すように、クロッ
ク信号ＣＫｓも含めて９相の遅延クロック信号が得られ
る。この９相の遅延りＯツク信号は、端子２３に与えら
れるクロック信号ＣＫ２に従ってラッチ回路２４にラッ
チされる。
今、クロック信号ＣＫ２の位相θ２を第６図に示すよう
なものζすると、ラッチ回路２４のラッチデータは、“
０１１１１０００″となる。プライオリティエンコーダ
２５は上記ラッチデータから１０”のパターンが存在す
るビットをさがすことにより、上記補間係数を求める。
第６図の場合、パターン°゛１０″の“１”はラッチ回
路２４の出力ビットの第５ビツト目に、°゛Ｏ″は第６
ビツト目に存在する。これより、５／８　（−ｋ　）と
３／８　（＝１−ｋ　）なる補間係数が求まる。すなわ
ち、補間係数は、データｘｎとクロック信号ＧＫ２との
時間間隔とデータＸｎ＋　１とクロック信号ＣＫ２どの
時間間隔との比として求められる。
補間係数には可変フィルタ２８の乗算器２８１に与えら
れ、端子２６から入力されるデータｘｎに乗算される。
一方、補間係数１−には、乗算器２８企に与えられ、端
子２７から入力されるデータＸｎ＋２に乗算される。２
つの乗算結果を加算器２８３で加算され、データｙｎと
して端子２９に出力される。
ところで、上記構成においては、第６図のように端子２
１から加えられたクロック信号ＣＫｌが、デートを８段
通った時、ちょうど−周期遅れるように、ゲートの遅延
時間とクロック周波数の関係が成っていなければならな
い。しかし、ゲートの遅延時間は不安定であるため、上
記構成では、補間係数を正しく計算できなくなる場合が
ある。特に、第４図において、位相θがデータＸｎに近
い時に補間係数に、１−にの誤差が大きくなる。先の説
明で１０”のパターンの出現ビットは、ゲートの遅延量
が小さくなると上位のビット側にずれてくる。そして位
相θがデータ［）ｎ　＋ｌに近くなると、８ビツト目か
ら外れ、補間係数を求められな（なってしまう。
（発明が解決しようとする問題点） 以上述べたように従来のＳＲＣにおいては、遅延用ゲー
トの遅延時間が変動すると、正しい補間係数を求められ
なくなる場合があるという問題があった。
そこで、この発明は、遅延用ゲートの遅延時間が変動し
ても、補間係数を正確に求めることができるＳＲＣを提
供することを目的とする。
［発明の構成コ 〈問題点を解決するための手段） 上記目的を達成するためにこの発明は、変換前のクロッ
ク信号の多相遅延出力を変換後のクロック信号でラッチ
し、このラッチ出力から補間係数を求める構成に加え、
上記多相遅延出力を変換前のクロック信号でラッチし、
このラッチ出力から上記変換前のクロック信号と上記多
相遅延出力と位相関係を検出し、この検出結果に従って
上記補間係数を修正するようにしたものである。
（作　用） 上記構成によれば、遅延用ゲートの遅延時間が変動して
も、その変動口に応じて補間係数が修正されるので、常
に正しい補間係数を求めることができる。
（実施例） 以下、図面を参照してこの発明の一実施例を詳細に説明
する。
第１図はこの発明の一実施例の構成を示す回路図である
。なお、第１図において、先の第５図と同一部には同一
符号を付す。
第１図において、遅延回路２２から出力される多相の遅
延クロック信号は、クロック信号ＣＫｒに従ってラッチ
回路３１にラッチされる。このラッチ出力はプライオリ
ティエンコーダ３２に供給される。このプライオリティ
エンコーダ３２は入力データから“’１０”のパターン
が存在するビットを検出することにより、上記クロック
信号ＣＫ１と多相の遅延クロック信号との相対位相を検
出する。
エンコーダ３１の検出出力は除算器３２に供給される。
この除算器３２には、さらに上記エンコーダ２５によっ
て求められた補間係数ｋが与えられている。除算器３２
は、この補間係数ｋをエンコーダ３１の検出結果に従っ
て除算する。この除算結果をに′とすると、エンコーダ
３１はさらに１−に′を求め、ｋ′と１−に′を正規の
補間係数としてそれぞれ乗算器２８１．２８２に与える
。
上記構成においては、遅延回路２２のゲートの遅延時間
が変動すると、りＯツク信号ＣＫ１と多相の遅延クロッ
ク信号との相対位相が変動する。
したがって、多相の遅延クロック信号をクロック信号Ｃ
Ｋ１でラッチするラッチ回路３０においては、上記遅延
量の変ｅ量をラッチすることができる。そして、このラ
ッチされた変動量は、エンコーダ３１において、上記相
対位相の変動量として検出される。そこで、この検出結
果によってエンコーダ２５から出力される補間係数ｋを
除算すれば、これを正規化することができ、上記遅延量
の変動に影響されない補間係数に′を得ることができる
。
ここで多相の遅延クロック信号をラッチ回路３１におい
変換前のクロック信号ＣＫ１でラッチするということは
、もう一方のラッチ回路２５において、上記多相のクロ
ック信号を先の第４図に示すデータＸｎ＋１の出力タイ
ミングでラッチすることと等価である。また、このよう
な場合、補間係数には１に設定される。したがって、多
相の遅延クロック信号をクロック信号ＣＫｔによってラ
ッチするということは、補間係数ｋを１とするときのパ
ターン“’　ｉ　ｏ　”の出現ビットを検出することを
意味する。
ラッチ回路３１においては、この出現ビットは遅延用ゲ
ートの遅延時間の変動に応じて変ｆ！ｌＪする。
これに対し、ラッチ回路２４においては、上記遅延時間
の変動に関係なく、固定化される。したがって、エンコ
ーダ３２の出力によってエンコーダ２５の出力を除算す
れば、遅延時間の変動に伴う補間係数にの変動を修正で
きるわけである。
なお、第１図においては、遅延回路２２を構成する各ゲ
ートの遅延時間は、先の第５図のものと同じ値に設定さ
れている。但し、遅延段数は、第５図では８段だったの
に対し、第１図では９最に設定されている。それは、遅
延時間が正規の値より小さくなっても、クロック信号Ｃ
Ｋ１の一周期よりも遅延回路２２全体の遅延量の方が長
くなるようにするためである。これにより、遅延量が小
さくなっても、“１０°′のパターンが最上位ビットか
ら外れるということを防ぐことができ、補間係数に′を
求められなくなるといった事態の発生を防ぐことができ
る。
第２図は遅延回路２２から出力される９相の遅延クロッ
ク信号に対するラッチ回路２４．３１のラッチタイミン
グを示すものである。
ラッチ回路３１が多相の遅延クロック信号をラッチする
とき、このラッチ回路３１はクロック信号ＣＫ１のエツ
ジの位相θ！の直前でラッチする。
このため、ラッチ回路３１のラッチ出力は”０００１１
１１００”となる。
“１０”のパターンは７ビツト目から８ビツト目にかけ
て現われ、このときはクロック１周期分のディレーはゲ
ート７段分の遅延時間より長く、８段分の遅延時間より
は短いことを示している。
一方、クロックＣＫ２で９層の遅延クロック信号をラッ
チすると、その出力で“１０′°パターンが出現する位
置は１〜８を取り、７から出力される。
乗算器３２は、補間係数に′として、前記の１〜８の値
に対し、 １−１／８〜１−８／８ の値を出力し、（１−に’）として １／８〜８／８ を出力する。
以上の説明では、ゲート遅延量が変動する場合を代表と
して説明したが、上述したような構成によれば、クロッ
ク信号ＣＫ１の位相が変動する場合にも適用できること
は勿論である。
なお、先の説明では、クロック２２の一周期はゲートの
８段遅延に等しい場合を説明したが、この発明は、一般
にはｎ段遅延に等しいとしくｎは正の整数）、ゲート遅
延時間がばらついた時、補間係数に′として１−１／ｎ
　〜１−ｎ　／ｎの値を、補間係数１−に′　として１
／ｎ〜ｎ／ｎを出力するように動作する。この発明を用
いなければ、前記各係数は１−１／ｎ＋　〜１−ｎ／ｍ
、１／ｍ　〜ｎ／ｍとなり（ｍは正の整数）、ｍ−ｎの
場合には正しく補間が行なわれず、したがって、出力に
は歪をうけた信号が得られる。
［発明の効果コ 以上述べたように、この発明によれば、遅延用ゲートの
遅延量が変動しても、補間係数を正確に求めることがで
きるＳＲＣを提供することができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係わるサンプルレート変換
回路を説明する構成図、第２図は上記実施例におけるラ
ッチタイムを説明する図、第３図は従来の変換手段の例
を説明する図、第４図はＳＲＣの動作特性を説明する図
、第５図はＳＲＣの基本的構成例を説明する図、第６図
は第５図の動作状態を説明するパターン図である。 ２１．２３．２６，２７．２９・・・端子、２２・・・
遅延回路、２４．３１・・・ラッチ回路、２５．３２・
・・プライオリティエンコーダ、２８・・・可変フィル
タ、３３・・・除算器。 出願人代理人　弁理士　鈴　江　武　彦第１図 ｅｌ 第２図 第３図 θ２ 第６図

Claims (1)

  1. 【特許請求の範囲】 第１のクロック周波数をもつ第１のデジタルデータを上
    記第１のクロック周波数とは異なる第２のクロック周波
    数をもつ第２のデジタルデータに変換するサンプルレー
    ト変換回路において、カスケード接続のｎ個の遅延段か
    ら成り、上記第１のクロック周波数をもつ第１のクロッ
    ク信号を遅延するクロック信号遅延手段と、 このクロック信号遅延手段から出力される（ｎ＋１）相
    分の遅延クロック信号を上記第２のクロック信号に従つ
    てラッチする第１のラッチ手段と、上記第１のラッチ手
    段のラッチ出力と上記クロック信号遅延手段の遅延段数
    に従つて上記第１のクロック信号と上記第２のクロック
    信号との相対位相を判定することにより、線形内挿によ
    り上記第１のデータを第２のデータに変換するための補
    間係数を求める補間係数算出手段と、 上記（ｎ＋１）相分の信号を上記第１のクロック信号に
    従つてラッチする第２のラッチ手段と、この第２のラッ
    チ手段のラッチ出力と上記クロック信号遅延手段の遅延
    段数に従つて上記第１のクロック信号と上記（ｎ＋１）
    相分の遅延クロック信号との相対位相を検出する相対位
    相検出手段と、 この相対位相検出手段の検出出力に従って、上記補間係
    数算出手段の算出出力を正規化する正規化手段と、 この正規化手段の正規化出力に従って、上記第１のデジ
    タルデータを線形内挿することにより、上記第２のデジ
    タルデータを得る可変フィルタとを具備したことを特徴
    とするサンプルレート変換回路。
JP61231840A 1986-09-30 1986-09-30 サンプルレート変換回路 Expired - Lifetime JP2592810B2 (ja)

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