JPS6342240A

JPS6342240A - 位相比較回路

Info

Publication number: JPS6342240A
Application number: JP61184232A
Authority: JP
Inventors: Kyoichi Kudo; 恭一工藤; Hideo Suzuki; 秀夫鈴木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-08-07
Filing date: 1986-08-07
Publication date: 1988-02-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明はディジタル信号からそれに同期したタイミング
制御信号を得るための位相比較信号を生成する位相比較
回路に関する。

（従来の技術）有線、無線通信で従来より広く一般的に使われているタ
イミング同期方式は、同調フィルタを用いるものである
。例えば、ディジタル受信信号の絶対値もしくは２乗検
波を施してタイミング情報を抽出し、その後同期フィル
タを介してタイミング信号＠得た後ＤＬＬ　（位相同期
ループ）でタイミング同期をとる方式、伝送レート１／
Ｔに対し１／２Ｔｋ：周波数１？ｉ１期ざわ１八゛同調
ノイルク４−・設（づて１／’２丁のタイミング情報を
抽出１２・、その１な、２乗（〕てｒ）Ｌｍを接続する
グＪＪＸが代表的なものとして知られている。

この様な従来方式ｌ゛は同調フィルタを用い′Ｕいるた
め、近年需要が高まっている時分？Ｉディジタル通信に
於て、バースト・状の時間間隔内で寸分高速なタイミン
グ同期をとる事がむずかしいといつ分長い時間に渡って
信号を人力づる必要があり、データの伝送に先立ち十分
長い期間タイミング同期用の信号を送出され、このため
に１よ分υ１多重バスト通信では伝送効率が向十しイｒ
い問題点があった。このため、従来方式では同調フィル
タのＱを下げて比較的短い時間で出力を得る様１こ（）
、その後のＤ　Ｌ　［、−で高速引込みを計る等工夫さ
れているが、いずれにしても同調フィルタが存在するた
め引込み速度の向上には限界があった。

そこでこの発明は、上記欠点を除去し高速タイ−ミ、ン
グ回１１Ｊ］及げ高速引き込・ノ、（（、”　ｉｋ’Ｕ
　１．、、ｙ　７Ｊ二Ｉ）γ帽比較回路を・１早世する
ことを１的と−１３−ろ。

（発明の構成）（問題点を解決するためのｆ１段）本発明は、従来方式（、二見られる同調フィルタベ用い
ることなく、伝送１ノー１−１／Ｔで符号伝送された受
信波形イぐ直接ｐ　ｉ、、、、−＋、、、、、−の人力
信号とする。

ｐｃｉ−の位相比較回路は入力信号と、Ｔ／′２遅延仁
号どから、その一方を実数部、他方を虚数部ＬＬ。

対応させた複素信号４・ｒ生成し）、該複素仇２］に複
素２乗、もしくはその等値演算を施（７て演詐後の虚数
部からタイミング制御のための第１の位相比較信号を・
、演紳後の実数部かＩうタイミング制御のための第２の
イ立相比較信号を出力し、入力伝号と’ｄＶ延信号とか
ら生成されろ複素信号に早き、人力信号に含まれる同一
符号パターンを検出し、該検出信号に基き第１の位相比
較信８から同一符号パターン信号成分を除去するもので
ある。

（作　用）この第１の位相比較信号を定常的なゆっくりした位相制
御用ど（）で、ｊ：だ第２の位相比較信号を初期高速引
込みのための制御に利用する事により、従来得られなか
った初期高速引込みと、その後の十分安定したタイミン
グ位相制御が実現される。

ざらに、従来方式に比べ同調フィルタが削除されるため
に回路視模の削減とコスｈダウンが図れる。

さらに、本発明は１．−　Ｓ　Ｉ技術と」−分整合の良
いディジタル信号処理技術に基くザンゾリング系、アナ
ログ構成を主体とする高速タイミング同門系等、その適
用範囲は非常に広い。

（実施例）次にこの発明の一実施例につい−Ｃ説明りる。前述のよ
うにこの発明では伝送１ノート１／Ｔ″′ｃ符り伝送さ
れた受信波形をパノノ信号どじ、この入力信号をＴ／２
だけ遅延信号及び人力信号を用いて、該入力信号、遅延
信号のうち一方をその実数部、他方を虚数部に対応させ
ＩＪ複素信号を生成（）、その複素２乗により得られた
信号を位相比較信号とするものである。すなわち、人力
１５月をａどすると、（ａ（・。Ｊａ）の復累２乗演緯（沫、となる。そこでａａを第１の位相比較信号ａ２．ａ２を第２の位相比較信号とするものである。

この方針（、：従った実施例について、まず説明する。

第１図ト＝示されるように、入力信８ａに対して入力仁
？、−ａとが複素信号（ａ＋ｊａ）を形成し、複累演ｎ
回路Ｏ■に供給される。同時に信号対ａ。

ａ（よ、検出回路（１つに供給される。検出回路０Φで
は信号ａを更にＴ／２だけ遅延（］た信号と、信号ａに
より、制御１３号を生成している。

複累演痺回路０３）では、」−記の演算が施され出力路
００の出力により、−出力が制御回路０により制御され
る。この制御回路（ロ）は、一種のゲート回路であって
、複素演算回路０３）の出力を第１の位相比較信号とし
て出力するか否かを制御している。

次に、各部の動作を第２図を用いて説明する。

入力信号ａの波形は、第２図（ｉｉｉ）に示される波形
でおるとする。この入力信号ａに対して、信号ａは、Ｔ
／２だけ遅れたものとなっている（第２図（ｉｉ）に示
される波形）。王は入力信号の周期である。この信号ａ
が更にＴ／２だけ遅延されて（第２図（ｉ＞に示す波形
）検出回路００に供給される。検出回路００では、第２
図（ｉ）　　（ｉｉｉ）に示される波形の複素乗算ａａ
を実行する。この乗算により得られる信号ｄは、第２図
（ｉｖ）に示される波形となる。信号ｄに対して所定の
閾直により２＠化を行う。得られた信号Ｃを第２図（Ｖ
）に示す。この信号ｄが上記制御信号である。この制御
信号ｄが制御回路（ロ）に供給される。

一方、複素演算回路Ｃのでは、ａａとａ２−ａ２とを演
算出力する。この出力のうちａａが制御回路（ロ）に供
給される。そして、上記制御信号ｄが「１」のとき、上
記出力ａａを第１の位相比較信号として出力し、上記ｉ
！ｉ１１＠信号ｄが「Ｏ」のとき何も出力しない。すな
わち、制御信＠ｄがｒＯＪの状態を継続する時は、有意
な情報が含まれていないので、これを位相比較信号とし
ないのでおる。

制御信号ｄにより制御された制御回路（ロ）の出力ｐｅ
は第２図（ｖｌ）に示される波形となっている。

次に、複素演算回路０３）での演算を簡略化し、等値演
算で代行した実施例について説明する。

前述の実施例での複素演算回路Ｏノでは、複素２乗演算
；（ａ＋ｊａ）２＝　（ａ２−ａ２）＋ｊ　２ａａを実行
していたが、これを簡略化し、第１の位相比較信号をｓ
ｉｇｎ　（ａ　）・ａ、第２の位相比較を、１ａｌ−ｌ
ａｌとしてもよい。

第３図は上記等価演算を利用した位相比較回路の一構成
例を示したものである。伝送レートに対する周期Ｔ／２
の遅延回路■と周期Ｔの遅延回路■と２つの絶対値変換
回路■、に）と加減算の演算回路■と減算回路０とゲー
ト回路■とＥＸ−ＯＲ回路■で構成する。

この位相比較回路の動作を第４図に示すタイムチャート
を併用して説明する。

伝送レートに対する周期Ｔ／２の遅延回路■と周期Ｔの
遅延回路■は各々受信信＠ａ１を入力として２つの遅延
信号ａ２．ａ３を得る。加減算の演算回路■は遅延信号
ａ２を遅延信号ａ３の極性によって演算信号ｄを出力す
る。

ａ３＞Ｑｄ−−ａ２ａ３＜Ｑｄ＝−ａａ２この結果、演算信号ｄは伝送レートに対して周期Ｔの位
相比較特性が得られる。この信＠ｄには、同一符号の連
続時直流成分が重邑されることになる。

ＥＸ−ＯＲ回路（ハ）は、受信信号ａ１と周期Ｔの遅延
信＠ａ３の極性信号を入力して制御信＠Ｃを生成する。

制御信号Ｃが“１９９レベル時、演算信号ｄにおける直
流成分出力時に相当しており、ゲート回路■において除
去することで位相誤差信号Ｐｅを出力する。又、２つの
絶対値変換回路■。

（４）は周期πの遅延信号ａ２と周期２πの遅延信号ａ
３を入力として絶対値信号ｅ２．ｅ３を得る。

減算回路■は絶対値信号ｅ２．ｅ３から（ｅ３−ｅｚ）
を行うことで三角波状の位相比較特性を有する位相判定
信号Ｐｊを生成する。

上記構成をディジタル信号処理で実現する場合、第４図
のタイムチャート上において仮にＯ印のサンプリングが
行われるとすると、位相判定信号Ｐｊは平均して正の極
性の出力が得られる。この結果をもとに再生クロック位
相を反転することで・印のサンプリング点の±π領域の
位相にキックオフされることになる。

（発明の効果）本発明により受信信号中に含まれる同一符号の連続によ
って生じる位相誤差の誤検出を防止し、正しい位相誤差
のみを第１の位相比較信号として抽出し、ざらに位相領
域判定可能な第２の位相比較特性を得て高速引込みを可
能にすることができる。

ざらに、第３図に於て絶対値変換回路■、（イ）を全波
整流器に演算回路■をアナログスイッチに、減算回路（
に）へオペバンブ等４Ｊ′３おン外かＡ、るユ１で、蔽
（連化で：５′５、高速タイミ；゛／グ制御回路イ“）
　４ｉＱ　’６２−”’きる。

【図面の簡単な説明】

第１図及び第２図は本発明の−・実施例（８″二係オ）
る位相比較回路を説明）−るだめの図、第３３図及び第
４図１．４．他の実施例を説明するための図１″（うう
る。１・・・伝送レー・ｌ−に対する周期Ｔ、’２の貯延回
路２・・・伝送１ノー１−・１：、対する周期王のｉ遅
延回路３．４・・・絶対値変換回路５・・・加減粋の）責詐回路　　０・・・：減算回路７
−：ゲート回路　　　　８　＝＝−Ｆ　Ｘ　−ＯＲ［１
ｌｌｌ　Ｍ３’＃４’＋５’・・・乗算回路ａｌ・・・受信信号　　　　ａｌ、ａ３・・・遅延信号
ｂ・・・演算出力信号　　　　Ｃ・・・ηｉ制御信号ｄ
・・・演算信号　　　　ｅ２、ｅ３・・・絶対１１ａ信
号Ｐｅ・・・位相誤差信号　　　「）、ｊ・・・位相１
３１定信ンヨ）代理人　弁理士　則　近　憲　佑同　　　　竹　花　喜久男閂　　　　　　　　　　へ　　　　　　　　　　　　　
　　　　　　　　り都　　　　心　　　　８　　　　（
０５）第　３　図第４図

Claims

【特許請求の範囲】

（１）伝送レート１／Ｔで符号伝送された受信波形を入
力信号として、Ｔ／２だけ遅延させた遅延信号と入力信
号とから、その一方を実数部、他方を虚数部に対応させ
た複素信号を生成し、該複素信号に複素２乗もしくはそ
の等価演算を施して演算後の虚数部からタイミング制御
のための第１の位相比較信号を演算後の実数部からタイ
ミング制御のための第２の位相比較信号を出力し前記複
素信号に基き、前記入力信号に含まれる同一符号パター
ンを検出し、この検出結果に基き前記第１の位相比較信
号から同一符号パターン信号成分を除去することを特徴
とする位相比較回路。
（２）複素２乗の等価演算は、第１の位相比較信号が、
入力信号と遅延信号とから生成される複素信号の実数部
の正負に従い、虚数部の極性を制御するものであること
を特徴とする特許請求の範囲第１項記載の位相比較信号
回路。
（３）複素２乗の等価演算は、第２の位相比較信号が入
力信号と遅延信号とから生成される複素信号の実数部の
絶対値と、虚数部の絶対値との差で生成されるものであ
ることを特徴とする特許請求の範囲第１項記載の位相比
較回路。