JPH0242517A - 諭理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロックを用いて制御される論理装置にかかり
、特に高速クロックを用いる高速論理装置に関する。

〔従来の技術〕

クロックにより制御される論理装置の従来例を第４図に
示す、４０１は発振器で、あらかじめ決められた周波数
のクロック４０４を送出する。

４０２と４０３はクロックにより制御される論理装置で
ある。この様な例については、アイ・ニス・ニス・シー
・シー、ダイジェスト　オブ　テクニカル　ペーパーズ
、（１９８８年）の第１４２頁から第１４３頁（ＩＳＳ
ＣＣＰｉｇ、Ｔｅｃｈ、Ｐａｐｅｒｓ。

Ｐ１４２〜１４３，１９８８）に、Ｍ、Ｇ、Ｊｏｈｎｓ
ｏｎによって論じられている。

第５図は、第４図の論理装置４０２の構成を示したもの
である。１０２は分周器、５０２は、論理回路、１１０
は他論理装置との間のインタフェース信号である０分周
器１０２により、クロック４０４は分周され、論理回路
５０２に供給される。

上記分周器を用いることにより、クロック４０４のデユ
ーティが正しくなくても、正しいデユーティのクロック
５０３を論理回路５０２に供給することができる。特に
、４０２が１つの半導体基体の上に作られた論理装置で
ある場合、上記構成がよくとられる。論理装置４０３も
同様に分周器を内蔵しており、論理装置４０２，４０３
間に同期インタフェースを有する時には１両者の分周期
の出力信号の位相が１８０°づれない様にするため、リ
セット信号１０８が必要である。

〔発明が解決しようとする課題〕

上記従来例では、クロック４０４が高周波になった時に
、分周器のリセットが困難になるという問題があった。

以下この問題について説明する。

第２図に分周器１０２の構成を示す。２０２゜２０４．
２０８はインバータ、２０１，２０３はクロックドイン
バータである。２０５は２　ＮＡＮＤである。

上記分周器の動作を示したのが、第３図である。

リセットを確実に行うためには、リセット信号１０８を
Ｑｏｗ　ｈｉｇｈにする時刻として、４０４の立下がり
のｔ２時間だけ前より、４ｏ４の立下がりより、ｔ１時
間後の間を避けなくてはならない。

この時間にリセットを行うと、クロックインバータ２０
１のクロックが閉じる間際に、データ入力が変化し、出
力値が確定しないためである。

クロック周波数が高くなると、確実にリセット可能な時
間が短かくなるため、リセット信号の発生が困難になる
。このため、クロック周波数をある値より大きくでもな
いという問題点があった。

本発明の第１の目的は、クロック周波数を高め、高性能
な論理装置を提供することである。

本発明の第２の目的は、複数のクロック分周器のリセッ
トを確実に行い、各分周器出力の位相をそろえることに
ある。

〔課題を解決するための手段〕

上記目的は、クロック発振器の発振周波数を可変にし、
分周器のリセット時はクロックを低周波に、リセット後
に高周波にすることにより達成される。

〔作用〕

リセット時に、クロック周波数が低いため、確実に複数
の分周器をリセットするととができる。

一方、リセット後、クロック周波数を高めることができ
、かつ、リセットはシステム立上げ時にのみ行えばよい
ため、高性能な論理装置を提供することができる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する６１０
５は、周波数可変発振器、１０１Ａ、Ｂは論理装置、１
０２Ａ、Ｂは分周期、１０３Ａ。

Ｂは、論理回路、１０４Ａ、Ｂはインタフェース回路、
１０１はインタフェース信号、１０６は同期化回路であ
る。また１０７は、クロック１０９に対して非同期なリ
セット信号であり、同期化回路１０６により、同期化さ
れる。信号１０８は同期化されたリセット信号である。

クロック１０９は、各論理装置内で分周される。クロッ
ク１０９のデユーティは５０％でなくてもよい。各分周
期により、デユーティが補正され、デユーティ５０％の
クロックＩＩＩＡ、Ｂが、それぞれ、論理回路１０３Ａ
、Ｈに供給される。インタフェース信号１１０を通して
両輪理装置間でデータのやりとりを行うことができる。

このインタフェースは同期式であり、分周器１０２Ａ、
Ｂの出力の位相が合っていることを前屈としている。

次に同期化回路１０６の動作について説明する。

リセット信号１０７はクロック１０９に対して非同期で
ある。これは、リセット信号１０７を、例えば人間がボ
タンを押下することにより発生させるためである。この
リセット信号をそのまま。

分周器のリセットとして用いると、両分周器の位相がそ
ろわない可能性がある。すなわち、１０２Ａ　。

１０２Ｂのリセットタイミングがクロック１０９の１サ
イクル分だけずれ、クロック１１１Ａと１１１Ｂの位相
が１８０°ずれることがあるからである。同期化回路１
０６は、非同期リセット信号１０７を、クロック１０９
をクロック入力とする何段かのフリップフロップに通す
ことにより行なえる。

可変発振器１０５の動作を示したのが、第６図である。

リセット信号１０８がＬｏｗの時クロック出力１０９は
リセット信号の同期化が可能な程度に低周波である。ま
たこの時、ＩＩＩＡ、１１１ＢはＬｏｗのままである。

この状態でリセット信号１０８がｈｉｇｈになると、分
局出力１１１Ａ。

１１１Ｂも動き始める。この時、リセット信号１０８は
同期化されているため、両分周器は同時に動作開始する
。リセット信号がｈｉｇｈになった後、一定時間後に、
クロック１０９は高周波となり、高速演算が可能となる
。

〔発明の効果〕

本発明によれば、各論理装置内でデユティの正しいクロ
ックを生成できるので、クロック周波数を高め、高性能
な論理装置を得ることができる。

また、本発明によれば、各論理装置内のクロックの位相
をそろえることができ、各論理装置間で同期的に、デー
タ信号のやりとりを行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の説明図、第２図沁第５図は
従来例の説明図、第６図は本発明の一実施例の動作説明
図である。 １０５・・・周波数可変発振器、１０２Ａ、Ｂ・・・分
周器、１０６・・・同期化回路、ｌ０ＩＡ、Ｂ・・・論
理装置。 第１図 第２図 第 図 第４図 第 図 １θデ ０ｇ ＩＩＡ ＩＩＩβ 第６図

Claims (1)

1. 【特許請求の範囲】 １、少なくとも１相のクロックを送出するクロック発振
   器と、該クロックの分周器を有する論理装置において、
   該クロック発振器の発振周波数を可変とする手段を有す
   ることを特徴とした論理装置。 ２、特許請求の範囲第１項において、可変周波数の制御
   は、分周器のリセット信号によることを特徴とした論理
   装置。 ３、特許請求の範囲第１項において、分周器のリセット
   時には、クロック発振器の周波数を低周波に、分周期の
   リセット後には高周波にすることを特徴とした論理装置
   。