KR20030048657A - 지연고정루프 - Google Patents
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Abstract
본 발명은 메모리 소자에서 전압, 온도등 환경의 변화에도 위상락킹된 클럭의 위상변화가 적은 지연고정루프를 제공하기 위한것으로 이를 위한 본 발명의 일측면에 따르면 외부클럭이 내부클럭으로 출력될 때까지 지연시간을 모니터링하는 지연모델;상기 외부클럭과 상기 지연모델에서 출력되는 위상비교클럭을 입력받아 두 클럭의 위상차이를 비교한 비교정보를 출력하고, 위상락킹 상태가 되면 위상락킹 신호를 출력하는 위상비교기; 상기 외부클럭을 동작클럭을 사용하며 상기 위상락킹 신호에 따라 인에이블되며, 상기 위상락킹 상태에서 상기 비교정보를 입력받아 저장하고, 상기 비교정보에 따라 지연시간이 증감된 상기 위상비교클럭을 상기 위상비교기로 출력하고, 상기 비교정보를 다음 동작클럭에 다시 입력받아 상기 저장된 비교정보와 일치할 때 위상락킹 동작이 시작 되도록하는 미세지연조정기를 포함하는 지연고정루프가 제공된다.
Description
본 발명은 동기형 반도체소자에서 사용되는 지연고정루프(Delay Locked Loop)에 관한 것으로, 특히 위상락킹(locking)된 클럭이 노이즈등으로 인해 불필요하게 변화하는 것을 방지하는 지연고정루프에 관한 것이다.
통상적으로, 동기형 반도체 장치는 고속의 동작을 수행하기 위해 외부로 부터 공급되는 시스템 클럭을 수신하여 칩 내부에서 필요로 하는 클럭을 생성하는 클럭버퍼를 채용하고 있다. 이러한 클럭버퍼의 채용에 의해, 클럭버퍼의 출력을 수신하게 되는 칩내의 각 디바이스는 위상차가 필연적으로 생긴다.
이러한 위상차로 인하여, 외부 클럭의 인가시 칩 내부의 동작은 항상 소정의 위상차 만큼 늦게 동작하게 된다. 따라서, 외부로부터 공급되는 클럭과 동일한 출력의 위상을 가지는 내부 클럭을 생성하는 역활을 하는 회로가 필요한데 이 때 사용하는 회로가 지연고정루프다.
이하, 첨부된 도면을 참고하여 종래 기술의 지연고정루프에 관하여 설명하면 다음과 같다.
도1은 종래의 지연고정루프를 보여주는 도면이다.
도1에 참고하여 설명하면, 지연고정루프는 외부클럭(CLK)을 입력받는 클럭퍼(10)와, 클럭버퍼(10)의 출력을 입력으로 하는 제1 지연라인(11)과, 제1 지연라인(11)의 출력을 입력받아 외부클럭(CLK)에 동기된 내부클럭(CLK_DLL)을 출력하는 클럭드라이버(13)와, 클럭버퍼(10)의 출력을 분주해서 제2 지연라인(12)과 위상비교기(15)로 출력하는 클럭디바이더(divider)(17)와, 클럭 디바이더(17)의 출력을 받아서 지연시키는 제2 지연라인(12)과, 제2 지연라인(12)의 출력을 입력으로 받아서 지연시간을 모니터하는 지연모델(delay model)(14)과, 지연 모델(14)의 출력과 클럭 디바이더(18)출력을 입력 받아서 위상을 비교하는 위상 비교기(phase comparator)(15)와, 위상 비교기(15)의 출력을 입력받아서 그 출력으로 제1 지연라인(11)과 제2 지연라인(12)의 지연시간을 조정하는 시프트레지스터(shift register)(16)로 구성되어 있다.
도2는 도1의 지연고정루프가 위상락킹 되었을 때에 파형을 보여주는 도면이다. 이하 도1 내지 도2를 참조하여 종래의 지연고정루프의 동작에 대해서 설명한다.
외부클럭(CLK)은 클럭버퍼(10)에서 버퍼링되고, 클럭 디바이더(18)에서 분주되고 난 후 제2 지연라인(12)에 입력되어 일정한 시간이 지연된 지연클럭을 생성하고, 지연모델(14)에서 그 지연 시간이 모니터링 된다. 통상 지연모델(14)은 클럭 버퍼(10)와 클럭 드라이버(13)등, 외부클럭이 입력되어 내부클럭으로 발생되는 지연경로의 지연시간을 모니터링하여 설계된다.
한편, 지연모델(14)에서 출력된 신호와 클럭디바이더(18)의 출력된 신호가 위상 비교기(15)에 입력되고, 그 비교 결과가 시프트 제어기(16)로 입력되어 제1지연라인(11)과 제2 지연라인(12)의 지연시간을 조정한다. 이후 위상비교기(15)에 입력되는 지연모델(14)에서 출력된 신호와 클럭디바이더(18)의 출력된 신호가 위상락킹 될 때까지 상기의 과정을 반복하게 되고, 위상락킹 된 이후에 클럭드라이버(13)에서 출력되는 내부클럭은 외부클럭에 동기된 클럭이 된다.
도2는 도1의 지연고정루프가 위상락킹 되었을 때에 파형을 보여주는 도면이다.
도2를 참조하여 위상락킹하는 동작을 자세히 살펴보면, 위상비교기(15)는 클럭디바이더(17)에 출력된 신호(A)와, 지연모델(14)의 출력신호(B) 및 지연모델(14)의 출력신호(B)를 지연라인(11,12)의 단위지연시간만큼 반전하여 지연시킨 신호(/B)의 라이징 에지(riging edge)를 비교하여 록킹 여부를 감지한다. 즉, 클럭디바이더(17)에 출력된 신호(A)의 라이징 에지가 지연모델(14)의 출력신호(B)과 지연라인(1,12)의 단위지연시간만큼 지연시킨 신호(/B)의 라이징 에지 사이에 있으면, 위상비교기(17)는 위상락킹된 것으로 감지한다.
도2에 도시된 (1)과 (2) 경우는 아직 위상락킹이 되지 않은 상태이고, (3)는 클럭디바이더(17)에 출력된 신호(A)의 라이징 에지가 지연모델(14)의 출력신호(B)과 지연라인(11,12)의 단위지연시간만큼 지연시킨 신호(/B)의 라이징 에시 사이에 있게 되어 위상락킹된 것으로 감지된 경우이다.
한편 지연고정루프에서 출력되는 위상동기된 클럭은 메모리 소자의 리드(read) 동작시에 사용되는데, 리드 동작시 메모리 소자는 많은 전류를 소모하게 된다. 그 결과 지연고정루프 내부 동작전압이 떨어지며, 이로 인하여지연라인(11,12)의 딜레이가 길어져, 위상비교기(15)에 입력되는 신호(B)의 위상이 변화게 된다. 위상비교기(15)에 입력되는 신호(B)의 위상이 변하는 정도는 작게는 지연라인(11,12)의 단위지연시간 만큼 움직이지만, 변동되는 전압의 크기에 따라서 그 이상의 지연시간만큼 변화할 수도 있다.
이 때 지연고정루프는 다시 위상락킹 동작을 하게 하는데, 이렇게 되면 위상락킹 될 때까지 지연시간이 추가로 발생하며 전류 소모도 증가하게 된다. 또한 지연고정루프가 위상락킹 한 상태에서 온도등의 변화로 위상락킹된 상태가 변화하면 다시 위상락킹 동작을 하게 되는데, 이 역시 많은 시간과 전류를 소비하게 된다. 따라서, 일시적인 전압감소(또는 온도변화)등으로 위상락킹 상태를 벗어날 때마다 위상락킹 동작을 매번 실행시키는 것을 시간과 전류측면에서 낭비가 된다.
결국 이는 반도체 소자의 데이터 억세스(tAC) 시간이 증가되는 문제점으로 나타난다.
본 발명은 반도체소자에서 전압, 온도등 환경의 변화에 둔감한 지연고정루프를 제공하는데 그 목적이 있다.
도1은 종래의 지연고정루프를 보여주는 도면.
도2는 도1의 지연고정루프가 위상락킹 되었을 때에 파형을 보여주는 도면.
도3은 본발명의 바람직한 일실시예에 따른 지연고정루프를 보여주연 도면.
도4a 및 도4b는 도3의 미세지연 제어기를 나타내는 도면.
도5는 도3의 미세지연 제어기의 동작상태를 나타내는 상태 변환도.
* 도면의 주요부분에 대한 부호의 설명
100 : 미세지연 조정기
200 : 지연모델
300 : 위상비교기
400 : 시프트 레지스터
500 : 클럭딜바이드
600 : 제2 지연라인
700 : 제1 지연라인
800 : 클럭버퍼
900 : 클럭드라이버
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면 외부클럭이 내부클럭으로 출력될 때까지 지연시간을 모니터링하는 지연모델;상기 외부클럭과 상기 지연모델에서 출력되는 위상비교클럭을 입력받아 두 클럭의 위상차이를 비교한 비교정보를 출력하고, 위상락킹 상태가 되면 위상락킹 신호를 출력하는 위상비교기; 상기 외부클럭을 동작클럭을 사용하며 상기 위상락킹 신호에 따라 인에이블되며, 상기 위상락킹 상태에서 상기 비교정보를 입력받아 저장하고, 상기 비교정보에 따라 지연시간이 증감된 상기 위상비교클럭을 상기 위상비교기로 출력하고, 상기 비교정보를 다음 동작클럭에 다시 입력받아 상기 저장된 비교정보와 일치할 때 위상락킹 동작이 시작 되도록하는 미세지연조정기를 포함하는 지연고정루프가 제공된다.
본 발명은 지연고정루프가 위상고정된 상태에서, 노이즈 및 많은 전류 소모에 의해 전압이 일시적으로 변하여 위상락킹된 클럭의 위상(예컨대 지연라인의 지연시간 변화로 인한 위상변화)이 변화하더라도, 위상비교기를 동작시키지 않고 미세지연조정기(Fine delay controller)를 이용하여 위상을 비교하고, 이후 다음클럭에도 같은 방향으로 클럭의 위상이 변화되어 있으면 위상비교기에 의해 다시 위상락킹 동작을 하는 지연고정루프에 관한 것이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도3은 본발명의 바람직한 일실시예에 따른 지연고정루프를 보여주는 도면이다.
도3을 참조하여 설명하면, 지연고정루프는 외부클럭(CLK)을 입력받는 클럭버퍼(800)와, 클럭버퍼(800)의 출력을 입력으로 하는 제1 지연라인(700)과, 제1 지연라인(700)의 출력을 입력받아 외부클럭(CLK)에 동기된 내부클럭(CLK_DLL)을 출력하는 클럭드라이버(900)와, 클럭버퍼(800)의 출력을 분주해서 제2 지연라인(600)과 위상비교기(300)로 출력하는 클럭디바이더(divider)(500)와, 클럭디바이더(500)의 출력을 받아서 지연시키는 제2 지연라인(600)과, 제2 지연라인(600)의 출력을 입력으로 받아서 지연시간을 모니터하는 지연모델(delay model)(200)과, 지연 모델(200)의 출력과 클럭디바이더(500)출력을 입력 받아서 위상을 비교하는 위상 비교기(300)와, 위상 비교기(300)의 출력을 입력받아서 그 출력으로 제1 지연라인(700)과 제2 지연라인(600)의 지연시간을 조정하는 시프트레지스터(shift register)(400)와, 위상비교기에서 출력되는 위상락킹신호(lock)를 입력받아 지연모델(200)에서 출력되는 신호(cmp_in)의 지연시간을 미세하게 조정하여 위상비교기(300)로 출력하는 지연미세조정기(100)로 구성되어 있다.
도4a는 도3의 미세지연조정부를 나타내는 도면이다.
도4a를 참조하여 살펴보면, 미세지연 조정부는 위상비교기(300)로부터 위상락킹변화에 대한 정보를 입력받아 제1,2제어신호(cap1,cap2)를 생성하는 제어신호 생성부(110)와, 제어신호 생성부(110)의 출력에 따라 시프트레지스터(400)로 위상조정에 관한 정보신호(Shift_right, Shift_left)를 출력하는 위상조정출력부(120)와, 제1,2 제어신호에 따라 위상이 미세 조정된 신호를 위상비교기로 출력하는 미세지연출력부(130)로 구성된다.
제어신호 생성부(110)는 위상비교기로부터 위상락킹된 후 위상비교기(300)에서 입력되는 지연증가신호(Add_delay) 및 지연감소신호(Sub_delay)와 제2 플립플롭(112)의 정출력(Q)을 입력받아 출력하는 3입력 제1 노어게이트(NOR1)와, 위상비교기에서 입력되는 반전된 지연감소신호(Sub_delay) 및 제1,2 플립플롭(111)의 정출력(Q)를 입력받아 출력하는 3입력 제2 노어게이트(NOR2)와, 제1 노어게이트(NOR1) 및 제2 노어게이트(NOR2)의 출력신호를 입력받아 제1 플립플롭(111)의 입력신호(D)로 출력하는 2입력 제1 낸드게이트(NAND1)와, 위상비교기에서 출력되는 위상락킹 신호(lock)를 리셋신호로 입력받고 클럭디바이더(500)에서 출력되는 클럭신호(Div_clk)를 입력클럭(clk)으로 입력받고 제1 낸드게이트(NAND1)의 출력신호를 데이터신호(D)로 입력받아 정출력(Q)으로 제1 제어신호(cap1)를 출력하고 부출력(QB)을 위상조정출력부(120)로 출력하는 제1 플립플롭(111)과, 위상비교기(300)에서 입력되는 지연증가신호(Add_delay) 및 지연감소신호(Sub_delay)와 제1 플립플롭(112)의 부출력(QB)을 입력받아 출력하는 3입력 제3 노어게이트(NOR3)와, 위상비교기에서 입력되는 반전된 지연증가신호(Add_delay) 및 제1,2 플립플롭(111)의 정출력(Q)를 입력받아 출력하는 3입력 제4 노어게이트(NOR4)와, 제3 노어게이트(NOR3) 및 제4 노어게이트(NOR4)의 출력신호를 입력받아 제2 플립플롭(112)의 입력신호(D)로 출력하는 2입력 제2 낸드게이트(NAND2)와, 위상비교기에서 출력되는 위상락킹 신호(lock)를 리셋신호로 입력받고 클럭디바이더(500)에서 출력되는 클럭신호(Div_clk)를 입력클럭(clk)으로 입력받고 제2 낸드게이트(NAND2)의 출력신호를 데이터신호(D)로 입력받아 정출력(Q)을 제2 노어게이트(NOR2) 및 제 노어게이트(NOR4)로 출력하는 제2 플립플롭(112)과, 제1 플립플롭(111)의 정출력(Q) 및 위상비교기(300)에서 입력되는 반전된 지연감소신호(Sub_delay)를 입력받아 출력하는 2입력 제3 낸드게이트(NAND3)와, 위상비교기에서 입력되는 반전된 지연증가신호(Add_delay) 및 반전된 지연감소신호(Sub_delay)와 제1 플립플롭(111)의 부출력(QB)을 입력받아 출력하는 3입력 제5 노어게이트(NOR5)와, 제3 낸드게이트(NAND3) 및 제5 노어게이트(NOR5)의 출력을 입력받아 제2 제어신호(cap2)를 출력하는 제4 낸드게이트(NAND4)로 구성된다.
위상조정출력부(120)은 제2 플립플롭(112)의 부출력(QB) 및 반전된 지연감소신호(Sub_delay)를 입력받아 시프트레지스터(400)로 시프트 정보신호(Shift_right)를 출력하는 제6 노어게이트(NOR6)와, 제1 플립플롭(111)의 부출력(QB) 및 반전된 반전된 지연증가신호(Add_delay)를 입력받아 시프트레지스터(400)로 시프트 정보신호(Shift_left)를 츨력하는 제7 노어게이트(NOR7)로 구성된다. 여기서 시프트 레지스터 정보신호(Shift_right, Shift_left)는 시트프 레지스터의 지연시간을 조절하는 제어신호이다.
한편,미세지연출력부(130)는 게이트로 입력되는 제1,2 제어신호(cap,1,cap2)에 따라 온-오프 되는 제1,2 트랜지스트(MN1,MN2)와, 제1,2 트랜지스트(MN1,MN2)의 온-오프에 따라 지연모델(200)에서 출력되는 위상비교신호(cmp_in)의 미세지연(fine delay)시간을 조정하는 제1,2 커패시터(C1,C2)를 구비한다. 여기서 제1,2커패시터(C1,C2) 용량은 제1,2 지연라인(600,700)의 단위지연시간보다는 적게 되도록 구성한다.
도4b는 도4a의 플립플롭(111,112)를 나타내는 회로도이다.
도4b를 참조하여 설명하면, 플립플롭은 데이터신호(D)를 입력받아 반전시키는 제1 인버터(I1)와, 클럭신호(clk)와 그 반전신호(clkb)에 따라서 제1 인버터(I1)의 출력을 노드(N1)로 연결시키는 제1 전송게이트(TG1)와, 노드(N1)의 신호를 반전시켜 노드(N2)로 출력하는 제2 인버터(I2)와, 리셋(reset)신호 및 노드(N2)의 신호를 입력받아 제2 전송게이트(TG2)로 출력하는 2입력 제4 낸드게이트(NAND4)와, 클럭신호(clk)와 그 반전신호(clkb)에 따라서 제4 낸드게이트(NAND4)의 출력을 노드(N1)로 연결시키는 제2 전송게이트(TG2)와, 클럭신호(clk)와 그 반전신호(clkb)에 따라서 노드(N2)와 노드(N3)을 연결시키는 제3 전송게이트(TG3)와, 리셋신호 및 노드(N2)의 신호를 입력받아 노드(N4)로 출력하는 2입력 제5 낸드게이트(NAND5)와, 노드(N4)의 출력을 반전시켜 출력하는 제3 인버터(I3)와, 클럭신호(clk)와 그 반전신호(clkb)에 따라서 제3 인버터(I3)의 출력을 노드(N3)과 연결시키는 제4 전송게이트(TG2)와, 제5 낸드게이트(NAND5)의 출력을 반전하여 정출력(Q)으로 출력하는 제4 인버터(I4)로 구성된다. 플립플롭 부출력(QB)은 노드(N4)의 신호가 출력된다.
이하 도3 내지 도4를 참조하여 본 발명에 의한 지연고정루프의 동작을 설명한다.
지연고정루프가 위상락킹하는 동작은 전술한 바와 같고, 위상락킹이 되면 위상비교기(300)에서 출력되는 위상락킹신호(lock)에 의해서 미세 지연 조정기(100)가 동작하게 된다. 이후 노이즈 또는 많은 전류 소모에 의해 위상락킹된 클럭이 변하게 되면 위상비교기(300)에서 클럭이 변한 상태에 따라 지연증가신호(Add_delay) 및 지연감소신호(Sub_delay)를 미세지연 조정기(100)로 출력한다.
종전의 지연고정루프에서는 이런 경우에 바로 위상비교기에 출력되는 지연증가신호(Add_delay) 및 지연감소신호(Sub_delay)에 따라 지연라인의 지연시간이 변해 다시 위상락킹을 하는 동작을 하였다. 그러나 본 발명에서는 위상락킹 동작을 바로 하는 것이 아니고, 미세지연 조정기(100)에서 위상비교기의 출력(Add_delay, Sub_delay)상태를 저장하고, 다음 클럭에 다시 위상비교기의 출력(Add_delay, Sub_delay)을 확인하여 계속 같은 상태로 클럭의 위상차이가 감지되면 그때서야 시프트레지스터를 통하여 제1,2 지연라인의 지연시간을 조정한다.
이렇게 함으로써 순간적인 위상클럭의 이동에 불필요하게 시프트레지스터(400) 및 제1,2 지연라인(600,700)를 동작시켜 다시 위상락킹 동작 할 필요가 없게 되는 것이다. 여기서 미세지연조정기(100)은 클럭디바이더(500)에 출력되는 클럭(Div_clk)에 따라 제1,2 제어신호를 출력하도록 되어 있다.
도5는 미세지연조정기(100)의 동작상태를 나타내는 상태 다이어그램(diagram)이다. 이하 도5를 참조하여, 미세지연조정기의 동작상태에 따라 자세히 설명한다.
먼저 위상락킹되어 위상락킹신호(lock)가 출력되는 순간, 미세지연조정기는 기본상태(S0)이고, 이 때에 제1, 2 제어신호(cap1,cap2)가 각각 로우, 하이로 되어 있다. 이후 동작전압의 변동등으로 인하여, 위상비교기(300)에 입력되는 클럭디바이더의 출력신호(cmp_ref)와 미세지연조정기(100)를 거처 입력되는 지연모델(200)의 출력신호(cmp_in)의 위상이 차이가 나면 그 상태에 따라 지연감소신호(Sub_delay) 또는 지연증가신호(Add_delay)가 미세지연조정기(100)로 출력된다.
이 때에 지연증가신호(Add_delay)가 출력되면(A0), 미세지연조정기의 상태는 지연추가상태(S1)로 되고, 이 때에는 제1,2 제어신호(cap1,cap2)를 하이로 출력하고, 이에 따라 제1,2 트랜지스트(MN1,MN2) 모두가 턴온되어 지연모델(200)에서 출력되는 신호(cmp_in)는 지연시간이 증가되어 위상비교기(300)로 출력된다.
계속해서 다음 클럭신호(Div_clk)일 때에, 동작전압등이 원래의 레벨로 유지되어, 더이상 위상비교기(300)에서 지연증가신호(ADD_delay)가 출력되지 않는다면, 시프트레지스터(400)으로는 어떠한 신호도 입력하지 않고 지연미세조정기(100)는 기본상태(S0)로 다시 셋팅된다.(A1).
그러나 계속해서 위상비교기의 두 입력신호(cmp_in,cmp_ref)가 위상락킹 상태에서 벗어나 있어, 위상비교기(300)에서 다시 지연증가신호(Add_delay)가 출력되면, 이 때에는 시프트레지스터(400)로 위상이동 정보신호(Shift_right)를 출력하여 다시 위상락킹동작을 하도록 한다.(A2)
한편 지연고정루프가 위상락팅동작을 하여 위상락킹신호(lock)가 출력되어 있는 상태에서, 전압변동등으로 인해 위상비교기의 두입력신호가 위상락킹 상태가 벗어나고 미세지연조정기로(100)로 지연감소신호(Sub_delay)가 출력되면(B0), 이 때의 미세지연조정기(100)의 상태는 기본상태(S0)에서 지연감소상태(S2)로 되어, 이 때에는 제1,2 제어신호(cap1,cap2)를 로우로 출력하고, 이에 따라 제1,2 트랜지스트(MN1,MN2) 모두가 턴-오프 되어 지연모델(200)에서 출력되는 신호(cmp_in)는 지연시간이 감소되어 위상비교기(300)로 출력된다.
계속해서 다음 클럭신호(Div_clk) 때에 위상비교기(300)에서 더이상 지연감소신호(Sub_delay)가 출력되지 않는다면 시프트레지스터(400)으로는 어떠한 신호도 입력하지 않고 지연미세조정기(100)를 기본상태(S0)로 다시 셋팅된다.(B1). 그러나 위상비교기(300)에서 다시 지연감소신호(Sub_delay)가 출력되면, 이 때에는 시프트레지스터(400)로 위상이동 정보신호(Shift_left)를 출력하여 다시 위상락킹동작을 하도록 한다.(B2)
결론적으로 지연고정루프가 위상락킹 상태이후 위상락킹 상태를 벗어나려고 할 때, 바로 위상락킹 동작을 다시 실시하는 것이 아니라 먼저 미세지연조정기에 위상락킹 상태를 벗어난 정보를 저장시키고 다음 클럭에 다시 위상비교기의 출력과 저장된 정보를 비교하여, 계속해서 위상락킹 상태가 벗어나 있으면 그 때서야 위상락킹동작을 하도록 하게 되는 것이다. 이렇게 동작함으로써 전압의 변화에 대하여 지연고정루프의 위상고정된 클럭의 변화를 둔감하게 할 수 있게 되고, 전류소모를 줄일 수 있게 되는 것이다.
이는 전압의 변화가 심한 메모리 소자등의 리드(read) 동작시 지연고정루프에서 출력되는 클럭의 위치가 덜 움직이도록 할 수 있게 되어, 그 결과 출력되는 데이터의 변화폭도 줄일 수 있어 메모리 액세스 시간(tAC)을 개선할 수 있게 되는 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명에 의해 지연고정루프를 구현하면, 반도체소자에서 출력되는 데이터의 변화 폭을 줄여 데이터 억세스(tAC)시간을 개선할 수 있다.
Claims (5)
- 외부클럭을 입력받아 데이터가 출력될 때까지 실제 내부 회로의 지연시간을 모니터링하기 위한 지연모델;상기 외부클럭을 입력받아 소정의 시간동안 지연시키는 지연라인;상기 지연라인의 지연시간을 조절하는 시프트레지스터;상기 외부클럭을 기준클럭을 하고 상기 지연모델에서 출력되는 비교클럭을 입력받아, 상기 기준클럭 및 상기 비교클럭의 위상차이가 실질적으로 같을 때 위상락킹 신호를 출력하고, 다를 때 위상가감신호를 출력하는 위상비교기; 및상기 위상락킹신호에 따라 인에이블되고 상기 외부클럭을 동작클럭으로 사용하여 상기 위상가감신호를 저장하고, 상기 위상가감신호에 따라 상기 비교클럭의 위상을 이동시켜 상기 위상비교기로 출력시키며, 다음 동작클럭에서 상기 위상비교기에서 출력되는 상기 위상가감신호와 상기 저장된 위상가감신호를 비교하여 상기 시프트레지스터를 제어하는 미세지연조정기를 구비하는 지연고정루프.
- 제 1 항에 있어서,상기 미세지연조정기는,상기 위상비교기로부터 상기 위상가감신호를 입력받아, 상기 비교클럭의 위상을 증가를 제어하는 제1 제어신호 및 상기 비교클럭의 위상을 감소를 제어하는 제2 제어신호를 생성하는 제어신호 생성부;상기 제1 및 제2 제어신호에 따라 상기 비교클럭의 위상을 증감하여 출력하는 미세지연출력부; 및상기 위상비교기로부터 상기 위상가감신호를 상기 다음 동작클럭에서 입력받아 상기 저장된 위상차이와 일치할 때, 상기 시프트레지스트로 상기 위상차이를 출력하는 위상조정출력부를 구비하는 것을 특징으로 하는 지연고정루프.
- 제 2 항에 있어서,상기 미세지연 출력부는,제1 커패시터;상기 제1 제어신호에 따라 상기 위상비교클럭을 일정시간 지연시키도록 상기 제1 커패시터를 상기 비교클럭이 지나가는 라인에 연결시키는 제1 스위치;제2 커패시터; 및상기 제2 제어신호에 따라 상기 위상비교클럭을 일정시간 선행시키도록 상기 제2 커패시터를 상기 비교클럭이 지나가는 라인과 절연시키는 제2 스위치를 구비하는 것을 특징으로 하는 지연고정루프.
- 제 3 항에 있어서,상기 제1 및 제2 커패시터는 상기 지연라인의 단위지연시간보다 적은 지연값을 가지도록 구성하는 것을 특징으로 하는 지연고정루프.
- 제 3 항에 있어서,상기 제1 및 제2 커패시터는 모스 트랜지스터를 이용하는 것을 특징으로 하는 지연고정루프.
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