TWI321400B - A method for operating a delay locked loop of a semiconductor memory device and delay locked loop in semiconductor memory device - Google Patents

A method for operating a delay locked loop of a semiconductor memory device and delay locked loop in semiconductor memory device Download PDF

Info

Publication number
TWI321400B
TWI321400B TW093118427A TW93118427A TWI321400B TW I321400 B TWI321400 B TW I321400B TW 093118427 A TW093118427 A TW 093118427A TW 93118427 A TW93118427 A TW 93118427A TW I321400 B TWI321400 B TW I321400B
Authority
TW
Taiwan
Prior art keywords
delay
signal
clock signal
block
feedback
Prior art date
Application number
TW093118427A
Other languages
English (en)
Other versions
TW200531444A (en
Inventor
Jong-Tae Kwak
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW200531444A publication Critical patent/TW200531444A/zh
Application granted granted Critical
Publication of TWI321400B publication Critical patent/TWI321400B/zh

Links

Classifications

    • D—TEXTILES; PAPER
    • D03—WEAVING
    • D03D—WOVEN FABRICS; METHODS OF WEAVING; LOOMS
    • D03D47/00—Looms in which bulk supply of weft does not pass through shed, e.g. shuttleless looms, gripper shuttle looms, dummy shuttle looms
    • D03D47/34—Handling the weft between bulk storage and weft-inserting means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • D—TEXTILES; PAPER
    • D03—WEAVING
    • D03D—WOVEN FABRICS; METHODS OF WEAVING; LOOMS
    • D03D47/00—Looms in which bulk supply of weft does not pass through shed, e.g. shuttleless looms, gripper shuttle looms, dummy shuttle looms
    • D03D47/27—Drive or guide mechanisms for weft inserting
    • D03D47/277—Guide mechanisms
    • D—TEXTILES; PAPER
    • D03—WEAVING
    • D03D—WOVEN FABRICS; METHODS OF WEAVING; LOOMS
    • D03D49/00—Details or constructional features not specially adapted for looms of a particular type
    • D03D49/02—Construction of loom framework
    • D—TEXTILES; PAPER
    • D03—WEAVING
    • D03D—WOVEN FABRICS; METHODS OF WEAVING; LOOMS
    • D03D51/00—Driving, starting, or stopping arrangements; Automatic stop motions
    • D03D51/02—General arrangements of driving mechanism
    • D—TEXTILES; PAPER
    • D03—WEAVING
    • D03J—AUXILIARY WEAVING APPARATUS; WEAVERS' TOOLS; SHUTTLES
    • D03J1/00—Auxiliary apparatus combined with or associated with looms
    • D03J1/24—Mirrors or other arrangements for inspecting loom parts
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • D—TEXTILES; PAPER
    • D03—WEAVING
    • D03J—AUXILIARY WEAVING APPARATUS; WEAVERS' TOOLS; SHUTTLES
    • D03J2700/00—Auxiliary apparatus associated with looms; Weavening combined with other operations; Shuttles
    • D03J2700/06—Auxiliary devices for inspecting, counting or measuring

Description

1321400 九、發明說明： 【發明所屬之技術領域】 本案係關於一種半導體記憶體裝置，特別是關於一種 半導體記憶體裝置中的延遲閉鎖迴路（delay locked loop)， 其係用以防止一最小靈敏區（dead-Zone)中的一阻塞失效 (stuck fail) ° 【先前技術】 一般說來，一系統或一電路的一時脈信號係作爲同步 —執行時間（execution timing)以及確保一零錯誤之高速運 作的一參考，當一外部電路之一外部時脈信號被使用於一 內部電路時，該內部電路便會產生一時脈信號差異（skew)， 這是因爲該外部時脈信號和該內部時脈信號之間的時間間 隙（timing gap)所造成的，一種延遲閉鎖迴路（以下稱爲DLL) 可補償該時脈信號差異，使得該內部時脈信號的相位與該 外部時脈信號的相位相等。 再者，該種DLL係爲一種不僅可補償該外部時脈信號 和該內部時脈信號之間的時脈差異、亦可補償該外部時脈 信號和資料之間的時脈差異的裝置，因此，該種DLL不僅 可應用於一半導體裝置，亦可應用於一電腦系統（computer system) 〇 此外，該種dll亦被廣泛地應用於具有一雙倍資料傳 送率同步動態隨機存取記憶體（double data rate synchronous dynamic random access memory，DDR SDRAM)的同步半導 體記憶體裝置中，這是因爲其與一相位閉鎖迴路（phase 1321400 locked loop’以下稱爲PLL)比較起來具有較不易受到雜訊 所影響的特性’在眾多型態之DLL當中，最常被使用的便 是暫存控制（register controlled)DLL» 舉例來說’同步半導體記憶體裝置（SDRAM)中的暫存 控制D L L係係藉由在接收該外部時脈信號之後預先反映一 負延遲 '並且藉由補償資料的一延遲値和時脈信號路徑， 而能夠以該外部時脈信號同步一資料輸出。 第1圖係爲先前技術一實施例之DDR SDRAM之延遲 閉鎖迴路（DLL)的方塊圖。 該DLL包括第一及第二時脈緩衝器ill及in 一時 脈除法器113、第一至第三延遲線方塊114至116、一移位 暫存器（shift register) 1 1 7、一移位控制器1 1 8 ' —相位比較 器119、第一及第二DLL驅動器120及121、以及一延遲 模組1 2 2。 第一時脈緩衝器111接收一反相外部時脈信號/elk並 利用一外部時脈信號elk的下降邊緣（falling edge)同步該 反相外部時脈信號/elk，藉以產生一第一內部時脈信號 fall_c lk，第二時脈緩衝器112接收該外部時脈信號elk並 利用該外部時脈信號elk的上升邊緣（rising edge)同步該外 部時脈信號elk，藉以產生一第二內部時脈信號rise_clk。 時脈除法器113在將第二內部時脈信號rise_c lk除以 1/N之後，便輸出一延遲監控時脈信號dly_in以及一參考 時脈信號ref，其中N係爲一正常數，在這個例子中，N係 爲8，第一至第三延遲線方塊114至Π6分別接收第一內 1321400 部時脈信號fall_clk、第二內部時脈信號rise_clk、以及延 遲監控時脈信號dly_in，並將這三個信號（即faii_cik、 rise_clk、以及dly_in)延遲移位暫存器117所控制的每個 預定延遲値，藉以分別產生第一及第二DLL時脈信號ifclk 及irclk、以及一迴授信號feedb。 由第三延遲線方塊116所輸出的迴授信號feedb接著 被輸入延遲模組1 2 2，延遲模組1 2 2反映實際時脈信號的 延遲値及資料路徑給迴授信號feedb、並輸出一延遲迴授信 號 dfeedb給相位比較器20，也就是說，延遲模組122係 爲一種複製電路（replica circuit)，相位比較器119接著比 較由延遲模組122所輸出的延遲迴授信號 dfeedb的相位 和參考時脈信號ref的相位。 移位控制器1 1 8決定移位暫存器1 1 7的一移位方向以 回應相位比較器Η 9所輸出的一移位控制信號Ctrl，在決 定該移位方向之後，移位控制器118便輸出第一及第二移 位控制信號SR及SL，此時，如果SR致能，移位暫存器1 17 的一移位値便移至右側，另一方面，如果SL致能，移位暫 存器I 1 7的該移位値便移至左側，根據移位暫存器1 1 7的 該移位値，第一至第三延遲線方塊114至116的每個延遲 値便可獲得調整。 由第一至第二延遲線方塊114至115所輸出的第一及 第二DLL時脈信號ifclk及irclk接著被輸入至第一及第二 DLL驅動器120及121，本身爲一種緩衝器的第一及第二 DLL驅動器120及121會產生第一及第二驅動時脈信號 1321400 fclk_dll 及 rclk_dll 〇 第2A圖及第2B圖係爲第1圖之DLL之運作的波形 圖，如圖所示，其中可看出由DLL所補償的延遲値D及D’ ’ 其即爲參考時脈信號ref及延遲迴授信號 dfeedb之間的相 位差。 請參閱第2A圖，延遲迴授信號 dfeedb的啓始相位相 較參考時脈信號ref的相位領先了延遲値D，在這個例子 中，DLL將延遲迴授信號 dfeedb延遲了延遲値D，並且接 著，延遲迴授信號 dfeedb的相位即同步於參考時脈信號ref 的上升邊緣。 此外，請參閱第2B圖，在一啓始運作狀態中，延遲 迴授信號 dfeedb的相位相較參考時脈信號ref的相位落後 了一預定値；即tCK-D’（此處，tCK係爲參考時脈信號的一 週期，而D’係爲該延遲値），DLL亦將延遲迴授信號 dfeedb 延遲了延遲値D’，使得延遲迴授信號 dfeedb的相位同步 於參考時脈信號ref的上升邊緣，如果可能的話，延遲迴 授信號 dfeedb領先該預定値是較好的，然而，在該啓始 運作狀態中，由於延遲迴授信號 dfeedb會通過最小數量 的延遲單元，因此不可能減少該預定値。 爲了如第2B圖所示般將延遲迴授信號 dfeedb延遲該 延遲値D’，第一至第三延遲線方塊1〗4至116包括了複數 個延遲單元，其能夠將一輸入信號（例如rise_clk)延遲參考 時脈信號tCK的一週期，也就是說，每個延遲線方塊皆具 有複數個延遲單元，其係用以將該輸入信號延遲一最大延 1321400 遲値；亦即外部時脈信號elk的一週期，此處，該最大延 遲値係基於一運作頻率、一溫度或其他的類似因素而被決 定。 換句話說，每個延遲線方塊（例如11 4)皆爲DLL中、 其他方塊（例如1 1 1)中具有最大尺寸的一功能方塊，因此， 爲了將該輸入信號延遲一所需延遲値，每個延遲線方塊皆 具有太大的尺寸及消耗太多的功率，另外，在最壞的情形 下，由於DLL應該將該輸入信號延遲該參考時脈信號之一 週期中的最大量，因此會花廢太多的時間在閉鎖上；亦即， 需要利用該參考時脈信號同步該輸入信號。 爲了克服上述之問題點，另一種傳統的DLL亦被提出。 第3圖係爲先前技術中另一實施例之DLL的方塊圖。 如圖所示，DLL包括第一及第二輸入緩衝器31]及 312、一多工器（multiplexer) 315、一多工控制器 314、一相 位比較方塊3 1 3、一延遲線方塊3 1 7、一延遲線控制方塊 3 1 6、一延遲模組方塊3 1 8、以及一輸出緩衝器3 1 9。 此處，第一及第二輸入緩衝器3 1 1及3 1 2係對應於第 1圖之第一及第二時脈緩衝器111及112，此外，輸出緩衝 器319係類似於第一及第二DLL驅動器120及121其中之 一，延遲模組方塊3 1 8和相位比較方塊3 1 3分別匹配於相 位比較器1 19及延遲模組122。 請參閱第3圖，相位比較方塊3 1 3先比較由一外部部 份所輸入的一外部時脈elk和由延遲模組方塊3 18所輸出 的一迴授信號fb，接著，基於相位比較方塊3 1 3的該比較 -10- 1321400 結果，多工控制器314和多工器315便決定第一及第二內 部時脈信號中的何者被輸出至延遲線方塊3 1 7，而延遲線 控制方塊3 1 6亦決定延遲線方塊3 1 7的一延遲値，最後， 延遲線方塊317會將一輸入信號延遲該延遲値、藉以將該 輸入信號同步於外部時脈信號elk和一反相外部時脈信號 elkb的其中之一，是故，由於延遲線方塊317的最大延遲 値係爲外部時脈信號elk之週期的一半，因此，延遲線方 塊317相較於第1圖之每個該第一至該第三延遲線方塊皆 具有相對少的延遲單元，亦是足夠的。 第4A圖及第4B圖係爲第3圖之DLL之運作的波形 圖。 在第4A圖的一第一狀況中，外部時脈信號elk和迴授 信號fb之間的一相位差小於外部時脈信號elk之週期的一 半，此時，作爲相位比較方塊3 1 3的該比較結果，多工器 315會輸出反相外部時脈/elk至延遲線方塊317，因此，雖 然該迴授信號應該被延遲該外部時脈信號之一半的週期（即 tCK-tD)，延遲線方塊317實際上卻會將一反相迴授信號/fb 延遲一預定値（即tCK/2-tD)，藉以同步反相迴授信號/fb於 外部時脈信號elk的上升邊緣，此處，tCK係爲外部時脈信 號elk的一週期，而tD則是外部時脈信號elk和迴授信號 fb之間的一相位差，也就是說，爲了減少延遲線方塊3 1 7 的該延遲値，多工器315會輸出反相外部時脈/elk至延遲 線方塊3] 7;並且延遲線控制方塊316會輸出反相迴授信 號/fb至延遲線方塊3 17 » 1321400 請參閱第4B圖，在一第二狀況中，外部時脈信號elk 和迴授信號fb之間的該相位差大於外部時脈信號elk之週 期的一半，此時，作爲相位比較方塊3 1 3的該比較結果， 多工器315會輸出外部時脈elk至延遲線方塊317，因此， 延遲線方塊317實際上卻會將一反相迴授信號/fb延遲一預 定値（即tCK-tD)，藉以同步迴授信號fb於外部時脈信號elk 的上升邊緣，也就是說，爲了減少延遲線方塊317的該延 遲値，多工器315會輸出外部時脈信號elk至延遲線方塊317; 並且延遲線控制方塊316會輸出迴授信號fb至延遲線方塊 3 1 7 〇 然而，當外部時脈信號elk和迴授信號fb之間的一相 位差係爲於一最小靈敏區時，上述的DLL卻無法保證穩定 運作，此處，該最小靈敏區係指極難找出外部時脈信號elk 和迴授信號fb之間之該相位差的期間，這是因爲兩個信號 elk和fb分別具有實際的封閉相位所致。 第5圖係爲第3圖之DLL之運作錯誤的波形圖。 如圖所示，假設藉由迴授外部時脈信號elk所產生之 迴授信號fb係類似於該反相外部時脈信號的相位；即迴授 信號fb具有一半週期（tCK/2)延遲値，此時，DLL會藉由增 加延遲線方塊317的該延遲値而調整反相迴授信號/fb的相 位，並且接著，DLL便可正常地輸出一所需之DLL時脈信 號至一外部部份。 然而，請參閱第5圖，當外部時脈信號elk和一迴授 信號fb_r之間的一相位差係爲於一最小靈敏區；亦即，由 •12- 021400 於供應電壓、溫度、或其他類似的因素使得迴授信號fb_r 的相位非常類似於外部時脈信號elk的相位時，相位比較 方塊可能會輸出一錯誤的比較結果至多工器控制器3 1 4及 延遲線控制方塊3 1 6，如上所述，如果相位比較方塊3 ! 3 決定迴授信號的上升邊緣應該領先於外部時脈信號Clk 的相位時，情況便可能成真，這是因爲迴授信號fb_r會通 過DLL中最小數量的延遲單元所致，最後，第3圖之DLL 仍然具有一個問題；即當一相位差位於最小靈敏區時無法 保證穩定的運作，我們把這種現象稱爲阻塞失效（stuck fail)。 【發明內容】 因此，本案之目的係提供一種半導體記憶體裝置中的 延遲閉鎖迴路（DLL)及其運作方法，用以防止一最小靈敏區 中的一阻塞失效。 此外，本案之另一目的係提供一種半導體記憶體裝置 中的延遲閉鎖迴路及其運作方法，用以有效減少一延遲線 方塊的一延遲値；例如DLL中延遲線方塊所具有之延遲單 元的數量。 根據本案之另一目的，提供一種運作一半導體記憶體 裝置之一延遲閉鎖迴路的方法，以防止一最小靈敏區（dead-zone)中 的一阻 塞失效 （stuck fail) ， 該方法 包括步 驟如下 ·· （a) 迴授一第一及一第二內部時脈信號其中之一以作爲一迴授 信號；（b)將該迴授信號延遲一第一預定延遲値，以防止該 最小靈敏區中的該阻塞失效；（c)將一延遲迴授信號的一相 位和該迴授信號的一相位分別與一外部時脈信號的一相位 -13- 1321400 進行比較；以及（d)將基於一比較結果所決定之一選定的內 部時脈信號延遲一延遲値，該延遲値係基於另一比較結果 77" .* t'1··* rfn疋。 根據本案之另一目的，提供一種運作一半導體記憶體 裝置之一延遲閉鎖迴路的方法，以防止一最小靈敏區中的 一阻塞失效，該方法包括步驟如下：（a)迴授一第一及一第 二內部時脈信號其中之一以作爲一迴授信號；（b)將該迴授 信號延遲一第一預定延遲値，以防止該最小靈敏區中的該 阻塞失效；（c)基於一即時（currently)閉鎖狀態選定該迴授信 號和一延遲迴授信號其中之一；（d)將一選定的迴授信號的 一相位與該外部時脈信號的一相位進行比較；以及（e)將一 選定的內部時脈信號延遲一延遲値；其中該選定的內部時 脈信號、該延遲値、以及該即時閉鎖狀態係基於一比較結 果而被決定。 根據本案之另一目的，提供一種防止一最小靈敏區中 之一阻塞失效的延遲閉鎖迴路，包括：一時脈緩衝方塊， 接收一外部時脈信號及一反相外部時脈信號，並產生一第 —及一第二內部時脈信號；一相位比較方塊，將一迴授信 號延遲一第一預定値，並將一延遲迴授信號的一相位和該 迴授信號的一相位分別與該外部時脈信號的一相位進行比 較；一時脈選擇方塊，基於該延遲迴授信號和該外部時脈 信號的一比較結果’選擇該第一及該第二內部時脈信號的 其中之一，藉以產生一選定的內部時脈信號；一阻塞檢查 方塊，基於該迴授信號和該外部時脈信號的另一比較結果 -14- 1321400 決定一延遲値；一延遲線方塊，將該選定的內部時脈信號 延遲該延遲値；以及一輸出緩衝器，緩衝該延遲線方塊的 一輸出信號，藉以產生—DLL時脈信號。 根據本案之另一目的，提供一種防止一最小靈敏區中 之一阻塞失效的延遲閉鎖迴路，包括：一時脈緩衝方塊， 接收一外部時脈信號及一反相外部時脈信號，並產生一第 一及一第二內部時脈信號；一相位比較方塊，將一迴授信 號延遲一第一預定値，藉以基於一即時閉鎖狀態選擇該迴 授時脈信號及一延遲迴授信號的其中之一、以及藉以比較 一選定的迴授信號與該外部時脈信號；一時脈選擇方塊， 基於該延遲迴授信號和該外部時脈信號的一比較結果，選 擇,該第一及該第二內部時脈信號的其中之一，藉以產生一 選定的內部時脈信號；一阻塞檢查方塊，基於該迴授信號 和該外部時脈信號的另一比較結果決定一延遲値及該如時 閉鎖狀態；一延遲線方塊，將該選定的內部時脈信號延遲 該延遲値；以及一輸出緩衝器，緩衝該延遲線方塊的一輸 出信號，藉以產生一 DLL時脈信號。 【實施方式】 以下將藉由參考所附圖示以詳細說明本案具有一延遲 閉鎖迴路（DLL)的半導體記憶體裝置。 第6圖係爲本案一第一實施例之延遲閉鎖迴路的方塊 圖。 如圖所示，延遲閉鎖迴路包括一時脈緩衝方塊6 1 0、 —時脈選擇方塊6 3 0、一相位比較方塊6 2 0、一延遲線方塊 -15- 1321400 660、一延遲線控制方塊650、一阻塞檢查方塊640、一延 遲模組方塊670、以及一輸出緩衝器68 0。 時脈緩衝方塊610接收一外部時脈信號elk及一反相 外部時脈信號cl kb藉以產生一第一及一第二內部時脈信號 rclk及fclk，詳細地來說，時脈緩衝方塊61〇具有一第一 時脈緩衝器611及一第二時脈緩衝器613，第一時脈緩衝器 611接收外部時脈信號elk及反相外部時脈信號cikb並產 生對應於外部時脈信號c 1 k的第一內部時脈信號rc 1 k，也就 是說，外部時脈信號elk係透過一非反相端而被輸入；反 相外部時脈信號c 1 kb則係透過一反相端而被輸入，因此， 反相外部時脈信號c 1 k b被反相，並且接著，由第一時脈緩 衝器6 1 1所輸出的第一內部時脈信號r c 1 k變得穩定，同樣 地，第二時脈緩衝器613接收外部時脈信號elk及反相外 部時脈信號elkb;並且接著產生對應於反相外部時脈信號 elkb的第二內部時脈信號fclk。 相位比較方塊620具有一第一延遲方塊621和一第一 及一第二相位比較器623及62 5，第一延遲方塊621將一迴 授信號fb延遲一第一預定値，如圖所示，第一延遲方塊62 1 具有K個延遲單元；即第一預定値（α) = Κ·延遲單元（tUD)的 延遲値，此處，K爲一正整數，第二相位比較器62 5將外 部時脈信號elk的相位與第一延遲方塊62 1所輸出的一延 遲迴授信號fb_dly的相位進行比較，藉以輸出一第二控制 信號pdout 2至時脈選擇方塊630及阻塞檢查方塊640，此 處，當該外部時脈信號的下降邊緣領先該延遲迴授時脈信 -16 - 1321400 號的上升邊緣時，第二控制信號pdout2係爲一邏輯低狀態； 否則，第二控制信號pdout2係爲一邏輯高狀態。 同樣地，第一相位比較器623將外部時脈信號elk的 相位與延遲模組方塊627所輸出的迴授信號fb的相位進行 比較，接著，第一相位比較器62 3輸出一第一控制信號pdoutl 至阻塞檢查方塊640，此處，當該外部時脈信號的下降邊緣 領先該迴授時脈信號的上升邊緣時，第一控制信號pdoutl 係爲一邏輯低狀態；否則，第一控制信號pdout 1係爲一邏 輯高狀態。 第二控制信號pdout2被輸入至時脈選擇方塊63 0以選 擇第一及第二內部時脈信號rclk及fclk其中之一，時脈選 擇方塊63〇具有一多工控制器631及一第一多工器633，多 工控制器63 1被一重置信號rst所重置、並根據第二控制信 號pdout2產生一選擇控制信號SELnFix，第一多工器633 選擇性地輸出第一及第二內部時脈信號rclk及fclk其中之 —至延遲線方塊660，此處，如果第二控制信號pdout2爲 —邏輯低狀態，選擇控制信號SELnFix可爲一邏輯低狀態； 並且接著，第一多工器633輸出第一內部時脈信號rclk至 延遲線方塊660;否則，選擇控制信號SELnFix可爲一邏 輯高狀態；並且接著，第一多工器633輸出第二內部時脈 信號fclk至延遲線方塊660，此處，選擇控制信號SELnFix 將於稍後參考第1 4圖進行詳細說明。 另一方面，阻塞檢查方塊640接收第一及第二控制信 號pdout 1及pdout2以決定一延遲値，此外，延遲線方塊660 -17- 1321400 係用以將時脈選擇方塊63 0所輸出的一選定的內部時脈信 號延遲該延遲値，藉以產生一延遲內部時脈信號，輸出緩 衝器680緩衝該延遲內部時脈信號藉以產生一DLL時脈信 號 i n t 一 c 1 k。 此處，延遲線方塊660所輸出的該延遲內部時脈信號 亦被輸入至延遲模組方塊670，延遲模組方塊670爲一種複 製電路（replica circuit)，其係用以將延遲線方塊660所輸 出的該延遲內部時脈信號延遲一第二預定延遲値，其中該 第二預定延遲値反映實際資料和時脈路徑的一延遲量，接 著，該延遲內部時脈信號被迴授作爲一迴授信號fb，其係 透過延遲模組方塊670而被輸入至相位比較方塊620。 再者，具有複數個移位單元的延遲線方塊66 0係由延 遲線控制方塊6 5 0所產生的一移位方向信號所控制，延遲 線控制方塊6 5 0接收阻塞檢查方塊640所輸出的一延遲控 制信號delay_up並基於該延遲値輸出該移位方向信號，也 就是說，根據該移位方向信號而決定多少個移位單元用於 將該選定的內部時脈信號延遲該延遲値。 第7圖係爲第6圖之阻塞檢查方塊64 0的電路圖。 如圖所示，當一即時閉鎖狀態信號lock_state爲一邏 輯低狀態時，輸出延遲控制信號delay_Up的阻塞檢查方塊 640會一直增加延遲線方塊660的該延遲値；否則，阻塞檢 查方塊640則會根據第一相位比較器623所輸出的第一控 制信號pdoutl而增加或減少延遲線方塊660的該延遲値， 此處，在外部時脈信號elk的上升邊緣接近低於一預定準 -18- 1321400 位的迴授信號fb的上升邊緣之前---即外部時脈信號elk和 迴授信號fb之間的一相位差高於該預定準位即時閉鎖 狀態信號l〇ck_state爲一邏輯低狀態，並且接著，如果即 時閉鎖狀態信號lockjtate爲一邏輯低狀態，延遲控制信 號deUy_up便爲一邏輯高狀態》 否則，當外部時脈信號elk和迴授信號fb之間的一相 位差低於該預定準位時，即時閉鎖狀態信號l〇ck_state便 爲一邏輯高狀態，在這個例子中，也就是即時閉鎖狀態信 號l〇Ck_state爲一邏輯高狀態的情形下，當第一控制信號 pdoutl爲一邏輯低狀態，延遲控制信號delay_up便爲一邏 輯高狀態，並且當第一控制信號pdoutl爲一邏輯高狀態， 延遲控制信號delay_up便爲一邏輯低狀態，此處，當延遲 控制信號deUy_uP便爲一邏輯低狀態時，該延遲値會增加， 但當延遲控制信號delay_up便爲一邏輯高狀態時，該延遲 値會減少》 也就是說，如果外部時脈信號elk和迴授信號fb之間 的該相位差太大，即時閉鎖狀態信號l〇ck_state便會變低， 並且接著，該延遲値便增加，同樣地，如果不是這種情況， 該延遲値便減少。 請參閱第7圖，即時閉鎖狀態信號lockjtate係由第 二相位比較器62 5所輸出的第二控制信號pdout2所決定， 之後的第7圖至第8C圖可用以詳細說明即時閉鎖狀態信號 lock state 〇 第8A圖至第8C圖係爲第6圖之延遲閉鎖迴路運作中、 -19- 1321400 第9A圖係爲第6圖之延遲閉鎖迴路中用作一第一及一 第二相位比較方塊623及6 2 5之一種相位比較器的方塊圖， 此外，第9B圖及第9C圖係爲第9A圖之相位比較器之運 作的波形圖。 如第9A圖所示，該相位比較器透過兩端’a’及’b’接收 兩個信號A及B，並透過一端’y’產生一結果信號Y，在第 9B圖中，當透過’a’端被輸入的信號A的上升邊緣落後透 過’b’端被輸入的信號B的上升邊緣時，該相位比較器便輸 出具有一邏輯低狀態的結果信號Y，與第9B圖相反，在第 9C圖中，當透過’a’端被輸入的信號 A的上升邊緣領先透 過’b’端被輸入的信號B的上升邊緣時，該相位比較器便輸 出具有一邏輯高狀態的結果信號Y。 第10A圖係爲第6圖之延遲閉鎖迴路運作中、基於接 收一迴授信號和一延遲迴授信號之相位比較方塊的另一結 果所產生之另一狀況的波形圖，而第10B圖係爲第6圖之 延遲閉鎖迴路所具有、位於第1 〇 A圖之一啓始運作狀態中 的一延遲線方塊之運作的方塊圖》 第10A圖的狀況發生於DLL的一啓始運作狀態下，此 處，迴授信號fb和延遲迴授信號fb_dly的每個上升邊緣皆 領先外部時脈信號elk的上升邊緣，此時，第一及第二相 位比較器及625分別產生具有一邏輯低狀態的該第— 及該第二控制信號，請參閱第10A圖及第】0B圖，如果延 遲迴授信號fb_dly的上升邊緣同步於外部時脈信號cik的 上升邊緣’延遲線方塊660便會接收第一內部時脈信號 -22- 1321400 rclk，並且接著將第一內部時脈信號rclk延遲第一預 (X 〇 第II圖係爲第6圖之延遲閉鎖迴路之運作的波形 如圖所示，圖中說明了即時閉鎖狀態信號lock-如何從一邏輯低狀態改變爲一邏輯高狀態，在此’由於 的運作已經於第6圖至第1]圖中進行詳細說明’因此 省略了關於第11圖的說明，迴授信號fb在第一開關 P_clkl的每個週期中皆被延遲一預定延遲値。 第12圖係爲本案一第二實施例之延遲閉鎖迴路的 圖。 如圖所示，該DLL與第6圖之DLL非常相似，此 說明本案第一及第二實施例之DLL之間的差別。 與相位比較方塊相反的是，其具有一選擇及比較 1 220，選擇及比較方塊1 220包括一第二延遲方塊1221 第二多工器1 223、以及一第三相位比較器1 225。 詳細地來看，第二延遲方塊1221與第6圖之第一 方塊621相同；且第三相位比較器1 225係爲第9A圖 的一種相位比較器，然而，在本案之第二實施例之DLL 首先，一延遲迴授信號fb_dly和一迴授信號fb的其中 會被第二多工器1 223基於一第二阻塞檢查方塊1240 出的一即時閉鎖狀態信號l〇ck_State而選擇；並且接 一選定的迴授信號會與外部時脈信號elk進行比較， 是說，如果即時閉鎖狀態信號丨〇ck_state爲一邏輯低狀 第三相位比較器]225便會將延遲迴授信號fb_dly與外 定値 圖。 state DLL 此處 信號 方塊 處將 方塊 延遲 所示 中， 之一 所輸 著， 也就 哮， 部時 -23- 1321400 脈信號C 1 k進行比較；否則，第三相位比較器1 2 2 5便會將 迴授信號fb與外部時脈信號elk進行比較。 第13圖係爲第12圖之第二阻塞檢查方塊1240的電路 圖。 如圖所示，除了即時閉鎖狀態信號lock_state被輸入 至第二多工器1 223之外，第二阻塞檢查方塊1 240係與第7 圖之阻塞檢查方塊640相同，所以，此處將會省略關於第 二阻塞檢查方塊1 240的詳細說明。 第14圖係爲第6圖及第12圖之多工控制器631的方 塊圖® 如圖所示，多工控制器63 1包括一狀態決定方塊1 40 1 ' —計數器1403' —偵測方塊1405、一第一NOR邏輯閘1407、 —第一反相器1409、以及一第一D正反器1411。 狀態決定方塊1401接收外部時脈信號Clk及第6圖和 第12圖之相位比較器625/1 225所輸出的第二控制信號 pdout 2，接著，狀態決定方塊1401便會週期性地檢査第二 或第三控制信號pd〇ut2或pdout3的邏輯狀態，藉以決定第 二控制信號pdout2的何種狀態高於另一個。 由重置信號rst所重置的計數器1403接收外部時脈信 號elk並對外部時脈信號elk的上升/下降邊緣進行計數， 以傳送一計數結果至偵測方塊1 405，然後，如果該計數結 果滿足一預定條件，偵測方塊1405便會決定藉由將具有一 邏輯高狀態的一時間控制信號fix輸出至第一 NOR邏輯閘 14〇7、而將狀態決定方塊1401當作選擇控制信號SELnFix -24- 1321400 輸出至第一多工器63 3的一時間，第一 NOR邏輯閘1407 接收時間控制信號fix及一第三開關信號P_clk3、並透過 第一反相器1409將邏輯NOR運作的一結果輸出至第一 D 正反器141 1，因此，舉例來說，如果時間控制信號fix爲 一邏輯高狀態，第二控制信號pdout2就無法作爲選擇控制 信號SELnFix而被輸出；否則，第二控制信號pdout2便會 被當作選擇控制信號SELnFix而被輸出至第一多工器63 3 » 如上所述，本案之DLL能夠有效地減少一延遲線方塊 660的該延遲値，此處，最大的該延遲値係爲tCK + 2 + α，因 此，DLL中延遲線方塊660的延遲單元的數量便可減少；此 外，亦可以減少延遲線方塊660(即該DLL)的一功率消耗。 此外’本案之DLL能夠藉由將該延遲迴授信號與該外 部時脈信號進行比較而防止一最小靈敏區的一阻塞失效， 再者’即使在因功率、溫度和其他類似的因素所造成的一 可變狀況之下、該DLL的穩定運作仍然具有一優異的表現 (performance)。 本案包含了於2004年03月05日對韓國專利局所提出 申請之韓國申請第2004- 1 4909號案件的主要內容，其全部 內容皆附加於此處而作爲參考之用。 即使本案發明係以以上之較佳實施例來作說明，然而 對於熟習本項技術者來說，本案仍不限於這些實施例和使 用方法’尤有甚者，凡依本案所附申請專利範圍所做的均 等變化及修飾，皆爲本案專利範圍所涵蓋。 【圖式簡單說明】 -25- 1321400 本案得藉由下列圖式及詳細說明，俾得一更深入之了 解： 第1圖表示先前技術一實施例之雙倍資料傳送率同步 動態隨機存取記憶體（DDR SDRAM)之延遲閉鎖迴路（DLL) 的方塊圖； 第2A圖及第2B圖表示第1圖之延遲閉鎖迴路之運作 的波形圖； 第3圖表示先前技術另—實施例之延遲閉鎖迴路的方 塊圖； 第4A圖及第4B圖表示第3圖之延遲閉鎖迴路之運作 的波形圖； 第5圖表示第3圖之延遲閉鎖迴路之運作錯誤的波形 圖； 第6圖表示本案一第一實施例之延遲閉鎖迴路的方塊 圖； 第7圖表示第6圖之一阻塞檢查方塊的電路圖； 第8A圖至第8C圖表示第6圖之延遲閉鎖迴路運作中' 基於接收一迴授信號和一延遲迴授信號之相位比較方塊的 結果所產生之三種狀況的波形圖； 第9A圖表示第6圖之延遲閉鎖迴路中用作一第一及一 第二相位比較方塊之一種相位比較器的方塊圖； 第9B圖及第9C圖表示第9A圖之相位比較器之運作 的波形圖； 第10A圖表示第6圖之延遲閉鎖迴路運作中、基於接 -26- 1321400 收一迴授信號和一延遲迴授信號之相位比較方塊的另一結 果所產生之另一狀況的波形圖； 第10B圖表示第6圖之延遲閉鎖迴路所具有、位於第 1 0 A圖之一啓始運作狀態中的一延遲線方塊之運作的方塊 圖； 第11圖表示第6圖之延遲閉鎖迴路之運作的波形圖； 第12圖表示本案一第二實施例之延遲閉鎖迴路的方塊 圖； 第13圖表示第12圖之一第二阻塞檢查方塊的電路圖； 以及 第14圖表示第6圖及第12圖之一多工控制器的方塊 圖。 【圖示符號說明】 111 第一時脈緩衝器 1 1 2 第二時脈緩衝器 1 13 時脈除法器 1 14 第一延遲線方塊 1 15 第二延遲線方塊 1 16 第三延遲線方塊 117 移位暫存器 118 移位控制器 1 19 相位比較器 120 第一DLL驅動器 121 第二DLL驅動器 -27- 1321400 122 延遲模組 3 11 第一輸入緩衝器 3 12 第二輸入緩衝器 3 13 相位比較方塊 3 14 多工控制器 3 15 多工器 3 16 延遲線控制方塊 3 17 延遲線方塊 3 18 延遲模組方塊 3 19 輸出緩衝器 610 時脈緩衝方塊 620 相位比較方塊 62 1 第一延遲方塊 623 第一相位比較器 625 第二相位比較器 630 時脈選擇方塊 63 1 多工控制器 633 第一多工器 640 阻塞檢查方塊 650 延遲線控制方塊 660 延遲線方塊 670 延遲模阻方塊 680 輸出緩衝器 1220 選擇及比較方塊 -28 1321400 122 1 第二延遲方塊 1223 第二多工器 1225 第三相位比較器 1240 第二阻塞檢查方塊 1401 狀態決定方塊 1403 計數器 1405 偵測方塊 1407 第一 NOR邏輯閘 1409 第一反相器 14 11 第一 D正反器 /elk 反相外部時脈信號 c 1 kb 反相外部時脈信號 elk 外部時脈信號 fall_clk 第一內部時脈信號 rise_clk 第二內部時脈信號 d1y_i n 延遲監控時脈信號 ref 參考時脈信號 i fc 1 k 第一DLL時脈信號 irclk 第二DLL時脈信號 feedb 迴授信號 Ctrl 移位控制信號 SR 第一移位控制信號 SL 第二移位控制信號 fclk_dll 第一驅動時脈信號 -29- 1321400 rclk_dll 第 二 驅 動 時 脈 信 號 fclk 第 — 內 部時 脈 信 號 rclk 第 二 內 部 時 脈 信 號 D 延 遲 値 D， 延 遲 値 tCK 週 期 tD 相 位 差 fb 迴 授 信 號 fb_r 迴 授 信 號 /fb 反 相 迴 授 信 號 fb_b 反 相 迴 授 信 號 tUD 延 遲 單 元 fb_dl y 延 遲 迴 授 信 號 p dout1 第 — 控 制 信 Dt^ m pdout2 第 二 控 制 信 號 rst 重 置 信 Wl S ELn F i x m 擇 控制信 Drte int_clk DLL 時 脈 信 號 delay_up 延 遲 控 制 信 號 lock_state 即 時 閉 鎖 狀 態 信 號 dly 1 第 一 延 遲 里 dly2 第 二 延 遲 量 dly3 第 二 延 遲 量 p_clk1 第 — 開 關 信 -30- 1321400
p_clk2 第 二 開 關 信 號 p_clk3 第 三 開 關 信 號 a 端 b 端 A 信 號 B 信 號 Y 結 果 信 號 a 第 一 預 定 値 fix 時 間 控 制 信 號
-31 -

Claims (1)

1321400 第93 1 1 8427號「運作一半導體記憶體裝置之延遲閉鎖迴路 · 之方法及半導體記憶體裝置中之延遲閉鎖廻路」專利案 * (2009年9月30日修正） 十、申請專利範圍： 1·—種運作一半導體記憶體裝置之一延遲閉鎖迴路的方 法，以防止一最小靈敏區（dead-zone)中的一阻塞失效 - (stuck fail)，該方法包括步驟如下： · (a) 迴授一第一及一第二內部時脈信號其中之一以作 爲一迴授信號； (b) 將該迴授信號延遲一第一預定延遲値，以防止該 最小靈敏區中的該阻塞失效； (c) 分別比較該延遲迴授信號的一相位與一外部時脈 信號之相位以及該迴授信號的一相位與該外部時脈信號 的相位，以產生一第一比較結果與一第二比較結果；以 — (d) 回應該第一比較結果，選擇該第一及第二內部時 脈信號之其中一者；以及 (e) 基於該第一及該第二比較結果兩者，延遲所選定 ® 的該第一及第二內部時脈信號之其中一者一延遲値。 2.如申請專利範圍第1項之方法，其中步驟（a)中，該內部時 脈信號係通過一延遲線方塊和一延遲模組方塊而被迴授 以作爲該迴授信號。 3·如申請專利範圍第2項之方法，其中該延遲線方塊係藉由 使用該延遲値而使該內部時脈信號同步於該外部時脈信 號。 1321400 4. 如申請專利範圍第3項之方法，其中該延遲模組方塊係爲 —種複製電路（replica circuit)，用以將一輸入信號延遲 一第二預定延遲値，其中該第二預定延遲値反映實際資 料和時脈路徑的一延遲量。 5. 如申請專利範圍第4項之方法，其中該第一內部時脈信號 係對應於該外部時脈信號，且一第二內部時脈信號係對 應於一反相外部時脈信號。 6. 如申請專利範圍第5項之方法，其中步驟 （d)及（e)包括如 下步驟： (c-1)基於該第一比較結果，決定該選定的內部時脈 信號，其中該第一及該第二內部時脈信號中之一被輸出 至該延遲線方塊；以及 (c-2)基於該第二比較結果與該第一比較結果，增加 或減少該延遲線方塊的該延遲値。 7. 如申請專利範圍第6項之方法，其中步驟（c-1)中，當該外 部時脈信號的一下降邊緣（falling edge)領先該延遲迴授 時脈信號的一上升邊緣（rising edge)時，該第一內部時脈 信號被輸出作爲該選定的內部時脈信號；否則，該第二 內部時脈信號被輸出作爲該選定的內部時脈信號。 8. 如申請專利範圍第6項之方法，其中步驟（c-2)中，當該迴 授信號的一上升邊緣領先該外部時脈信號的一下降邊緣 時，該延遲値增加；否則，該延遲値減少。 9.如申請專利範圍第1項之方法，其中步驟（a)中，該內部時 脈信號係於一啓始運作時通過最少的延遲單元而作爲該 1321400 迴授信號以進行迴授。 10. —種運作一半導體記憶體裝置之一延遲閉鎖迴路的方 法，以防止一最小靈敏區中的一阻塞失效，該方法包括 步驟如下： (a) 迴授一第一及一第二內部時脈信號其中之一作爲 一迴授信號； (b) 將該迴授信號延遲一第一預定延遲値，以防止該 最小靈敏區中的該阻塞失效； (c) 基於一即時（currently)閉鎖狀態選定該迴授信號 和該延遲迴授信號其中之一； (d) 將該選定的迴授信號與該延遲回授信號其中之一 的一相位與一外部時脈信號的一相位進行比較；（e)回應該 比較結果，選擇該第一及第二內部時脈信號之其中一者： 以及 (f)將該選定的第一及第二內部時脈信號之其中一者 延遲一延遲値； 其中該延遲値以及該即時閉鎖狀態係基於該比較結 果而被決定。 11. 如申請專利範圍第1〇項之方法，其中步驟（a)中，該內部 時脈信號係通過一延遲線方塊和一延遲模組方塊而被迴 授以作爲該迴授信號。 12. 如申請專利範圍第11項之方法，其中該延遲線方塊係藉 由使用該延遲値而使該內部時脈信號同步於該外部時脈 信號。 1321400 I3·如申請專利範圍第12項之方法，其中該延遲模組方塊係 爲一種複製電路，用以將~輸入信號延遲一第二預定延 遲値’其中該第二預定延遲値反映實際資料和時脈路徑 的一延遲量。 14. 如申請專利範圍第13項之方法，其中該第—內部時脈信 號係對應於該外部時脈信號，且一第二內部時脈信號係 對應於一反相外部時脈信號。 15. 如申請專利範圍第14項之方法，其中步驟（c)中，當該即 時閉鎖狀態爲一邏輯低準位時，該延遲迴授信號被選定 作爲該選定的迴授信號；否則，該迴授信號被選定作爲 該選定的迴授信號。 16·如申請專利範圍第14項之方法，其中步驟（e)及⑴包括如 下步驟： (d-Ι)基於該比較結果決定該選定的內部時脈信號， 其中該第一及該第二內部時脈信號中之一被輸出至該延 遲線方塊； (d-2)基於該比較結果增加或減少該延遲線方塊的該 延遲値；以及 (d-3)決定該即時閉鎖狀態。 17.如申請專利範圍第16項之方法，其中步驟（d-Ι)中，當該 外部時脈信號的一下降邊緣領先該選定的迴授時脈信號 的一上升邊緣時，該第一內部時脈信號被輸出作爲該選 定的內部時脈信號；否則，該第二內部時脈信號被輸出 作爲該選定的內部時脈信號。 -4- 1321400 1 8.如申請專利範圍第1 7項之方法，其中步驟（d-2)中，當該 選定的迴授信號的一上升邊緣領先該外部時脈信號的一 下降邊緣時，該延遲値增加；否則，該延遲値減少。 19. 如申請專利範圍第18項之方法，其中當該外部時脈信號 的一相位領先該選定的迴授信號的一相位時，該即時閉 鎖狀態爲一邏輯高準位；否則，該即時閉鎖狀態爲一邏 輯低準位。 20. 如申請專利範圍第1〇項之方法，其中步驟（a)中，該內部 時脈信號係於一啓始運作時通過最少的延遲單元而作爲 該迴授信號以進行迴授。 21. —種防止一最小靈敏區中之一阻塞失效的延遲閉鎖迴 路，包括： 一時脈緩衝方塊，接收一外部時脈信號及一反相外 部時脈信號，並產生一第一及一第二內部時脈信號； 一相位比較方塊，包括一第一相位比較器與一連結 至一第二相位比較器之迴授信延遲方塊，該第一相位比 較器與該第二相位比較器同時分別比較一延遲迴授信號 之相位與該外部時脈信號之相位以及一迴授信號之相位 與該外部時脈信號之相位，該迴授延遲方塊延遲該迴授 信號一第一預定値，以產生已延遲之迴授信號； 一時脈選擇方塊，基於該延遲迴授信號和該外部時 脈信號的一第一比較結果，選擇該第一及該第二內部時 脈信號的其中之一，藉以產生一選定的內部時脈信號； 一阻塞檢查方塊，基於該迴授信號和該外部時脈信 1321400 號的第二比較結果以及該第一比較結果決定一延遲値； —延遲線方塊，將該選定的內部時脈信號延遲該延 遲値；以及 一輸出緩衝器，緩衝該延遲線方塊的一輸出信號， 藉以產生一 DLL時脈信號。 22. 如申請專利範圍第21項之延遲閉鎖迴路，更包括一延遲 模組，其爲一種複製電路，用以將該延遲線方塊的該輸 出信號延遲一第二預定延遲値，其中該第二預定延遲値 反映實際資料和時脈路徑的一延遲量。 23. 如申請專利範圍第21項之延遲閉鎖迴路，其中該時脈緩 衝方塊包括： 一第一時脈緩衝器，接收該外部時脈信號及該反相 外部時脈信號，並產生對應於該外部時脈信號的該第一 內部時脈信號；以及 —第二時脈緩衝器，接收該外部時脈信號及該反相 外部時脈信號，並產生對應於該反相外部時脈信號的該 第二內部時脈信號。 24. 如申請專利範圍第21項之延遲閉鎖迴路，其中當該外部 時脈信號的一下降邊緣領先該延遲迴授時脈信號的一上 升邊緣時，該第一相位比較器輸出一邏輯低準位信號至 該時脈選擇方塊；否則，輸出一邏輯高準位信號至該時 脈選擇方塊。 25. 如申請專利範圍第24項之延遲閉鎖迴路，其中該時脈選 擇方塊包括： 1321400 一多工控制器，其係被一重置信號而重置，並基於 該第一相位比較器之一輸出信號的一邏輯狀態產生一選 擇控制信號；以及 一多工器（multiplexer)，當該選擇控制信號爲邏輯低 狀態時，輸出該第一內部時脈信號至該延遲線方塊；否 則，輸出該第二內部時脈信號至該延遲線方塊* 26. 如申請專利範圍第21項之延遲閉鎖迴路，其中當該外部 時脈信號的一下降邊緣領先該迴授時脈信號的一上升邊 緣時，該第二相位比較器輸出一邏輯低準位信號至該阻 塞檢查方塊；否則，輸出一邏輯高準位信號至該時脈選 擇方塊。 27. 如申請專利範圍第21項之延遲閉鎖迴路，其中該阻塞檢 査方塊係自該第一及該第二相位比較器接收輸出信號， 並輸出一延遲控制信號至該延遲線方塊，以調整該延遲 線方塊的該延遲値。 2 8.如申請專利範圍第27項之延遲閉鎖迴路，其中該延遲線 方塊包括： 一延遲線控制器，接收該延遲控制信號並基於該延 遲値輸出一移位（shifting)方向信號；以及 一延遲線單元，具有複數個移位單元，用以根據該 移位方向信號延遲該選定的內部時脈信號。 29.—種防止一最小靈敏區中之一阻塞失效的延遲閉鎖迴 路，包括： 一時脈緩衝方塊’接收一外部時脈信號及一反相外 1321400 部時脈信號，並產生一第一及一第二內部時脈信號； 一相位比較方塊，包括一第一多工器、一迴授延遲 方塊以及一相位比較器’該第一多工器基於一即時閉鎖 狀態，選擇該迴授信號與該延遲迴授信號之一，以及該 相位比較器比較該選擇的迴授信號之相位與該外部時脈 信號之相位，以及該迴授延遲方塊延遲該迴授信號一第 一預定値，以產生經延遲的迴授信號； 一時脈選擇方塊，基於該比較結果，選擇該第一及 該第二內部時脈信號的其中之一，藉以產生一選定的內 部時脈信號； 一阻塞檢查方塊，基於該比較結果決定一延遲値及 該即時閉鎖狀態； 一延遲線方塊，將該選定的內部時脈信號延遲該延 遲値；以及 一輸出緩衝器，緩衝該延遲線方塊的一輸出信號， 藉以產生一 DLL時脈信號。 3 0.如申請專利範圍第29項之延遲閉鎖迴路，更包括一延遲 模組，其爲一種複製電路，用以將該延遲線方塊的該輸 出信號延遲一第二預定延遲値，其中該第二預定延遲値 反映實際資料和時脈路徑的一延遲量。 3 1.如申請專利範圍第29項之延遲閉鎖迴路’其中該時脈緩 衝方塊包括： 一第一時脈緩衝器，接收該外部時脈信號及該反相 外部時脈信號，並產生對應於該外部時脈信號的該第一 1321400 內部時脈信號；以及 一第二時脈緩衝器，接收該外部時脈信號及該反相 外部時脈信號，並產生對應於該反相外部時脈信號的該 第二內部時脈信號。 32. 如申請專利範圍第30項之延遲閉鎖迴路，其中當該外部 時脈信號的一下降邊緣領先該延遲迴授時脈信號的一上 升邊緣時，該相位比較器輸出一邏輯低準位信號至該時 脈選擇方塊；否則，輸出一邏輯高準位信號至該時脈選 擇方塊。 33. 如申請專利範圍第32項之延遲閉鎖迴路，其中該時脈選 擇方塊包括： 一多工控制器，其係由一重置信號而重置，並基於 該相位比較器之輸出信號的一邏輯狀態產生一選擇控制 信號；以及 一第二多工器，當該選擇控制信號爲一邏輯低狀態 時，輸出該第一內部時脈信號至該延遲線方塊；否則， 輸出該第二內部時脈信號至該延遲線方塊。 34. 如申請專利範圍第30項之延遲閉鎖迴路，其中該阻塞檢 查方塊係自該相位比較器接收一輸出信號、決定該即時 閉鎖狀態，藉以輸出至該相位比較方塊，並輸出一延遲 控制信號至該延遲線.方塊，以調整該延遲線方塊的該延 遲値。 35. 如申請專利範圍第34項之延遲閉鎖迴路，其中該延遲線 方塊包括： 1321400 一延遲線控制器，接收該延遲控制信號並基於該延 遲値輸出一移位方向信號；以及 一延遲線單元，具有複數個移位單元，用以根據該 移位方向信號而延遲該選定的內部時脈信號。
-10- 1321400
ο fb L /670 .621 fb—dl I'olr cr co cr CD 茌铖 齊1 m i 戒ΠΏ 05 ΓΟ CO /625 • J pdoutl Λ pdouFO / 640 '620 r. L delay—up
.610 rst SI 11^1 /650 idk rclk SELnFix 一义 Σ» <〇 4 5 1 r K S3 •so 闻嫌難bf鏵 N1 .680 1// 蠢誰、 1321400 第8A圖 elk fb fb.dly i L i i “ i dlyl i i pdout1=T pdout2='0' —►) ot ^—
第8B圖 elk elkb fb fb.dly iL H
pdout1='1' pdout2='1' i fb_f —► dly2 — 11321400 第8C圖 elk elkb fb fb_dly fb_f k i \ f i n pdout1='0 "^1 1 i { ct - i i pdout2='1 1 i i 1 dly3 M-► 第9A圖
1321400
第10A圖 elk i pdout1='0' fb - a t l —► fb-dly — a 1 _ “ pdout2='0' 第10B圖 λ rclk orfclk α-延遲 II II 1 \ ... * · * i 延遲線控制器
TW093118427A 2004-03-05 2004-06-25 A method for operating a delay locked loop of a semiconductor memory device and delay locked loop in semiconductor memory device TWI321400B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2004-0014909A KR100537196B1 (ko) 2004-03-05 2004-03-05 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법

Publications (2)

Publication Number Publication Date
TW200531444A TW200531444A (en) 2005-09-16
TWI321400B true TWI321400B (en) 2010-03-01

Family

ID=34910029

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093118427A TWI321400B (en) 2004-03-05 2004-06-25 A method for operating a delay locked loop of a semiconductor memory device and delay locked loop in semiconductor memory device

Country Status (4)

Country Link
US (2) US7375565B2 (zh)
JP (1) JP4789172B2 (zh)
KR (1) KR100537196B1 (zh)
TW (1) TWI321400B (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100607169B1 (ko) * 2003-12-08 2006-08-01 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 리드 방법
KR100735548B1 (ko) * 2006-01-10 2007-07-04 삼성전자주식회사 지연동기회로 및 방법
KR100779381B1 (ko) * 2006-05-15 2007-11-23 주식회사 하이닉스반도체 감소된 면적을 가지는 ｄｌｌ과 이를 포함하는 반도체메모리 장치 및 그 락킹 동작 방법
KR100821577B1 (ko) * 2006-05-19 2008-04-15 주식회사 하이닉스반도체 듀티 싸이클 보정 장치
KR100809692B1 (ko) * 2006-08-01 2008-03-06 삼성전자주식회사 작은 지터를 갖는 지연동기 루프 회로 및 이의 지터감소방법
KR100815187B1 (ko) * 2006-08-31 2008-03-19 주식회사 하이닉스반도체 반도체 메모리 장치
KR100810073B1 (ko) * 2006-09-29 2008-03-05 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100854457B1 (ko) * 2006-12-29 2008-08-27 주식회사 하이닉스반도체 지연고정루프
KR100811276B1 (ko) * 2006-12-29 2008-03-07 주식회사 하이닉스반도체 지연고정루프회로
KR100919243B1 (ko) 2007-01-17 2009-09-30 삼성전자주식회사 주파수 대역에 적응적인 코오스 락 타임을 갖는 ｄｌｌ회로 및 이를 구비하는 반도체 메모리 장치
TWI328177B (en) * 2007-01-30 2010-08-01 Ind Tech Res Inst Method of evolutionary optimization algorithm for structure design
KR100868015B1 (ko) * 2007-02-12 2008-11-11 주식회사 하이닉스반도체 지연 장치, 이를 이용한 지연 고정 루프 회로 및 반도체메모리 장치
KR100910853B1 (ko) * 2007-03-29 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7495487B2 (en) * 2007-04-09 2009-02-24 Micron Technology, Inc. Delay-locked loop (DLL) system for determining forward clock path delay
KR100929654B1 (ko) * 2008-04-15 2009-12-03 주식회사 하이닉스반도체 레지스터 제어형 지연고정루프회로
KR100917630B1 (ko) 2008-04-30 2009-09-17 주식회사 하이닉스반도체 지연 고정 루프 회로
JP2009278528A (ja) * 2008-05-16 2009-11-26 Elpida Memory Inc Ｄｌｌ回路、および半導体装置
KR100948067B1 (ko) * 2008-07-10 2010-03-16 주식회사 하이닉스반도체 반도체 소자
KR100958811B1 (ko) * 2008-09-02 2010-05-24 주식회사 하이닉스반도체 지연고정루프회로
JP5639740B2 (ja) * 2008-10-24 2014-12-10 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． Ｄｌｌ回路とその制御方法
JP5641697B2 (ja) * 2009-02-12 2014-12-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． クロック制御回路及びこれを備える半導体装置
KR101103067B1 (ko) * 2010-03-29 2012-01-06 주식회사 하이닉스반도체 가변 단위지연회로 및 그를 이용한 반도체 장치의 클럭 생성회로
KR101046274B1 (ko) * 2010-03-29 2011-07-04 주식회사 하이닉스반도체 클럭지연회로
US8604850B2 (en) 2011-03-29 2013-12-10 Micron Technology, Inc. Measurement initialization circuitry
KR20130002671A (ko) * 2011-06-29 2013-01-08 에스케이하이닉스 주식회사 반도체 장치
KR20140012312A (ko) 2012-07-19 2014-02-03 에스케이하이닉스 주식회사 지연 고정 루프 회로 및 그의 구동 방법
TWI502895B (zh) * 2012-12-06 2015-10-01 Himax Tech Inc 時脈產生器
KR20170049193A (ko) * 2015-10-28 2017-05-10 삼성전자주식회사 지연 고정 루프회로 및 이를 포함하는 반도체 메모리 장치
KR102415198B1 (ko) * 2017-11-20 2022-07-04 에스케이하이닉스 주식회사 스큐 보상 회로 및 이를 포함하는 반도체 장치
KR20210042748A (ko) * 2019-10-10 2021-04-20 삼성전자주식회사 Pll 회로 및 이를 포함하는 클록 발생기
JP7420537B2 (ja) * 2019-11-26 2024-01-23 ローム株式会社 位相ロックループ回路
TWI802300B (zh) * 2022-03-01 2023-05-11 力晶積成電子製造股份有限公司 延遲鎖相迴路裝置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63151218A (ja) * 1986-12-16 1988-06-23 Fujitsu Ltd デイジタルｐｌｌ回路
JP2856118B2 (ja) * 1995-09-13 1999-02-10 日本電気株式会社 Ｐｌｌ回路
US5977801A (en) 1997-07-07 1999-11-02 International Business Machines Corporation Self-resetting phase/frequency detector with reduced dead zone
KR100305646B1 (ko) 1998-05-29 2001-11-30 박종섭 클럭보정회로
KR100295056B1 (ko) * 1999-01-27 2001-07-12 윤종용 지연동기루프 및 방법
KR100331562B1 (ko) 1999-11-29 2002-04-06 윤종용 지연 동기 루프 회로 및 내부 클럭 신호 발생 방법
KR100366618B1 (ko) * 2000-03-31 2003-01-09 삼성전자 주식회사 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법
JP2001290555A (ja) * 2000-04-07 2001-10-19 Fujitsu Ltd Ｄｌｌ回路の位相調整方法およびｄｌｌ回路を有する半導体集積回路
JP2001339294A (ja) * 2000-05-30 2001-12-07 Mitsubishi Electric Corp Ｄｌｌ回路
JP2002124873A (ja) * 2000-10-18 2002-04-26 Mitsubishi Electric Corp 半導体装置
KR100393206B1 (ko) 2000-10-23 2003-07-31 삼성전자주식회사 고주파 특성과 수율 향상을 위한 지연동기회로
WO2002099971A1 (fr) 2001-05-30 2002-12-12 Thine Electronics, Inc. Circuit integre a semi-conducteur
KR100437611B1 (ko) * 2001-09-20 2004-06-30 주식회사 하이닉스반도체 혼합형 지연 록 루프 회로
JP2003174003A (ja) * 2001-12-04 2003-06-20 Sony Corp 半導体装置製造用洗浄剤及びそれを用いた半導体装置の製造方法
KR100424182B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 지터 특성을 개선한 지연 고정 루프 회로
KR100424180B1 (ko) 2001-12-21 2004-03-24 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로

Also Published As

Publication number Publication date
KR20050089474A (ko) 2005-09-08
JP4789172B2 (ja) 2011-10-12
US20050195663A1 (en) 2005-09-08
KR100537196B1 (ko) 2005-12-16
JP2005251368A (ja) 2005-09-15
TW200531444A (en) 2005-09-16
US7375565B2 (en) 2008-05-20
US20080211555A1 (en) 2008-09-04
US7733140B2 (en) 2010-06-08

Similar Documents

Publication Publication Date Title
TWI321400B (en) A method for operating a delay locked loop of a semiconductor memory device and delay locked loop in semiconductor memory device
JP4868353B2 (ja) 遅延固定ループ
JP4192273B2 (ja) 半導体記憶素子における遅延同期ループ及びその同期方法
US7449927B2 (en) Delay locked loop circuit
US6593786B2 (en) Register controlled DLL reducing current consumption
US7336559B2 (en) Delay-locked loop, integrated circuit having the same, and method of driving the same
US6385126B2 (en) Clock synchronization circuit and semiconductor device having the same
JP5149076B2 (ja) 遅延固定ループ
US7782105B2 (en) Semiconductor memory device for generating a delay locked clock in early stage
US7443743B2 (en) Method and system for improved efficiency of synchronous mirror delays and delay locked loops
US7710171B2 (en) Delayed locked loop circuit
TW200427228A (en) Digital delay locked loop and control method thereof
TW200406991A (en) Register controlled delay locked loop having acceleration mode
JP2003069424A (ja) リングレジスタ制御型遅延固定ループ及びその制御方法
US20080284473A1 (en) Phase synchronous circuit
US20070216456A1 (en) Delay locked loop and method of locking a clock signal
US8638137B2 (en) Delay locked loop
US20080157838A1 (en) Delay locked loop and method for operating thereof

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees