KR20080001055A - 반도체 메모리의 지연 시간 제어 장치 - Google Patents

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Abstract

본 발명은 기준 클럭 또는 이전 단위 지연부의 출력 신호를 지연 시키는 복수개의 단위 지연부, 및 상기 단위 지연부와 단위 지연부가 연결된 각 노드 마다 연결되며 테스트 모드 신호를 입력 받는 복수개의 선택 지연부를 포함한다.
DLL 회로, 단위 지연, 지연 장치

Description

반도체 메모리의 지연 시간 제어 장치{Apparatus for Controlling Delay Time of Semiconductor Memory}
도 1은 종래의 반도체 메모리의 DLL회로의 블록도,
도 2는 도 1의 지연 수단,
도 3은 본 발명에 따른 반도체 메모리의 DLL회로의 블록도,
도 4는 도 3의 지연 수단과 선택 지연 수단의 블록도,
도 5는 도 4의 선택 지연부의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
200-1~200-n: 단위 지연부 600-1~600-m: 선택 지연부
본 발명은 반도체 메모리에 관한 것으로, 더욱 구체적으로는 반도체 메모리의 지연 시간 제어 장치에 관한 것이다.
일반적으로 메모리 뿐만 아니라 모든 반도체에서 올바른 동작 유무를 판단하고, 동작 특성을 파악하기 위하여 테스트 장비가 사용된다. 이러한 테스트 장비에 따라 클럭 주기가 긴 상태에서 동작을 요구하기도 하고, 때로는 오래된 장비로 인 하여 클럭 주기가 긴 것을 사용해야 할 때도 있다.
일반적인 DLL회로는 도 1에 도시된 바와 같이, 입력 버퍼(10)에서 기준 클럭(clk_ref)을 생성하면 지연 수단(20)에서 상기 기준 클럭(clk_ref)을 지연시킨다. 상기 지연 수단(20)의 출력 신호, 즉 상기 기준 클럭(clk_ref)을 지연 시킨 클럭 지연 신호(clk_dl)의 듀티 비를 보정해 주는 듀티 사이클 보정 수단(30)과 상기 듀티 사이클 보정 수단(30)의 출력 신호를 입력 받아 출력하는 출력 버퍼(50)가 있다. 또한 상기 지연 수단(20)의 단위 지연부(20-1~20-n)를 제어하는 신호(A<1:n>)를 생성하는 지연 제어 수단(40)이 있다. 즉, 상기 지연 제어 수단(40)은 디램 외부에서 주어지는 외부 클럭과 디램 내부에서 생성되는 내부 클럭을 동기화 시키기 위해 상기 지연 수단(20)의 지연 시간을 제어하는 제어 신호(A<1:n>)를 생성하는 역할을 한다.
이러한 역할을 하는 일반적인 DLL회로에서는 지금까지 클럭 주기가 긴 상태의 동작을 하기 위해서 상기 지연 수단(20)의 지연 사간을 늘리기 위해 도 2에 도시된 상기 지연 수단(20)의 단위 지연부(20-1~20-n)의 개수를 늘려 지연 시간을 증가시키거나, 또는 각각의 단위 지연부(20-1~20-n) 지연 시간을 늘려서 사용해 왔다.
하지만, 두가지 모두 면적의 증가 혹은 특성 저하의 요인이 된다. 즉, 단위 지연부의 개수를 늘리면 그만큼의 면적이 증가하고, 단위 지연부의 지연 시간을 늘리면 클럭 주기가 긴 상태에서는 동작하지만 클럭 주기가 짧은 상태에서는 그만큼 내부 동작이 세밀하지 못하다는 단점을 가진다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리의 테스트시 DLL회로의 지연 시간을 길게 또는 짧게 선택할 수 있는 반도체 메모리의 지연 시간 제어 장치를 제공함에 그 목적이 있다.
상기 문제를 해결하기 위한 본 발명에 따른 반도체 메모리의 지연 시간 제어 장치는 기준 클럭 또는 이전 단위 지연부의 출력 신호를 지연 시키는 복수개의 단위 지연부, 및 상기 단위 지연부와 단위 지연부가 연결된 각 노드 마다 연결되며 테스트 모드 신호를 입력 받는 복수개의 선택 지연부를 포함한다.
이하, 본 발명에 따른 반도체 메모리의 지연 시간 제어 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리의 DLL회로의 블록도, 도 4는 도 3의 지연 수단과 선택 지연 수단의 블록도, 도 5는 도 4의 선택 지연부의 회로도이다.
도 3에 도시된 바와 같이, 본 발명은 입력 버퍼(100)에서 기준 클럭(clk_ref)을 생성하면 지연 수단(200)에서 상기 기준 클럭(clk_ref)을 지연시킨다. 상기 지연 수단(200)의 출력 신호, 즉 상기 기준 클럭(clk_ref)을 지연 시킨 클럭 지연 신호(clk_dl)의 듀티 비를 보정해 주는 듀티 사이클 보정 수단(300)과 상기 듀티 사이클 보정 수단(300)의 출력 신호를 입력 받아 출력하는 출력 버퍼(500)가 있다. 또한 상기 지연 수단(200)의 단위 지연부(200-1~200-n)를 제어하는 신호(A<1:n>)를 생성하는 지연 제어 수단(400)이 있다. 즉, 상기 지연 제어 수 단(400)은 디램 외부에서 주어지는 외부 클럭과 디램 내부에서 생성되는 내부 클럭을 동기화 시키기 위해 상기 지연 수단(200)의 지연 시간을 제어하는 제어 신호(A<1:n>)를 생성하는 역할을 한다. 또한 상기 테스트 신호의 레벨에 따라 제어되는 선택 지연 수단(600)이 있으며 상기 선택 지연 수단(600)에는 복수개의 선택 지연부(600-1~600-m)가 포함된다.
이때, 반도체 메모리의 테스트시 설계된 지연 시간보다 더 긴 지연 간의 테스트를 위하여 상기 단위 지연부와 단위 지연부가 연결된 노드마다 상기 선택 지연부(600-1~600-m)가 연결된다.
본 발명은 도 4에 도시된 바와 같이, 기준 클럭(clk_ref) 또는 이전 단위 지연부의 출력 신호를 지연 시키는 복수개의 단위 지연부(200-1~200-n), 및 상기 단위 지연부와 단위 지연부가 연결된 각 노드(B1~Bm) 마다 연결되며 테스트 모드 신호(testmode)를 입력 받는 복수개의 선택 지연부(600-1~600-m)를 포함한다.
단위 지연부(200-1)는 기준 클럭(clk_ref)을 지연 시키는 반면 단위 지연부(200-1)를 제외한 나머지 단위 지연부(200-2~200-n)는 이전 단위 지연부의 출력 신호를 지연 시키는 역할을 한다.
상기 선택 지연부(600-1~600-m)는 구성이 동일하여 선택 지연부(600-1)의 회로만을 도시하였다. 도 5에 도시된 바와 같이, 단위 지연부(200-1)와 단위 지연부(200-2)가 연결된 노드(B1)에 연결되고 게이트단에 상기 테스트 모드 신호(testmode)를 입력 받는 스위칭 소자, 즉 트랜지스터(TR1), 상기 트랜지스터와 연결된 캐패시터(capacitor)를 포함한다.
이러한 구성을 갖는 본 발명의 선택 지연부(600-1~600-m)는 상기 테스트 모드 신호(testmode)가 하이 레벨의 신호로 트랜지스터(TR1)에 입력되면 트랜지스터(TR1)가 턴온되어 단위 지연부와 단위 지연부가 연결된 노드의 신호가 상기 캐패시터(capacitor)에 충전되는 시간, 즉 지연 시간을 갖는다. 예를 들어 하이 신호의 전압 레벨이 4볼트이고 로우 레벨의 신호가 2볼트이면 상기 캐패시터(capacitor)에 하이 신호 또는 로우 신호가 입력되고 상기 캐패시터(capacitor)는 4볼트의 전압 레벨을 갖을 동안 충전된다. 즉, 충전되는 시간동안 지연이 일어나게 된다. 따라서 이러한 캐패시터(capacitor)가 단위 지연부와 단위 지연부가 연결된 노드마다 연결되어 있어 그 만큼의 지연 시간이 더 발생한다.
또한, 상기 테스트 모드 신호(testmode)가 로우 레벨의 신호로 입력 트랜지스터(TR1)에 입력되면 상기 트랜지스터(TR1)가 턴오프되어 단위 지연부와 단위 지연부가 연결된 노드의 신호가 상기 캐패시터(capacitor)의 지연 시간을 갖지 않고 그대로 다음 단위 지연부로 입력된다. 즉, 단위 지연부의 개수만큼의 지연 시간이 발생한다.
따라서, 본 발명에 따른 반도체 메모리의 지연 시간 제어 장치는 테스트 모드 신호(testmode)가 인에이블되었을 때 선택 지연부(600-1~600-m)의 트랜지스터(TR1)가 턴온되어 캐패시터(capacitor)가 활성화된다. 이에 상기 캐패시터(capacitor)의 충전시간 동안 단위 지연부와 단위 지연부가 연결된 노드의 신호를 지연시키게 된다.
한편, 상기 테스트 모드 신호(testmode)가 디스에이블되었을 때는 선택 지연 부(600-1~600-m)의 트랜지스터(TR1)가 턴오프되어 상기 캐패시터(capacitor)가 활성화되지 않으므로 단위 지연부의 지연 시간만이 기준 클럭(clk_ref)을 지연시킨다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 지연 시간 제어 장치는 반도체 메모리의 DLL회로에서 테스트시 지연 시간을 증가시켜 테스트함으로써 반도체 메모리의 동작 영역 확대 효과를 기대할 수 있다.

Claims (4)

  1. 기준 클럭 또는 이전 단위 지연부의 출력 신호를 지연 시키는 복수개의 단위 지연부; 및
    상기 단위 지연부와 단위 지연부가 연결된 각 노드 마다 연결되며 테스트 모드 신호를 입력 받는 복수개의 선택 지연부를 포함하는 반도체 메모리의 지연 시간 제어 장치.
  2. 제 1 항에 있어서,
    상기 선택 지연부는 상기 테스트 모드 신호가 인에이블되면 상기 단위 지연부와 단위 지연부가 연결되는 노드의 신호를 지연시키는 것을 특징으로 하는 반도체 메모리의 지연 시간 제어 장치.
  3. 제 1 항에 있어서,
    상기 선택 지연부는 상기 테스트 모드 신호의 레벨에 따라 제어되는 스위칭 소자, 및
    상기 스위칭 소자에 연결되는 캐패시터를 포함하는 것을 특징으로 하는 반도체 메모리의 지연 시간 제어 장치.
  4. 제 2 항에 있어서,
    상기 스위칭 소자는 트랜지스터인 것을 특징으로 하는 반도체 메모리의 지연 시간 제어 장치.
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* Cited by examiner, † Cited by third party
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KR100815179B1 (ko) * 2006-12-27 2008-03-19 주식회사 하이닉스반도체 변화하는 지연값을 가지는 메모리장치.
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