JPH0514925B2 - - Google Patents
Info
- Publication number
- JPH0514925B2 JPH0514925B2 JP61003797A JP379786A JPH0514925B2 JP H0514925 B2 JPH0514925 B2 JP H0514925B2 JP 61003797 A JP61003797 A JP 61003797A JP 379786 A JP379786 A JP 379786A JP H0514925 B2 JPH0514925 B2 JP H0514925B2
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- bus signal
- mos transistor
- semiconductor element
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 21
- 230000005669 field effect Effects 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、MOSトランジスタ回路に関し、
特にプリチヤージ回路を持つMOSトランジスタ
回路の改良に関するものである。
特にプリチヤージ回路を持つMOSトランジスタ
回路の改良に関するものである。
従来、この種の回路として第２図に示すものが
あつた。
あつた。
図において、１〜８はバス信号線、Ｃ１〜Ｃ８
がバス信号線１〜８の寄生コンデンサ、Ｔ２１〜
Ｔ２８及びＴ１１〜Ｔ１７はｐチヤネルMOSト
ランジスタ、９はクロツク信号線である。
がバス信号線１〜８の寄生コンデンサ、Ｔ２１〜
Ｔ２８及びＴ１１〜Ｔ１７はｐチヤネルMOSト
ランジスタ、９はクロツク信号線である。
次に動作について説明する。
まず、あるプリチヤージ期間＜１＞において、
MOSトランジスタＴ２１〜Ｔ２８によりバス信
号線１〜８がプルアツプされ、寄生コンデンサＣ
１〜Ｃ８が充電される。次に図示しないMOSト
ランジスタ回路本体によるバスを用いたオペレー
シヨンの後、バス信号線１〜８のうち、例えば
３，６，７がプルダウンされて“Ｌ”レベルにな
り、他の信号線１，２，４，５，８が“Ｈ”レベ
ルのままであつたとする。
MOSトランジスタＴ２１〜Ｔ２８によりバス信
号線１〜８がプルアツプされ、寄生コンデンサＣ
１〜Ｃ８が充電される。次に図示しないMOSト
ランジスタ回路本体によるバスを用いたオペレー
シヨンの後、バス信号線１〜８のうち、例えば
３，６，７がプルダウンされて“Ｌ”レベルにな
り、他の信号線１，２，４，５，８が“Ｈ”レベ
ルのままであつたとする。
次のプリチヤージ期間＜２＞では、放電された
寄生コンデンサＣ３，Ｃ６，Ｃ７はそれぞれプル
アツプ用トランジスタＴ２３，Ｔ２６，Ｔ２７を
通る経路のみならず、例えばコンデンサＣ３の場
合、トランジスタＴ２２，Ｔ１２が直列につなが
つた経路や、トランジスタＴ２４，Ｔ１３が直列
につながつた経路、あるいはトランジスタＴ２
１，Ｔ１１，Ｔ１２が直列につながつた経路の各
経路から充電される。この時、バス信号線１〜８
の各々はトランジスタＴ１１〜Ｔ１７によつて相
互につながつており、すべて同電位になる。
寄生コンデンサＣ３，Ｃ６，Ｃ７はそれぞれプル
アツプ用トランジスタＴ２３，Ｔ２６，Ｔ２７を
通る経路のみならず、例えばコンデンサＣ３の場
合、トランジスタＴ２２，Ｔ１２が直列につなが
つた経路や、トランジスタＴ２４，Ｔ１３が直列
につながつた経路、あるいはトランジスタＴ２
１，Ｔ１１，Ｔ１２が直列につながつた経路の各
経路から充電される。この時、バス信号線１〜８
の各々はトランジスタＴ１１〜Ｔ１７によつて相
互につながつており、すべて同電位になる。
従来のMOSトランジスタ回路のプリチヤージ
回路は以上のように、バス信号線のプルアツプ用
トランジスタがpMOSトランジスタＴ２１〜Ｔ２
８で構成されており、バス信号線が電源と同電位
までプルアツプされるため、デイスチヤージに時
間がかかり、また消費電力も大きいという問題点
があつた。
回路は以上のように、バス信号線のプルアツプ用
トランジスタがpMOSトランジスタＴ２１〜Ｔ２
８で構成されており、バス信号線が電源と同電位
までプルアツプされるため、デイスチヤージに時
間がかかり、また消費電力も大きいという問題点
があつた。
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、電荷のデイスチ
ヤージに要する時間が短く、消費電力の少ない
MOSトランジスタ回路を得ることを目的として
いる。
除去するためになされたもので、電荷のデイスチ
ヤージに要する時間が短く、消費電力の少ない
MOSトランジスタ回路を得ることを目的として
いる。
この発明に係るMOSトランジスタ回路は、第
１導電型の複数個の電界効果型半導体素子の第１
の電極を電源に、第２の電極を複数本のバス信号
線に接続し、該第２の電極のうちの少なくとも１
個の電極と他の少なくとも１個の電極との間を第
２導電型の少なくとも１個の電界効果型半導体素
子を介して接続し、上記第１導電型の電界効果型
半導体素子として高しきい値のｎチヤネルMOS
トランジスタを用いるようにしたものである。
１導電型の複数個の電界効果型半導体素子の第１
の電極を電源に、第２の電極を複数本のバス信号
線に接続し、該第２の電極のうちの少なくとも１
個の電極と他の少なくとも１個の電極との間を第
２導電型の少なくとも１個の電界効果型半導体素
子を介して接続し、上記第１導電型の電界効果型
半導体素子として高しきい値のｎチヤネルMOS
トランジスタを用いるようにしたものである。
この発明においては、高しきい値の第１導電型
の電界効果型半導体素子がプルダウンされたバス
信号線をプリチヤージするから、プルアツプすべ
き電圧は電源電位と該MOSトランジスタのしき
い値との差のみとなり、またプリチヤージ時に第
２導電型の電界効果型半導体素子を介してもプル
ダウンされたバス信号線がプリチヤージされるか
ら、電荷のプリチヤージに要する時間は小さい。
の電界効果型半導体素子がプルダウンされたバス
信号線をプリチヤージするから、プルアツプすべ
き電圧は電源電位と該MOSトランジスタのしき
い値との差のみとなり、またプリチヤージ時に第
２導電型の電界効果型半導体素子を介してもプル
ダウンされたバス信号線がプリチヤージされるか
ら、電荷のプリチヤージに要する時間は小さい。
以下、この発明の一実施例を図について説明す
る。第１図は本発明の一実施例によるMOSトラ
ンジスタ回路を示し、図において、１〜８はバス
信号線、Ｃ１〜Ｃ８は寄生コンデンサ、Ｔ１〜Ｔ
８はしきい値電圧Vthの高いｎチヤネルMOSト
ランジスタ（第１導電型の電界効果型半導体素
子）、Ｔ１１〜Ｔ１７はｐチヤネルMOSトランジ
スタ（第２導電型の電界効果型半導体素子）であ
る。
る。第１図は本発明の一実施例によるMOSトラ
ンジスタ回路を示し、図において、１〜８はバス
信号線、Ｃ１〜Ｃ８は寄生コンデンサ、Ｔ１〜Ｔ
８はしきい値電圧Vthの高いｎチヤネルMOSト
ランジスタ（第１導電型の電界効果型半導体素
子）、Ｔ１１〜Ｔ１７はｐチヤネルMOSトランジ
スタ（第２導電型の電界効果型半導体素子）であ
る。
次に動作について説明する。
まず、あるプリチヤージ期間＜１＞において、
MOSトランジスタＴ１〜Ｔ８によりバス信号線
１〜８がプルアツプされ、寄生コンデンサＣ１〜
Ｃ８が充電される。この時、バス信号線１〜８は
電源電圧Vccよりしきい値電圧Vthだけ低い値に
なつている。次にバスを用いたオペレーシヨンの
後、バス信号線１〜８のうち、例えば３，６，７
ガプルダウンされて“Ｌ”レベルになり、他の
１，２，４，５，８が“Ｈ”レベルのままであつ
たとする。
MOSトランジスタＴ１〜Ｔ８によりバス信号線
１〜８がプルアツプされ、寄生コンデンサＣ１〜
Ｃ８が充電される。この時、バス信号線１〜８は
電源電圧Vccよりしきい値電圧Vthだけ低い値に
なつている。次にバスを用いたオペレーシヨンの
後、バス信号線１〜８のうち、例えば３，６，７
ガプルダウンされて“Ｌ”レベルになり、他の
１，２，４，５，８が“Ｈ”レベルのままであつ
たとする。
次のプリチヤージ期間＜２＞では、放電された
寄生コンデンサＣ３，Ｃ６，Ｃ７はそれぞれプル
アツプ用トランジスタＴ３，Ｔ６，Ｔ７を介した
経路のみならず、例えばコンデンサＣ３の場合、
トランジスタＴ２，Ｔ１２が直列につながつた経
路や、トランジスタＴ４，Ｔ１３が直列につなが
つた経路、あるいはトランジスタＴ１，Ｔ１１，
Ｔ１２が直列につながつた経路の各経路から充電
される。この時、プリチヤージによつてバス信号
線の電位が上がるにつれ、ｎチヤネルMOSトラ
ンジスタＴ１〜Ｔ８はOFFに近い状態になるが、
ｐチヤネルMOSトランジスタＴ１１〜Ｔ１７は
ON状態になつており、プリチヤージの必要なバ
ス信号線は、前回にバスを用いたオペレーシヨン
でデイスチヤージされなかつたためプリチヤージ
の不必要なバス信号線からも電荷を供給されるこ
とになり、プリチヤージがより速く行なわれると
ともにバス信号線１〜８は従来のものよりも短時
間のうちに同電位になる。
寄生コンデンサＣ３，Ｃ６，Ｃ７はそれぞれプル
アツプ用トランジスタＴ３，Ｔ６，Ｔ７を介した
経路のみならず、例えばコンデンサＣ３の場合、
トランジスタＴ２，Ｔ１２が直列につながつた経
路や、トランジスタＴ４，Ｔ１３が直列につなが
つた経路、あるいはトランジスタＴ１，Ｔ１１，
Ｔ１２が直列につながつた経路の各経路から充電
される。この時、プリチヤージによつてバス信号
線の電位が上がるにつれ、ｎチヤネルMOSトラ
ンジスタＴ１〜Ｔ８はOFFに近い状態になるが、
ｐチヤネルMOSトランジスタＴ１１〜Ｔ１７は
ON状態になつており、プリチヤージの必要なバ
ス信号線は、前回にバスを用いたオペレーシヨン
でデイスチヤージされなかつたためプリチヤージ
の不必要なバス信号線からも電荷を供給されるこ
とになり、プリチヤージがより速く行なわれると
ともにバス信号線１〜８は従来のものよりも短時
間のうちに同電位になる。
このように、本実施例によれば、バス信号線
は、電源電圧よりｎチヤネルMOSトランジスタ
のVth分だけ低い電位にプリチヤージされている
から、その分デイスチヤージが高速に行なえ消費
電力も少ない。またバス信号線を結ぶｐチヤネル
MOSトランジスタが存在しない場合は、プルダ
ウンされたバス信号線をプリチヤージする際、プ
ルアツプ用ｎチヤネルMOSトランジスタのVth
が大きいとドライブ能力が小さくなり、プリチヤ
ージ時間を長く必要とするが、本実施例では、バ
ス信号線を結ぶｐチヤネルMOSトランジスタを
通して、複数の経路によつてバス信号線のプリチ
ヤージが行なえるので、バス信号線全体のプリチ
ヤージ時間を平均的に短くすることができる。
は、電源電圧よりｎチヤネルMOSトランジスタ
のVth分だけ低い電位にプリチヤージされている
から、その分デイスチヤージが高速に行なえ消費
電力も少ない。またバス信号線を結ぶｐチヤネル
MOSトランジスタが存在しない場合は、プルダ
ウンされたバス信号線をプリチヤージする際、プ
ルアツプ用ｎチヤネルMOSトランジスタのVth
が大きいとドライブ能力が小さくなり、プリチヤ
ージ時間を長く必要とするが、本実施例では、バ
ス信号線を結ぶｐチヤネルMOSトランジスタを
通して、複数の経路によつてバス信号線のプリチ
ヤージが行なえるので、バス信号線全体のプリチ
ヤージ時間を平均的に短くすることができる。
また、上述のような高しきい値電圧のｎチヤネ
ルMOSトランジスタのみを通してバス信号線の
充電を行なうこの種の回路では、プリチヤージ時
間が不十分であつたりｎチヤネルMOSトランジ
スタのしきい値電圧Vthがばらついたりして、プ
リチヤージ時の各バス信号線の電位が一定になら
ない場合があるが、本実施例では、すべてのバス
信号線がｐチヤネルMOSトランジスタで接続さ
れており、各バス信号線の電位レベルを同一にす
ることができる。
ルMOSトランジスタのみを通してバス信号線の
充電を行なうこの種の回路では、プリチヤージ時
間が不十分であつたりｎチヤネルMOSトランジ
スタのしきい値電圧Vthがばらついたりして、プ
リチヤージ時の各バス信号線の電位が一定になら
ない場合があるが、本実施例では、すべてのバス
信号線がｐチヤネルMOSトランジスタで接続さ
れており、各バス信号線の電位レベルを同一にす
ることができる。
以上のように、この発明に係るMOSトランジ
スタ回路によれば、バス信号線をプリチヤージす
るための第１導電型の電界効果型半導体素子とし
て高しきい値のｎチヤネルMOSトランジスタを
用い、かつ該半導体素子の第２の電極のうちの少
なくとも１個の電極と他の少なくとも１個の電極
との間を第２導電型電界効果型半導体素子により
接続するようにしたので、バス信号線の電荷のデ
イスチヤージに要する時間が短く、しかも低消費
電力のものが得られる効果がある。
スタ回路によれば、バス信号線をプリチヤージす
るための第１導電型の電界効果型半導体素子とし
て高しきい値のｎチヤネルMOSトランジスタを
用い、かつ該半導体素子の第２の電極のうちの少
なくとも１個の電極と他の少なくとも１個の電極
との間を第２導電型電界効果型半導体素子により
接続するようにしたので、バス信号線の電荷のデ
イスチヤージに要する時間が短く、しかも低消費
電力のものが得られる効果がある。
第１図は、この発明の一実施例によるMOSト
ランジスタ回路を示す図、第２図は従来のMOS
トランジスタ回路のバスプリチヤージ回路を示す
図である。図において、１〜８はバス信号線、９
はクロツク信号線、Ｔ１〜Ｔ８はVthの高いｎチ
ヤネルMOSトランジスタ（第１導電型の電界効
果型半導体素子）、Ｔ１１〜Ｔ１７はｐチヤネル
MOSトランジスタ、Ｃ１〜Ｃ８は寄生コンデン
サ、Ｔ２１〜Ｔ２８はｐチヤネルMOSトランジ
スタ（第２導電型の電界効果型半導体素子）であ
る。なお図中同一符号は同一又は相当部分を示
す。
ランジスタ回路を示す図、第２図は従来のMOS
トランジスタ回路のバスプリチヤージ回路を示す
図である。図において、１〜８はバス信号線、９
はクロツク信号線、Ｔ１〜Ｔ８はVthの高いｎチ
ヤネルMOSトランジスタ（第１導電型の電界効
果型半導体素子）、Ｔ１１〜Ｔ１７はｐチヤネル
MOSトランジスタ、Ｃ１〜Ｃ８は寄生コンデン
サ、Ｔ２１〜Ｔ２８はｐチヤネルMOSトランジ
スタ（第２導電型の電界効果型半導体素子）であ
る。なお図中同一符号は同一又は相当部分を示
す。
Claims (1)
- 【特許請求の範囲】 １ それぞれ第１，第２の電極及びゲート電極を
有し第１の電極に電源が接続された第１導電型の
複数個の電界効果型半導体素子と、 該複数個の半導体素子の各ゲート電極に接続さ
れた、各半導体素子を駆動するためのクロツク信
号線と、 上記複数個の半導体素子の第２の電極に接続さ
れ、該半導体素子によりプルアツプされる複数本
のバス信号線と、 該複数本のバス信号線のうちの少なくとも１本
のバス信号線を、バスを用いるオペレーシヨンに
よりプルダウンして論理決定動作を行なうMOS
トランジスタ回路本体と、 第１，第２の電極及びゲート電極を有し上記複
数個の電界効果型半導体素子の第２の電極のうち
の少なくとも１個の電極と他の少なくとも１個の
電極との間に接続され各ゲート電極には上記クロ
ツク信号線の反転信号が印加された第２導電型の
少なくとも１個の電界効果型半導体素子とを備え
たことを特徴とするMOSトランジスタ回路。 ２ 上記第１導電型の電界効果型半導体素子は高
しきい値のｎチヤネルMOSトランジスタである
ことを特徴とする特許請求の範囲第１項記載の
MOSトランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003797A JPS62161217A (ja) | 1986-01-10 | 1986-01-10 | Ｍｏｓトランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003797A JPS62161217A (ja) | 1986-01-10 | 1986-01-10 | Ｍｏｓトランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62161217A JPS62161217A (ja) | 1987-07-17 |
| JPH0514925B2 true JPH0514925B2 (ja) | 1993-02-26 |
Family
ID=11567184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61003797A Granted JPS62161217A (ja) | 1986-01-10 | 1986-01-10 | Ｍｏｓトランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62161217A (ja) |
-
1986
- 1986-01-10 JP JP61003797A patent/JPS62161217A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62161217A (ja) | 1987-07-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4090096A (en) | Timing signal generator circuit | |
| JPS5834053B2 (ja) | Ｍｏｓｆｅｔ集積回路における遅延段及びその遅延段を利用するクロック装置 | |
| US4291242A (en) | Driver circuit for use in an output buffer | |
| US4038567A (en) | Memory input signal buffer circuit | |
| JPH097374A (ja) | 半導体メモリ装置のデータ出力バッファ | |
| US5512845A (en) | Bootstrap circuit | |
| US4638182A (en) | High-level CMOS driver circuit | |
| US4894559A (en) | Buffer circuit operable with reduced power consumption | |
| JP2915625B2 (ja) | データ出力回路 | |
| US4063118A (en) | MIS decoder providing non-floating outputs with short access time | |
| US6094072A (en) | Methods and apparatus for bipolar elimination in silicon-on-insulator (SOI) domino circuits | |
| US5369320A (en) | Bootstrapped high-speed output buffer | |
| US4622479A (en) | Bootstrapped driver circuit for high speed applications | |
| US4570085A (en) | Self booting logical AND circuit | |
| US4352996A (en) | IGFET Clock generator circuit employing MOS boatstrap capacitive drive | |
| EP0063357A2 (en) | Drive circuit | |
| JPS6134619A (ja) | Ｍｏｓトランジスタ回路 | |
| US4649300A (en) | Bootstrap buffer | |
| EP0059722B1 (en) | Clocked igfet logic circuit | |
| JPH0763138B2 (ja) | 論理デ−タ伝送バスの予負荷回路 | |
| JPH06296130A (ja) | データ出力回路 | |
| US4599528A (en) | Self booting logical or circuit | |
| JP2690624B2 (ja) | バッファ回路 | |
| US4636657A (en) | High speed CMOS clock generator | |
| JPH0514925B2 (ja) |