DE2446655A1 - Integrierte, programmierbare logikanordnung - Google Patents
Integrierte, programmierbare logikanordnungInfo
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Description
SIEMENS AKTIENGESELLSCHAFT München, den 30.9.1974
Berlin und München Wittelsbacherplatz
YPA 74/7212
Integrierte, programmierbare Logikanordnung
Die Erfindung bezieht sich auf eine integrierte, programmierbare
Logikanordnung nach dem Oberbegriff des Patentanspruches
1.
Solche integrierte, programmierbare Logikanordnungen (programmable
logic arrays, PLA) sind bekannt. Sie bestehen im wesentlichen aus zwei hintereinander geschalteten, programmierbaren Gatterkollektiven, einer UITD- und einer ÖDER-Matrix. Beispielsweise
sind solche Anordnungen in der Veröffentlichung ¥. Carr & J. Mize:
MOS/LSI design and application, McGraw-Hill Book Co., New York, 1972, S. 229 bis 258 beschrieben. Dabei sind diese Logikanordnungen
in einer Einkanal-MOS-Technik aufgebaut und mit den
zugehörigen Ansteuer-, .Rückkopplungs- und Ausgangsschaltungen
ausgestattet.
Ein Nachteil solchertekannten Anordnungen besteht darin» daß
sie aus zweierlei Gründen relativ langsam sind. Zuneinen
lassen sich in Einkanal-Technik keim optimalen Lasttransistoren, I
die eine relativ schnelle Aufladung kapazitiver Lasten gestatten,
realisieren. Zum anderen stellen die Eingänge der Matrix für die Ausgänge der UND-Matrix eine relativ hohe kapazitive Belastung
dar.
Die Aufgabe der Erfindung besteht darin, eine programmierbare Logikanordnung anzugeben, bei der die oben beschriebenen Nachteile
vermieden bzw. vermindert sind.
Diese Aufgabe wird durch eine wie eingangs bereits erwähnte integrierte, programmierbare Logikanordnung gelöst, die durch
die in dem Kennzeichen des Patentanspruches 1 aufgeführten
9/710/4O92
Merkmale gekennzeichnet ist.
Ein wesentlicher Vorteil der Erfindung besteht darin, daß durch
die Anordnung von zwei Anpassungsinvertern in Komplementär-MOS-Iechnik
zwischen jeweils einem Ausgang der TJED-Matrlx und jeweils einem Eingang der ODER-Matrlx erreicht wird, daß der
Inverter der TJED-Matrlx nicht die gesamte Gateleitung der ODER-Matrix
treiben muß, sondern nur die beiden Gates des ersten Anpassungsinverters. Dadurch wird die gesamte Anordnung sehr
schnell. Torteilhafterweise nehmen die beiden Anpassungsinverter
dabei nicht allzu viel Fläche in Anspruch.
Vorteilhafterweise wird durch die Erfindung gewährleistet,
daß die Restspannung der Gatter der ersten Matrix liner gewählt werden kann, als beim Stand der Technik, weil der logische Pegel
duüüi die nachfolgenden, erfindungsgemäßen Inverter weitgehend
regeneriert wird. Die erwähnte, höhere zulässige Restspannung
gestattet niederohraige Lasttransistoren, wobei der entsprechende
Ladevorgang verkürzt wird. Dabei wird unter Restspannung die
Abweichung vom logischen Kennpegel 0, bedingt durch die Spannun§steilung zwischen Last- und Schalttransistoren, verstanden.
Vorteilhafterweise kann bei"der Erfindung eine Inversion der
Information zwischen der TJHD- und der ODER-Matrix herbeigeführt werden. Damit ergibt sich ein weiterer Freiheitsgrad
für die Gestaltung der logischen Verknüpfungen.
Weitere Erläuterungen zur Erfindung ghen aus der Beschreibung
und der Figur hervor.
Die Figur zeigt in sehematischer Darstellung den Aufbau einer
erfindungsgemäßen Logikanordnung.
Der Einfachheit halber ist in der Figur in der TJED-Matrlx 1 nur
ein Eingang E1 dargestellt. Der Schaltransistor H gehört zu
einem ersten Gatter, der Schalttransistor 15 zu einem zweiten Gatter, der Schalttransistor 16 zu einem dritten Gatter. Weitere
SchsLttransistoren dieser Gatter, die mit weiteren nicht darge-VPA
9/710/4092 609 8U/07121
stellten Eingängen verbunden sind, s±fl der Einfachheit halber
ebenfalls nicht dargestellt. Die Gateanschlüsse der Schalttransistoren
sind mit der Steuerleitung 141» die mit dem Eingang E1 in Verbindung steht, verbunden. Einerseits ist jeweils
ein Schalttransistor mit jeweils einer Ausgangsleitung eines Gatters verbunden. Andererseits äsb jeweils ein Schalttransistor
mit einer Basisleitung, an der vorzugsweise Masse liegt, verbunden. Beispielsweise ist der Scht.ttransistor 14 mit der Ausgangsleitung
143 verbunden. Über die Basisleitung 142 liegt der Drainanschluß dieses Transistors an vorzugsweise Masse an.
In entsprechender Weise ist der Schalttransistor 15 mit der Ausgangsleitung 153 und der Basisleitung 142 und der Schalttransistor
16 mit der Ausgangsleitung 163 und der Basisleitung 142 verbunden. In der aus der Figur ersichtlichen Weise sind die
Ausgangsleitungen 143, 153» 163 der Gatter mit jeweils einem Lasttransistor 11, 12, 13 verbunden. Die Gateanschlüsse dieser
Lästtransistoren siid über eine Leitung 111, an der die Gatespannung
Ug anliegt, ansteuerbar. Die Drainanschlüsse dieser Transistoren sind über eine gemeinsame Leitung 112 mit dem
Versorgungsspannungspotential ILyn verbunden.
Erfindungsgemäß ist die UITD-Matrix in einer Komplementär-Kanal-MOS-Technik
aufgebaut. Dies bedeutet, daß die Schalttransistoren und die Lasttransistoren zueinander komplementär sind. Beispielsweise
handelt es sich bei den Schalttransistoren um n*- Kanal-MOS-Transistoren und bei den Lasttransüoren uto p-Kanal-MOS-Transistoren.
Jeweils eine Ausgangsleitung eines Gatters ist erfindungsgemäß
über zwei Inverter mit jeweils einer Steuerleitung derODER-Matrix
2 verbunden. Beispielsweise ist die Ausgangsleitung des ersten Gatters der UND-Matrix 1 über die Anpassungsinverter
31 und 41 mit der Steuerleitung 231 der ODER-Matrix 2 verbunden.
In entsprechender Weise ist die Ausgangsleitung 153 des zweiten Gatters der UHD-Matrix 1 über die Anpassungsinverter
und 42 mit der Steuerleitung 241 der ODER-Matrix 2 und die Ausgangsleitung 163 des dritten Gatters der UED-Matrix 1 über die
Anpassungsinverter 33 und 43 mit der Steuerleitung 251 der
ODER-Matrix 2 verbunden. Erfindungsgemaß handelt es sich bei den
VPA 9/710/4092 60 9814/0712
Anpassungsinverter 315 33 und 41 "bis 43 uta Inverter, die in
Komplementär-Kanal-MOS-Technik aufgebaut sind.
Im folgenden wird kurz der Anpa s s ung s invert er 32, der ebenso
wie die anderen Inverter aufgebaut ist, beschrieben. Beispielsweise handelt es sich bei dem Transistor 331 um einen p-Kanal-
und bei dem Transistor 332 um einen n-Kanal-Transistor.
Die Drainanschlüsse beider Transistoren sind miteinander verbunden
und stellen den Ausgang des Inverters 31 dar. Der Eingang des Inverters 31 ist mit beiden Gateanschlüssen der
Transistoren 331 und 332 verbunden. Vorzugsweise ist der Sourceanschluß des Transistors 332 mit Massepotential und der Sourceanschluß
des Transistors 331 mit dem Versorgungsspannungspotential U^ verbunden.
In der ODER-Matrix 2 besteht beispielsweise ein erstes Gatter
aus den Schalttransisfcoren 26, 27 und 28, und ein zweites Gatter
aus den Schalttransistoren 23, 24 und 25. Jeweils ein Gateanschluß
eines Schalttransistors eines Gatters ist mit jeweils einer Steuerleitung 231 bzw. 241 bzw. 251 verbunden. Einerseits
ist jeweils ein Sehalttransistor 26 bis 28 bzw. 23 bis 25 mit
einer Ausgangsleitung 261 bzw. 232 eines Gatters verbunden.
Andererseits ist jeweils ein Schalttransistor 26 bis 28 mit einer Basisleitung 233 verbunden. Die Aüsgangsleitung 261 ist mit dem
Ausgang A^, die Ausgangsleitung 231 mit dem Ausgang Ap" verbunden.
Mit jeweils einer Ausgangsleitung eines Gatters ist jeweils ein Lasttransistor verbunden. Beispielsweise ist der
Drainanschluß des Lastiransistors 22 mit der Ausgangsleitung verbunden. Der Sourceanschluß des Lasttransistors 22 ist mit
dem Yersorgungsspannungspotential U^ verbunden. Der Gateanschluß
des Lasttransistors 22 ist mit dem Gatespannungspotential Ug verbunden. In entsprechender Weise ist der Lasttransistor
21 mit der Auswahlleitung 232 und mit dem Gatespannungspotential U„ verbunden.
Erfindungsgemaß ist die ODER-Matrix 2, ebenso wie die UND-Matrix
1, in einer Komplementär-Kanal-MOS-Technik aufgebaut.
Vorzugsweise handelt es sich bei den Schalttransistoren 23 bis und 26 bis 28 um n-Kanal-Transistoren und bei den Lasttransistoren
6098U/0712 VPA 9/710/4092
21 und 22 um p-Kanal-Transistoren.
Durch die erfindungsgemäße Schaltung der Lasttransistoren ist
es möglich, diese im Triodengebiet, wo nur eine Spannungsversorgung
ILy0 verwendet wird, zu betreiben. Dies bedeutet,
daß Ur vo.rzugswa.se mit Massepotential verbunden wird. Dadurch
erfolgt eine rasche Aufladung der Ausgangskapazitäten der Ausgangsleitungen. Diese Schaltung des Lasttransistors im Triodengebiet
hat nämlich eine optimale Schätkennlinie in Bezug auf
das Aufladen der Ausgangsleitungskapazität und in Bezug auf kleine Restspannungen an der Gatterausgangsleitung zur Polge.
Die beiden Anpassungsinverter, die erfindungsgemäß in einer Komplementär-Kanal-MOS-Ieehnik aufgebaut sind, bewirken, daß
die Ausgänge der ersten Matrix nicht die Gateleitungen der zweiten Matrix direkt treiben müssen, sondern nur die beiden
Gateanschlüsse des ersten Anpassungsiiiverters, die mit dem Eingang
des ersten Anpassungsinverters verbunden sind. Dadurch wird die ganze Anordnung schneller. Durch die steile Übertragungskennlinie
der Anpassungsinverter wird gewährleistet, daß die Restspannung an den Gateausgängen der UND-Matrix
bei einem logischen Signal O unterdrückt wird. Es ist daher
möglich, die erwähnte Restspannung größer als bei Anordnungen
des Standes der Technik zu belassen, wobei die Lasttransistoren der UHD-Gatter niederohmiger gewählt und somit schnellere
Ladevorgänge herbeigeführt werden können.
Gemäß einer Weiterbildung der Erfindung wird einer der beiden
hintereinander geschalteten Anpassungsinverter weggelassen. Dann ist der Ausgang des ersten Anpassungsinverters direkt
mit dem Eingang der ODER-Matrix verbunden. Auf diese Art und Weise ist es möglich, wahlweise eine Inversion herzustellen
und damit einen weiteren Preiheitsgrad für die Gestaltung der
logischen Verknüpfungen zu erhalten.
Vorzugsweise ist die erfindungsgemäße Logikanordnung in einer
MIS-Technik auf einem isolierenden Substrat aufgebaut.
3 Patentansprüche
1 Figur
6098U/07 12 VPA 9/710/4092
Claims (3)
- Pate ntansprüch eIntegrierte, programmierbare Logikanordnung, bei der eine MD-Matrix und eine ODER-Matrix mit einzelnen Gattern vorgesehen sind, bei der in der MD-Matrix jeweils ein Eingang Ε., mit einer Steuerleitung verbunden ist, bei der für jedes Gatter sowohl in der MD-Matrix als auch in der ODER-Matrix eine Auswahlleitung und eine Basisleitung vorgesehen sind, wobei die Auswahlleitung mit dem' Versorgungsspannungs~ potential verbindbar ist, bei der in der TJED-Ma tr ix jeweils an den Überkreuzungspunkten zwischen jeweils einer Steuerleitung und jeweils einer Auswahlleitung programmierbar entweder ein Sohalttrnnsistor oder Icein Schalttransistor vorhanden ist, wobei ein an einem Überkreuzungspunkt vorhandener Schalttransistor mit seinem Gateanschluß mit einer zugehörigen Steuerleitung verbunden ist und wobei der Schalttransistor einerseits mit einer zugehörigen Auswahlleitung und andererseits mit einer Basi3leitung eines Gatters verbunden ist, wobei die Basisleitung mit einem weiteren Potential verbindbar ist, und wobei die Differenz aus dem Versorgungsspannungspοtontial und dem weiteren Potential der Yersorgungsspannung UDD entspricht und bei der in der ODER-Matrix in entsprechender Weise an jeweils einem Überkreuzungspunkt zwischen jeweils einer Steuerleitung und einer Auswalilleitung programmiert ein Schalttransistor oder kein Schalttransistor vorgesehen ist, wobei ein vorgesehener Schalttraaisistor mit seinem Gateanschluf jeweils mit der zugehörigen Steuerleitung verbunden ist, und wobei dieser ScbäLttransistor einerseits mit der Auswahlleitung eines Gatters, die tujLt dem Versorgungsspannungspotential verbindbar ist und andererseits mit einer Basisleitung des Gatters, die mit dem weiteren Potential verbindbar ist, verbunden ist, dadurch gekennzeichnet , daß sowohl die MD-Matrix (1)als auch die ODER-Matrix (2) in einer Komplementär-Kanal-MOS-Iechnik aufgebaut sind, wobei in der MD-Matrix und in der ODER-Matrix die Sehalttr ausistoren und die Lasttransistoren zueinander komplementär sind und wobei die Gateanschlüsse der Lasttransistoren in der MD-Matrix und in der ODER-Matrix über eine eigene Gateleitune steuerbar sind, und daß zwischen VPA 9/710/4092 6098U/0712jeweils einem Ausgang der TOD-Ma trix (1) und jeweils einem Eingang der ODER-Matrix (2) jeweils zwei in Komplementär-Kanal-Technik aufgebaute Anpassungsinverter (31, 41) vorgesehen sinü, wobei jeweils der Ausgang des einen Inverters (51) mit dem Eingang des anderen Inverters (41) verbunden ist.
- 2. Logikanordnung nach Anspruch 1, dadurch g e k e η η zeichnet , daß ein Anpassungsinverter aus zwei zueinander komplementären Transistoren (331 und 332) besteht, wobei die Drainanschlüsse dieser Transistoren miteinander und mit dem Ausgang des Anpassungsinverters verbunden sind, wobei die Gateanschlüsse der beiden Transistoren (331 und 332) mit dem Eingang des Inverters verbunden sind und wobei ein Sourceans'chlußeines Transistors (332) mit einem Potential und der andere Sourceanschluß des Transistors (331) mit dem VersorgungsSpannungspotential verbunden ist.
- 3. Logikanordnung nach Anspruch 2 oder 3, dadurch g e k e η η zeichnet , daß ein Anpassungsinverter weggelassen bzw. überbrückt ist.S098U/0712VPA 9/710/4092Leerseite
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