JPS5925261A - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
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- JPS5925261A JPS5925261A JP57133718A JP13371882A JPS5925261A JP S5925261 A JPS5925261 A JP S5925261A JP 57133718 A JP57133718 A JP 57133718A JP 13371882 A JP13371882 A JP 13371882A JP S5925261 A JPS5925261 A JP S5925261A
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- circuit
- circuit device
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- 229920006395 saturated elastomer Polymers 0.000 abstract description 6
- 230000007423 decrease Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- 230000006378 damage Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000003542 behavioural effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＯＩＪ ＯＳ （柑袖型金Ｊｉｒｉ正ＩＡ
・ｔ′吻下半導体集積回路装置に関する。
・ｔ′吻下半導体集積回路装置に関する。
ＯｊＡ ＯＳ半導体年債回路装置においてｔ」１、公知
のようにその外部信号端子に接続訟１１ｆＣ，神りのｐ
ｎ接合を含んでおり、こノｔらが寄生ザイリスタ素子ｒ
構ｒＪ兄している。したがって、例えｔ」二上！！１．
；外部イＷ号ｍ圧端子の層圧と、電源重圧ｖＩＮ）Ｊ：
り人きくなって上記ｐｎ接合が順バイアスさＪするよう
になると、寄生ザイリスタ現象によりラッチアップが生
じて回路素子ケ破壊させてしまう。
のようにその外部信号端子に接続訟１１ｆＣ，神りのｐ
ｎ接合を含んでおり、こノｔらが寄生ザイリスタ素子ｒ
構ｒＪ兄している。したがって、例えｔ」二上！！１．
；外部イＷ号ｍ圧端子の層圧と、電源重圧ｖＩＮ）Ｊ：
り人きくなって上記ｐｎ接合が順バイアスさＪするよう
になると、寄生ザイリスタ現象によりラッチアップが生
じて回路素子ケ破壊させてしまう。
この尖り」の目的は、極めて簡単なｆｌ’＋ Ｊ戊にエ
リ、ランチアップが生じても回路素子ケ破Ｊ躾にキらし
めることがないＣＭ ＯＳ集積回路装置ｆｔ、紮１Ｊ、
）供することにある。
リ、ランチアップが生じても回路素子ケ破Ｊ躾にキらし
めることがないＣＭ ＯＳ集積回路装置ｆｔ、紮１Ｊ、
）供することにある。
この発りＪの他のけ的は、以下の説明及び図面から明ら
かになるでるろう。
かになるでるろう。
以下、この発明ケ実施例とともに１羊細に説明・Ｔる。
第１図には、この発明の一実施１３１のブロンク図が示
はれている。
はれている。
この夷ｈｆＦｉ例において、７壱蝉で囲すノ１、た部分
工ＣＱ」１、公知の半導体製造方法により１個の半導体
基板上Ｖｔ−オイテ形成孕１１．、端子Ｖ 、ＧＮ
Ｉ）にｒｌｒ、 １ＪｉｉｉＤＩ） 装置ｉ’、ｉ Ｐ ＯＷから屯源倶給さ２１−ることに
工って、ブランクボックスで示芒才したＯ Ｍ ＯＳ回
路が動作妊ぜらｙする。上記０Ｍ０Ｉ３回路は、外’ｆ
ｊＩＸＶ：ＦＪ−Ｉ ／ Ｏ業介し−Ｃ図示しない外部
回路網との悄づ度受？（行なうものである。
工ＣＱ」１、公知の半導体製造方法により１個の半導体
基板上Ｖｔ−オイテ形成孕１１．、端子Ｖ 、ＧＮ
Ｉ）にｒｌｒ、 １ＪｉｉｉＤＩ） 装置ｉ’、ｉ Ｐ ＯＷから屯源倶給さ２１−ることに
工って、ブランクボックスで示芒才したＯ Ｍ ＯＳ回
路が動作妊ぜらｙする。上記０Ｍ０Ｉ３回路は、外’ｆ
ｊＩＸＶ：ＦＪ−Ｉ ／ Ｏ業介し−Ｃ図示しない外部
回路網との悄づ度受？（行なうものである。
この実施例でケよ、上記ＯＭ ＯＥ！ ｌ’！Ｔｏ’３
ＶＣおけるランデアップによる０ＭＯ８回路素子の破
壊ケ防止するために、外部１を弁１１圧供給端子ＶＤ、
Ｊと土ｉじ０ＭＯ８回路の内部↑ＩＬ源屯圧電圧ンとの
間に、ｌｒケにｆｌｉ！Ｉ限されないが、上記電圧ｖＤ
］Ｊが正の重用の：ｌ、ｌ、ｉ合ンこは、エンハンスメ
ントハリＩ４チャンネルＭＯ８Ｆ１’２ Ｔ Ｑ、 、
が設けら＋４、そのゲートに（”ＩＩＤ ”ｒｈ）か
ら（ｖＴＨ）の１ＩＪ）の蝕の電圧Ｖ。が印加芒れる。
ＶＣおけるランデアップによる０ＭＯ８回路素子の破
壊ケ防止するために、外部１を弁１１圧供給端子ＶＤ、
Ｊと土ｉじ０ＭＯ８回路の内部↑ＩＬ源屯圧電圧ンとの
間に、ｌｒケにｆｌｉ！Ｉ限されないが、上記電圧ｖＤ
］Ｊが正の重用の：ｌ、ｌ、ｉ合ンこは、エンハンスメ
ントハリＩ４チャンネルＭＯ８Ｆ１’２ Ｔ Ｑ、 、
が設けら＋４、そのゲートに（”ＩＩＤ ”ｒｈ）か
ら（ｖＴＨ）の１ＩＪ）の蝕の電圧Ｖ。が印加芒れる。
Ｍ Ｏ１２Ｆ ＪコＴＱ、、の基板゛α位（バックバイ
ア：Ｘ。少は、ＶＤＤに維持づれる。
ア：Ｘ。少は、ＶＤＤに維持づれる。
第２図にｔよ、この発明の他の一夾施１５’ｌｊのブ【
コック図が示されている。
コック図が示されている。
この実施例では、（１ニ２図の２．ＩＴ実施例」、・い
”Ｃ１上記１ｖｌ ＯＳ Ｆ Ｅ Ｔ Ｑ、 ｌ に替
えディブレソゾヨンハＩＪｎチーヤンネルＭＯ８Ｆ几Ｔ
Ｑ、２が用いら７’している。
”Ｃ１上記１ｖｌ ＯＳ Ｆ Ｅ Ｔ Ｑ、 ｌ に替
えディブレソゾヨンハＩＪｎチーヤンネルＭＯ８Ｆ几Ｔ
Ｑ、２が用いら７’している。
こ〕ＬらのＪＡ ＯＳ Ｆ’Ｅ’Ｔ Ｑ、ｌ 、 Ｑ
２ ｉ’ＬＩ１、Ｕ ＩＪ Ｏｕ回路においてランチア
ップが生じで、−ｔの’ｒｌＪ’、υ＋；ｔ ｔｌｙ。
２ ｉ’ＬＩ１、Ｕ ＩＪ Ｏｕ回路においてランチア
ップが生じで、−ｔの’ｒｌＪ’、υ＋；ｔ ｔｌｙ。
川が小はくなると、飽和領域で動作しで、λｒ冒３図に
示すように、そのドレイン飽オＩＪ ？ＩＴ訓＋、Ｉ
１１８８ｂこまって、’ｒ［ｉ ６１ｉ；クランプ動作
７行なう。
示すように、そのドレイン飽オＩＪ ？ＩＴ訓＋、Ｉ
１１８８ｂこまって、’ｒ［ｉ ６１ｉ；クランプ動作
７行なう。
丁なわち、０Ｍ０８回路においで、ランチアップが生じ
ない場合には、ｗＬ源１ｆｌｌｌからＪｉ！、 ｆこイ
ンピータンスカ大キイノで、上記＋ｉ４０８ Ｆ、 ］
Ｉ： Ｔ Ｑ （、Ｑ２のドレイン、ソース間り、圧Ｖ
。ＦＩＱ」１、ｅ：ＬイＡ′ヂとなっており、Ｃ１％ら
ｔりＭ ＯＳ Ｆ ＥＡＴ Ｑ＋ 、 Ｑ２ ＆Ｊ、
非飽牙１ｌｌｌｉ域で動作している。
ない場合には、ｗＬ源１ｆｌｌｌからＪｉ！、 ｆこイ
ンピータンスカ大キイノで、上記＋ｉ４０８ Ｆ、 ］
Ｉ： Ｔ Ｑ （、Ｑ２のドレイン、ソース間り、圧Ｖ
。ＦＩＱ」１、ｅ：ＬイＡ′ヂとなっており、Ｃ１％ら
ｔりＭ ＯＳ Ｆ ＥＡＴ Ｑ＋ 、 Ｑ２ ＆Ｊ、
非飽牙１ｌｌｌｉ域で動作している。
十１七ＯＭ ＯＳ回路ＶＣてランチアップがイ１用ユる
と１ｉｊ己ＭＯＥＩＦＥＴＱ＋ 、Ｑ、ｚのソース＋
ｔｔ位（０Ｍ０８回路側のｌ［Ｌ伽甫、圧）が低下して
、これらのＭＯ＋ＪＦＪ！ｆＴＱ＋ ＋Ｑｚ のドレ
イン、ソース間Ｉｌ″ＬＨ：。
と１ｉｊ己ＭＯＥＩＦＥＴＱ＋ 、Ｑ、ｚのソース＋
ｔｔ位（０Ｍ０８回路側のｌ［Ｌ伽甫、圧）が低下して
、これらのＭＯ＋ＪＦＪ！ｆＴＱ＋ ＋Ｑｚ のドレ
イン、ソース間Ｉｌ″ＬＨ：。
ＶＤ□ケ大きくσせる。この結果、法式（１）に示−３
，１ニうな公知の飽和動作条件式’ａ： ′ｆｉ−ｒよ
うになる。
，１ニうな公知の飽和動作条件式’ａ： ′ｆｉ−ｒよ
うになる。
”ｏｎ ”ｔｈ＜ｖＤｌｌ＋ ・・
・・・・（＋１ここで、ｖｏＢは、ゲート、ソース間’
ＩＩＬ圧であり、Ｖ ｔ ｈ附１、しきい１１白Ｔ往圧
である。
・・・・（＋１ここで、ｖｏＢは、ゲート、ソース間’
ＩＩＬ圧であり、Ｖ ｔ ｈ附１、しきい１１白Ｔ往圧
である。
−Ｉ： ’ＡＱ トｖ イン飽和Ｙば、？ｊＵ ：ｒ、
１１８ 、に」ニリＯ’ＭＯ８回路の総＠ ｒｒｔ
１ｌｌｒ、が１１川限さｉＬるため、Ｃ（７Ｊ ＩＩＵ
（Ａｔゴ直７． ＱＭ ＯＳ回ＹＳ累子における破壊
１１’＋、 ｉｆｆ以下に設定することにエリ、その永
久破壊ゲ確実に防止することがてきる。
１１８ 、に」ニリＯ’ＭＯ８回路の総＠ ｒｒｔ
１ｌｌｒ、が１１川限さｉＬるため、Ｃ（７Ｊ ＩＩＵ
（Ａｔゴ直７． ＱＭ ＯＳ回ＹＳ累子における破壊
１１’＋、 ｉｆｆ以下に設定することにエリ、その永
久破壊ゲ確実に防止することがてきる。
上記ドレイン飽和Ｙｉ；Ｔ、流、ＩＤ、Ｓは、第３図の
工。８−ｖＤＳ行性図において、そのゲート？ｔｔ Ｉ
ＪＥ忙変えることにエリ、同図点線で示す工うにドレイ
ン飽和ＩＩ（Ｉｄｒ、Ｉ Ｄ Ｂ ｇ ｋ変えることが
できる。
工。８−ｖＤＳ行性図において、そのゲート？ｔｔ Ｉ
ＪＥ忙変えることにエリ、同図点線で示す工うにドレイ
ン飽和ＩＩ（Ｉｄｒ、Ｉ Ｄ Ｂ ｇ ｋ変えることが
できる。
Ｌ ｆｃ ７）’ っテ、そのゲート＊ｔ ＬＬ＋４、
Ｍ ＯＳ Ｆ １０ ＴＱ＋ （’１．２ ）ｋラ
ンチアンプ時に飽オｕ ｉ＋ｉ城で動作させることがで
きること、（３Ｍ００ｖ路の止′ｈ；【動作ｎｔ ７＋
Ｉｉ： ｆｉ１’＋電？１°１ｆ保できること、及びそ
のサイズ（Ｗ／」Ｊ）との１５５１係において、最刷の
条件牙満丁ように眞ノｌ１−ＪノＬ４）ものである。
Ｍ ＯＳ Ｆ １０ ＴＱ＋ （’１．２ ）ｋラ
ンチアンプ時に飽オｕ ｉ＋ｉ城で動作させることがで
きること、（３Ｍ００ｖ路の止′ｈ；【動作ｎｔ ７＋
Ｉｉ： ｆｉ１’＋電？１°１ｆ保できること、及びそ
のサイズ（Ｗ／」Ｊ）との１５５１係において、最刷の
条件牙満丁ように眞ノｌ１−ＪノＬ４）ものである。
第４図にり」１、他の一実施例のブロック図が示芒を土
ている。
ている。
この実施例では、第２図の実Ｍ■すのＭ ＯＳ Ｆ Ｅ
ＴＱｌのゲートが、そのソース側に接続さｔ＋、−こ
いる。
ＴＱｌのゲートが、そのソース側に接続さｔ＋、−こ
いる。
この実施例では、第５図に示すように、（ｊＭ０゛Ｓ回
路が正常動作中においては、Ｍ ＯＳ Ｌ＋’ Ｉｌｊ
’ｒＱ！のゲート電圧が外部供給電圧ｖＤＤと１（、
′１＜ガっている。したがって、ＩＰ＃性１．の下での
非ｌ・１！！、Ｔ１１領域で動作している。ナし−（，
０ＭＯ８回路に−Ｃラッチアップが生じると、ＯＭＯＥ
１回路のｎ’Ｌ ？Ｊｌｌ ７１１圧ｙ：ｒＺ 低下Ｌ
テ、ＭＯ８ＦＦ！ＴＱ、、（７）チーｔ−ＴＦＴ、Ｉ
Ｆも低下する。したがって、％性ｔ２の下での飽４１１
領域で動作することになる。このため、そのドレイン飽
和流■Ｄ１１は、ｑ−、ｙ性を凰のＡ点から１１１性を
宜の１３点に（υ！）換わり、電流クランブりｉｂ作葡
行なうものとなる。
路が正常動作中においては、Ｍ ＯＳ Ｌ＋’ Ｉｌｊ
’ｒＱ！のゲート電圧が外部供給電圧ｖＤＤと１（、
′１＜ガっている。したがって、ＩＰ＃性１．の下での
非ｌ・１！！、Ｔ１１領域で動作している。ナし−（，
０ＭＯ８回路に−Ｃラッチアップが生じると、ＯＭＯＥ
１回路のｎ’Ｌ ？Ｊｌｌ ７１１圧ｙ：ｒＺ 低下Ｌ
テ、ＭＯ８ＦＦ！ＴＱ、、（７）チーｔ−ＴＦＴ、Ｉ
Ｆも低下する。したがって、％性ｔ２の下での飽４１１
領域で動作することになる。このため、そのドレイン飽
和流■Ｄ１１は、ｑ−、ｙ性を凰のＡ点から１１１性を
宜の１３点に（υ！）換わり、電流クランブりｉｂ作葡
行なうものとなる。
この実施例では、０ＭＯ８回路の正常！１ｊＩＩ作状！
ｌ１３での屯ｂｌｕ供給Ｉｊμカケ大きくして、ラッチ
ｆツブ時で（７） ｔｒｉ、 ｂ’Ｌ ｔｉｉｌｌ限＋
１ｉｋ小ａ＜Ｔるｃとかで＠、２＋のＴ、より確実な０
ＭＯ８回路素子の破壊防１１−ヶ行なうことができる。
ｌ１３での屯ｂｌｕ供給Ｉｊμカケ大きくして、ラッチ
ｆツブ時で（７） ｔｒｉ、 ｂ’Ｌ ｔｉｉｌｌ限＋
１ｉｋ小ａ＜Ｔるｃとかで＠、２＋のＴ、より確実な０
ＭＯ８回路素子の破壊防１１−ヶ行なうことができる。
プだ、このようにラッチアップが生じた萌に、そのｉｔ
＃Ｉｌ： ｋ低減はせる作用により、ランチアンプ７
、ｃ Ｊ、Ｈじに＜＜ツせる役割も果−［ことができる
。
＃Ｉｌ： ｋ低減はせる作用により、ランチアンプ７
、ｃ Ｊ、Ｈじに＜＜ツせる役割も果−［ことができる
。
なお、この実施例のＯＭ ＯＳ集’Ｊ’Ｊｉ回路装置ｉ
ｊＣではラッチアップが生じても、素子破壊に至らしめ
ることがないから、１度屯源′師圧ｒ遮Ｎ：Ｉ’ｒ （
、て、１１１投入３〔行なえば、０Ｍ０２１回路は再び
正常！ｌｉＪ＋作ケ行なうものとなる。
ｊＣではラッチアップが生じても、素子破壊に至らしめ
ることがないから、１度屯源′師圧ｒ遮Ｎ：Ｉ’ｒ （
、て、１１１投入３〔行なえば、０Ｍ０２１回路は再び
正常！ｌｉＪ＋作ケ行なうものとなる。
この発明に１、前記実施例に限定づれない。
ＭＯ８ＦＪｎＴＱ１ 、Ｑ、２のｚ、’Ｆ ＴＬｕ型
は、１１工１源１’ｌＬ圧ｖＤＤの極性に応じて選べば
よい。
は、１１工１源１’ｌＬ圧ｖＤＤの極性に応じて選べば
よい。
マタ、エンハンスメント型Ｍ ＯＳ Ｆ Ｊｉｉ Ｔ
７．（用いる琴う合において、ラッチアンプ発生耐検出
し−Ｃ１そのゲートバイアスηＩ圧？切り換えて、実ｐ
ｔ的に第５図のような電流ｌ持性ケ持たせるものとして
もよい。
７．（用いる琴う合において、ラッチアンプ発生耐検出
し−Ｃ１そのゲートバイアスηＩ圧？切り換えて、実ｐ
ｔ的に第５図のような電流ｌ持性ケ持たせるものとして
もよい。
この発明は、ＯＭ （’） Ｓ回路ｒ會む半導体集λｌ
（回路装置に広く利用できる。
（回路装置に広く利用できる。
第１図、第２図３よ、七ｔＬぞれこの発明の一実施例荀
示すブロック図、 ２１Ｎ３図は、その動作に説明するため）ｌｌ’＆＋
４．：ｌ： Ｌ：’、１、第４図（よ、この発明の他の
−５１ぴ１１例ケ示−１−フロック図、 ２ｔ１．５図は、その動作ケ説明するための６’！ｊ性
ヒ１である。 代理人 弁理士 薄 １）利 辛 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 ｒ−−−−一一−−−ロ 第 ５ 図
示すブロック図、 ２１Ｎ３図は、その動作に説明するため）ｌｌ’＆＋
４．：ｌ： Ｌ：’、１、第４図（よ、この発明の他の
−５１ぴ１１例ケ示−１−フロック図、 ２ｔ１．５図は、その動作ケ説明するための６’！ｊ性
ヒ１である。 代理人 弁理士 薄 １）利 辛 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 ｒ−−−−一一−−−ロ 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、 ７１源屯圧供給端子と内部電子回路との間ｉ？：
ｇけら１１、そのゲートに内部１１を子回路のラッチ
アンプ状態の下で飽和領域で動作する所定の回圧が目ｊ
加さノまたＭ ＯＳ Ｆ Ｅ Ｔ ｋ具備すること？ｒ
特りｌとする０Ｍ０ＦＪ集積回路装置。 ２、上記ＭＯ８ＦＫＴｌｄ：、エンハンスメント抛ＭＯ
日ＦＥＴであり、そのグー）・Ｋは１占１定バイＩス屯
圧が印加さｉするものでるることケｌ苛徴とする！ｆＩ
Ｗ［請求の範囲第１項記載のＣＭＯ８集積回路装ぺ。 ３、上記ＭＯＥＩＦＢＴは、ディプレッション梨Ｌ（Ｏ
８ＦＦｉＴであり、そのゲートには固定バイアスｒ＋１
圧が印加されるものであること’ｔ ／Ｉｔ徴とする一
行訂請求の範囲第１項記載のＣＭＯ８集債回路装ｆｔ９
４、 土ｅ己ｈ＜ ｏ日ＦＫＴは、ディ７”レンショ
ン型ふら０８ＦＥＴであり、そのゲートはソースに髪ヒ
６′ｉするものであることｒ特徴とする特＃’Ｆ Ｍ求
のれ西２１１１項記載のＣＭＯ８集梢回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133718A JPS5925261A (ja) | 1982-08-02 | 1982-08-02 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133718A JPS5925261A (ja) | 1982-08-02 | 1982-08-02 | Ｃｍｏｓ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5925261A true JPS5925261A (ja) | 1984-02-09 |
| JPH0241176B2 JPH0241176B2 (ja) | 1990-09-14 |
Family
ID=15111276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133718A Granted JPS5925261A (ja) | 1982-08-02 | 1982-08-02 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167952A (ja) * | 1984-09-11 | 1986-04-08 | Nec Corp | Ｃｍｏｓ半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157558A (en) * | 1981-03-23 | 1982-09-29 | Fujitsu Ltd | Complementary mis integrated circuit device |
-
1982
- 1982-08-02 JP JP57133718A patent/JPS5925261A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157558A (en) * | 1981-03-23 | 1982-09-29 | Fujitsu Ltd | Complementary mis integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167952A (ja) * | 1984-09-11 | 1986-04-08 | Nec Corp | Ｃｍｏｓ半導体装置 |
| JPH0369183B2 (ja) * | 1984-09-11 | 1991-10-31 | Nippon Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241176B2 (ja) | 1990-09-14 |
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