JPH0241176B2 - - Google Patents
Info
- Publication number
- JPH0241176B2 JPH0241176B2 JP57133718A JP13371882A JPH0241176B2 JP H0241176 B2 JPH0241176 B2 JP H0241176B2 JP 57133718 A JP57133718 A JP 57133718A JP 13371882 A JP13371882 A JP 13371882A JP H0241176 B2 JPH0241176 B2 JP H0241176B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- mosfet
- circuit device
- cmos integrated
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 10
- 239000008186 active pharmaceutical agent Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、CMOS（相補型金属絶縁物半導
体）集積回路装置に関する。
体）集積回路装置に関する。
CMOS半導体集積回路装置においては、公知
のようにその外部信号端子に接続された種々の
pn接合を含んでおり、これらが寄生サイリスタ
素子を構成している。したがつて、例えば上記外
部信号電圧端子の電圧と、電源電圧VDDより大き
くなつて上記pn接合が順バイアスされるように
なると、寄生サイリスタ現象によりラツチアツプ
が生じて回路素子を破壊させてしまう。
のようにその外部信号端子に接続された種々の
pn接合を含んでおり、これらが寄生サイリスタ
素子を構成している。したがつて、例えば上記外
部信号電圧端子の電圧と、電源電圧VDDより大き
くなつて上記pn接合が順バイアスされるように
なると、寄生サイリスタ現象によりラツチアツプ
が生じて回路素子を破壊させてしまう。
この発明の目的は、極めて簡単な構成により、
ラツチアツプが生じても回路素子を破壊に至らし
めることがないCMOS集積回路装置を提供する
ことにある。
ラツチアツプが生じても回路素子を破壊に至らし
めることがないCMOS集積回路装置を提供する
ことにある。
この発明の他の目的は、以下の説明及び図面か
ら明らかになるであろう。
ら明らかになるであろう。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第１図には、この発明の一実施例のブロツク図
が示されている。
が示されている。
この実施例において、点線で囲まれた部分IC
は、公知の半導体製造方法により１個の半導体基
板上において形成され、端子VDD、GNDに電源装
置POWから電源供給されることによつて、ブラ
ツクボツクスで示されたCMOS回路が動作させ
られる。上記CMOS回路は、外部端子Ｉ／Ｏを
介して図示しない外部回路網との信号授受を行な
うものである。
は、公知の半導体製造方法により１個の半導体基
板上において形成され、端子VDD、GNDに電源装
置POWから電源供給されることによつて、ブラ
ツクボツクスで示されたCMOS回路が動作させ
られる。上記CMOS回路は、外部端子Ｉ／Ｏを
介して図示しない外部回路網との信号授受を行な
うものである。
この実施例では、上記CMOS回路におけるラ
ツチアツプによるCMOS回路素子の破壊を防止
するために、外部電源電圧供給端子VDDと上記
CMOS回路の内部電源電圧ラインとの間に、特
に制限されないが、上記電圧VDDが正の電圧の場
合には、エンハンスメント型Ｎチヤンネル
MOSFETQ1が設けられ、そのゲートに（VDD−
VTh）から（VTH）の間の値の電圧VGが印加され
る。MOSFETQ1の基板電位（バツクバイアス）
は、VDDに維持される。
ツチアツプによるCMOS回路素子の破壊を防止
するために、外部電源電圧供給端子VDDと上記
CMOS回路の内部電源電圧ラインとの間に、特
に制限されないが、上記電圧VDDが正の電圧の場
合には、エンハンスメント型Ｎチヤンネル
MOSFETQ1が設けられ、そのゲートに（VDD−
VTh）から（VTH）の間の値の電圧VGが印加され
る。MOSFETQ1の基板電位（バツクバイアス）
は、VDDに維持される。
第２図には、この発明の他の一実施例のブロツ
ク図が示されている。
ク図が示されている。
この実施例では、第２図の実施例において、上
記MOSFETQ1に替えデイプレツシヨン型ｎチヤ
ンネルMOSFETQ2が用いられている。
記MOSFETQ1に替えデイプレツシヨン型ｎチヤ
ンネルMOSFETQ2が用いられている。
これらのMOSFETQ1，Q2は、CMOS回路にお
いてラツチアツプが生じて、その電源電圧が小さ
くなると、飽和領域で動作して、第３図に示すよ
うに、そのドレイン飽和電流IDSSによつて、電流
クランプ動作を行なう。
いてラツチアツプが生じて、その電源電圧が小さ
くなると、飽和領域で動作して、第３図に示すよ
うに、そのドレイン飽和電流IDSSによつて、電流
クランプ動作を行なう。
すなわち、CMOS回路において、ラツチアツ
プが生じない場合には、電源側から見たインピー
ダンスが大きいので、上記MOSFETQ1，Q2のド
レイン、ソース間電圧VDSは、ほぼ零となつてお
り、これらのMOSFETQ1，Q2は非飽和領域で動
作している。
プが生じない場合には、電源側から見たインピー
ダンスが大きいので、上記MOSFETQ1，Q2のド
レイン、ソース間電圧VDSは、ほぼ零となつてお
り、これらのMOSFETQ1，Q2は非飽和領域で動
作している。
上記CMOS回路にてラツチアツプが生じると
上記MOSFETQ1，Q2のソース電位（CMOS回路
側の電源電圧）が低下して、これらの
MOSFETQ1，Q2のドレイン、ソース間電圧VDS
を大きくさせる。この結果、次式(1)に示すような
公知の飽和動作条件式を満すようになる。
上記MOSFETQ1，Q2のソース電位（CMOS回路
側の電源電圧）が低下して、これらの
MOSFETQ1，Q2のドレイン、ソース間電圧VDS
を大きくさせる。この結果、次式(1)に示すような
公知の飽和動作条件式を満すようになる。
VGS−Vth＜VDS ……(1)
ここで、VGSは、ゲート、ソース間電圧であ
り、Vthは、しきい値電圧である。
り、Vthは、しきい値電圧である。
上記ドレイン飽和電流IDSSによりCMOS回路の
総合電流が制限されるため、この電流値を
CMOS回路素子における破壊電流以下に設定す
ることにより、その永久破壊を確実に防止するこ
とができる。
総合電流が制限されるため、この電流値を
CMOS回路素子における破壊電流以下に設定す
ることにより、その永久破壊を確実に防止するこ
とができる。
上記ドレイン飽和電流IDSSは、第３図のIDS−VDS
特性図において、そのゲート電圧を変えることに
より、同図点線で示すようにドレイン飽和電流
IDSSを変えることができる。
特性図において、そのゲート電圧を変えることに
より、同図点線で示すようにドレイン飽和電流
IDSSを変えることができる。
したがつて、そのゲート電圧は、MOSFETQ1
（Q2）をラツチアツプ時に飽和領域で動作させる
ことができること、CMOS回路の正常動作電流
値を確保できること、及びそのサイズ（Ｗ／Ｌ）
との関係において、最適の条件を満すように設定
されるものである。
（Q2）をラツチアツプ時に飽和領域で動作させる
ことができること、CMOS回路の正常動作電流
値を確保できること、及びそのサイズ（Ｗ／Ｌ）
との関係において、最適の条件を満すように設定
されるものである。
第４図には、他の一実施例のブロツク図が示さ
れている。
れている。
この実施例では、第２図の実施例の
MOSFETQ2のゲートが、そのソース側に接続さ
れている。
MOSFETQ2のゲートが、そのソース側に接続さ
れている。
この実施例では、第５図に示すように、
CMOS回路が正常動作中においては、
MOSFETQ2のゲート電圧が外部供給電圧VDDと
高くなつている。したがつて、特性l1の下での非
飽和領域で動作している。そして、CMOS回路
にてラツチアツプが生じると、CMOS回路の電
源電圧が低下して、MOSFETQ2のゲート電圧も
低下する。したがつて、特性l2の下での飽和領域
で動作することになる。このため、そのドレイン
電流IDSは、特性l1のＡ点から特性l2のＢ点に切り
換わり、電流クランプ動作を行なうものとなる。
CMOS回路が正常動作中においては、
MOSFETQ2のゲート電圧が外部供給電圧VDDと
高くなつている。したがつて、特性l1の下での非
飽和領域で動作している。そして、CMOS回路
にてラツチアツプが生じると、CMOS回路の電
源電圧が低下して、MOSFETQ2のゲート電圧も
低下する。したがつて、特性l2の下での飽和領域
で動作することになる。このため、そのドレイン
電流IDSは、特性l1のＡ点から特性l2のＢ点に切り
換わり、電流クランプ動作を行なうものとなる。
この実施例では、CMOS回路の正常動作状態
での電流供給能力を大きくして、ラツチアツプ時
での電流制限値を小さくすることができるので、
より確実なCMOS回路素子の破壊防止を行なう
ことができる。
での電流供給能力を大きくして、ラツチアツプ時
での電流制限値を小さくすることができるので、
より確実なCMOS回路素子の破壊防止を行なう
ことができる。
また、このようにラツチアツプが生じた時に、
その電流を低減させる作用により、ラツチアツプ
を生じにくくさせる役割も果すことができる。
その電流を低減させる作用により、ラツチアツプ
を生じにくくさせる役割も果すことができる。
なお、この実施例のCMOS集積回路装置では
ラツチアツプが生じても、素子破壊に至らしめる
ことがないから、１度電源電圧を遮断して、再投
入を行なえば、CMOS回路は再び正常動作を行
なうものとなる。
ラツチアツプが生じても、素子破壊に至らしめる
ことがないから、１度電源電圧を遮断して、再投
入を行なえば、CMOS回路は再び正常動作を行
なうものとなる。
この発明は、前記実施例に限定されない。
MOSFETQ1，Q2の導電型は、電源電圧VDDの
極性に応じて選べばよい。
極性に応じて選べばよい。
また、エンハンスメント型MOSFETを用いる
場合において、ラツチアツプ発生を検出して、そ
のゲートバイアス電圧を切り換えて、実質的に第
５図のような電流特性を持たせるものとしてもよ
い。
場合において、ラツチアツプ発生を検出して、そ
のゲートバイアス電圧を切り換えて、実質的に第
５図のような電流特性を持たせるものとしてもよ
い。
この発明は、CMOS回路を含む半導体集積回
路装置に広く利用できる。
路装置に広く利用できる。
第１図、第２図は、それぞれこの発明の一実施
例を示すブロツク図、第３図は、その動作を説明
するための特性図、第４図は、この発明の他の一
実施例を示すブロツク図、第５図は、その動作を
説明するための特性図である。
例を示すブロツク図、第３図は、その動作を説明
するための特性図、第４図は、この発明の他の一
実施例を示すブロツク図、第５図は、その動作を
説明するための特性図である。
Claims (1)
- 【特許請求の範囲】 １ 電源電圧供給端子と内部電子回路との間に設
けられ、そのゲートに内部電子回路のラツチアツ
プ状態の下で飽和領域で動作し、かつ上記内部電
子回路がラツチアツプ状態でないとき非飽和領域
で動作する所定の電圧が印加されたMOSFETを
具備することを特徴とするCMOS集積回路装置。 ２ 上記MOSFETは、エンハンスメント型
MOSFETであり、そのゲートには固定バイアス
電圧が印加されるものであることを特徴とする特
許請求の範囲第１項記載のCMOS集積回路装置。 ３ 上記MOSFETは、デイプレツシヨン型
MOSFETであり、そのゲートには固定バイアス
電圧が印加されるものであることを特徴とする特
許請求の範囲第１項記載のCMOS集積回路装置。 ４ 上記MOSFETは、デイプレツシヨン型
MOSFETであり、そのゲートはソースに接続さ
れるものであることを特徴とする特許請求の範囲
第１項記載のCMOS集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133718A JPS5925261A (ja) | 1982-08-02 | 1982-08-02 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133718A JPS5925261A (ja) | 1982-08-02 | 1982-08-02 | Ｃｍｏｓ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5925261A JPS5925261A (ja) | 1984-02-09 |
| JPH0241176B2 true JPH0241176B2 (ja) | 1990-09-14 |
Family
ID=15111276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133718A Granted JPS5925261A (ja) | 1982-08-02 | 1982-08-02 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925261A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6167952A (ja) * | 1984-09-11 | 1986-04-08 | Nec Corp | Ｃｍｏｓ半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157558A (en) * | 1981-03-23 | 1982-09-29 | Fujitsu Ltd | Complementary mis integrated circuit device |
-
1982
- 1982-08-02 JP JP57133718A patent/JPS5925261A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157558A (en) * | 1981-03-23 | 1982-09-29 | Fujitsu Ltd | Complementary mis integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5925261A (ja) | 1984-02-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4385337A (en) | Circuit including an MOS transistor whose gate is protected from oxide rupture | |
| US4858055A (en) | Input protecting device for a semiconductor circuit device | |
| US5057715A (en) | CMOS output circuit using a low threshold device | |
| JPS60192418A (ja) | 高速度入力バツフア | |
| JPH03236274A (ja) | 半導体集積回路装置 | |
| US4578694A (en) | Inverter circuit provided with gate protection | |
| JPH0571145B2 (ja) | ||
| JP2806532B2 (ja) | 半導体集積回路装置 | |
| US5075577A (en) | Tristate output circuit with input protection | |
| JPH0241176B2 (ja) | ||
| US20020000864A1 (en) | Semiconductor integrated circuit device using substrate bising and device control method thereof | |
| US5276371A (en) | Output buffer having high resistance against electrostatic breakdown | |
| US6269042B1 (en) | I/O circuit of semiconductor integrated device | |
| JP2598147B2 (ja) | 半導体集積回路 | |
| JP2894328B2 (ja) | Ｅｓｄ保護回路 | |
| JPH0379120A (ja) | 入力保護回路 | |
| US7205581B2 (en) | Thyristor structure and overvoltage protection configuration having the thyristor structure | |
| US6757148B2 (en) | Electro-static discharge protection device for integrated circuit inputs | |
| JPH0575030A (ja) | 接地損失保護装置 | |
| JP3100137B2 (ja) | 半導体集積装置 | |
| KR100271207B1 (ko) | 보조 트랜지스터를 구비한 고속/저전력 전계효과트랜지스터 | |
| JPH0532908B2 (ja) | ||
| JPH08331749A (ja) | サージ保護回路 | |
| US7202713B2 (en) | Power-on bias circuit using Schmitt Trigger | |
| KR100631909B1 (ko) | 버퍼회로 |