JPH01264406A - 拡張同相入力電圧範囲を有する差動増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般的にリニア集積回路に関する。更に詳し
くは、本発明は差動増幅器の同相入力電圧範囲を拡張す
るための回路に関する。

（従来技術） 同相成分除去比（ＣＭＲＲ）及び同相入力電圧範囲（Ｃ
ＭＩＶＲ）は、演算増幅器または差動増幅器の特性を決
める多くのパラメー夕の２つである。差動増幅器は、２
つの入力電圧の間の差のみに応答するのが理想的である
。しかし、実際のデバイスは、入力信号の絶対量にもま
た応答する。ＣＭＲｒｔは、差動増幅器のこの絶対量に
応答しない能力の特性を決定する。更に、理想的な差動
増幅器は、全ての絶対量の２つの入力信号を受入れ、こ
の２つの入力信号の間の電圧差のみに対応する信号を出
力する。しかし、実際のデバイスは、限定された入力信
号電圧の範囲内のみでうまく動作する。ＣＭＩＶＲは、
差動増幅器がうまく動作する入力電圧の範囲の特性を決
定する。明らかに、大きいＣＭｒ（Ｒと大きいＣＭ　Ｉ
　ＶＲの両方を有する差動増幅器が、非常に望ましい。

従来の差動増幅器では、ＣＭＲＲとＣＭＩＶＲのパラメ
ータは、相互に密接に関連している。ＣＭＲＲパラメー
タを改善する技術は公知であるが、このような技術は、
実質的にＣＭＩＶＲのパラメータを劣化させる傾向があ
る。ＰＡえば、従来の差動増幅器は、差動増幅器の入力
信号がベース（またはゲー１−　）に入力されているト
ランジスタのエミッタ〈またはソース）に接続している
「箕一定」の電流ソースを利用している。電流ソースが
「完全に一定」であれば、これは無限大に高いインピー
ダンスを示し、対応するＣＭＲＲは無限に大きくなる。

しかし、実際のデバイは、有限のインピーダンスを有す
る「容一定」の電流ソースのみで動作しなければならな
い。

この一定電流ソースのインピーダンスが増加すれば、Ｃ
ＭＲＲもこれに応じて増加することがよく知られている
。しかし、この一定電流ソースのインピーダンスを増加
する従来の技術は、ＣＭ　Ｉ　ＶＲのパラメータを減少
する。

その結果、ＣＭＭＲパラメータとＣＭＩＶＲパラメータ
が相互に独立していることを可能にし、その結果、高い
ＣＭＲＲと高いＣＭＩＶＲを両方とも達成することので
きる差動増幅器の設計に対するニーズがある。

（発明の概要） 従って、本発明の利点は、増幅器の同相入力電圧範囲を
拡張するため、この増幅器の差動入力段に付加すること
のできる回路を提供することである。

本発明の他の利点は、差動増幅器の同相入力電圧範囲を
減少することなく、差動増幅器の同相成分除去比を高め
る回路を提供することである。

本発明の更に他の利点は、同相成分除去比または同相入
力電圧範囲のパラメータを劣化させることなく、増幅信
号の高い精度と低い歪みを可能にする回路を差動増＠器
を付加することである。

本発明の上記及びその他の利点は、２つの活性デバイス
の第１ノードに接続される２つのｔ流供給ソースを有す
る差動増幅器回路によって１つの形態で実施される。２
つの活性デバイスの制御ノードは、差動増幅器に対する
入力として機能する。この２つの活性デバイスの第２ノ
ードは、相互に接続される。更に、この差動増幅器は、
活性デバイスの制御ノードに接続され、活性デバイス電
流れる電流をシュミレートするモデリング回路を有して
いる。更に、第１及び第２電源電流れる電流を実質的に
一定に維持するため、制御回路がモデリング回路と活性
デバイスの少なくとも１つとの間に接続されている。

（好適な実施例） 本発明は、添付図と関連して考察した場合、詳細な説明
と特許請求の範囲を参照することによって、−層完全に
理解することが可能であり、ここで同一の部品には同一
の参照番号を付している。

第１図に示す本発明の単純化されたブロック図は、差動
増幅２Ｓ１０を示すが、この差動増幅器は、演算増幅器
、比較器等でもよい。

正の供給電圧即ち、正のレールを受入れる端子１２は、
電流ソース１４及び１６の入力に接続され、かつモデリ
ング回路１８の第１人力に接続されている。電流ソース
１４の出力は、活性デバイス２０の第１ノードに接続さ
れている。同様に電流ソース１６の出力は、活性デバイ
ス２２の第１ノードに接続され、かつ出力端子２４に接
続されている。活性デバイス２０の第２ノードは、活性
デバイス２２の第２ノードに接続され、かつ、算一定の
ｔ流ソース２６の入力に接続されている。！一定の電流
ソース２６の出力は、モデリング回路１８の第１出力に
接続され、かつ負の供給電圧即ち負のレールを受入れる
端子２７に接続されている。入力端子２８によって、差
動増幅器１０に負の信号入力が与えられ入力端子３０に
よって、差動増幅器１０に正の入力信号が与えられる。

端子２８及び３０は、それぞれ、モデリング回路１８の
第２及び第３人力に接続され、モデリング回路１８の第
２出力は、適応バイアス制御回路３２の入力に接続され
ている。制御回路３２の出力は、活性デバイス２０、活
性デバイス２２、または尊一定の電流ソース２６の少な
くとも１つに接続されている。

電流ソース１４．１６、及び２６は、活性デバイス２０
及び２２と共に差動増幅器１０の差動入力段３４を形成
する。差動入力段３４は、差動入力段３４とモデリング
回路１８との間の接続、及び差動入力段３４とＩＩＩ御
回路３２との間の接続を除いて従来の差動入力段を表し
ている。！！一定の電流ソース２６は、電流ソース１４
−１６及び活性デバイス２〇−２２電流れる電流の合計
を調節するために動作する。一般的に、差動入力段は、
電流ソース１４電流れるバイアス電流が電流ソース１６
電流れるバイアス電流と婁等しくなるように設計さてれ
る。これらの電流の合計は端子２８及び３０に加えられ
る入力電流と関係なく一定であることが理想的である。

しかし、算一定の電流ソース２６の構成に使用されてい
る実際のデバイスでは、端子２８及び３０に加えられる
同相電圧が少なくとも負又は正のレールの１つに接近す
る場合一定電流の調整を達成するのに大きな困難がある
。その結果、従来の差動入力段では、大きな同相信号が
端子２４に加えられる出力信号に実質的に影響を与える
。

モデリング回路１８は、差動入力段３４の動作をモデル
化するために設けられている。

特にモデリング回路１８は差動入力段３４電流れる電流
のイメージのシュミレーションを行う、即ちこれを形成
し、活性デバイス２０及び２２電流れる電流に比例した
出力信号を与える。モデリング回ｎ１８は、差動入力段
３４によって受取られるのと同じ入力信号を受は取るか
ら、モデリング回路１８は大きな同相信号のような外部
条件を受入れ、これらの信号は、差動入力段３４に影響
を与える。

その結果、モデリング回路１８は差動入力段３４の正確
なシュミレーションを行うことができる。

適応バイアス制御回路３２は、モデリング回路１８から
の出力信号を差動入力段３４に戻すのに適した形態に変
形する。この適応バイアス制御回路３２は、電流ソース
１４及び１６電流れる電流が、供給レールの近くの同相
入力電圧と関係なく実質的に一定水準に保持されるよう
な方法で差動入力段３４に接続される。

第２図は、本発明の第１実施例の概略図である。この差
動増幅器１０の第１実施例において、正の端子１２は、
Ｐ−チャンネルＦＩＴ１４及び１６のソースに接続され
ている。

活性デバイス１４及び１６は、第１図と関連して上で議
論した定電流ソース１４及び１６として動作する。更に
、端子１２は、Ｐ−チャンネルＦＥ７３６．３８．４０
及び４２のソースに接続され゛、かつ定電流ソース４４
の入力に接続されている。ＦＥＴ１４のゲートは、ＦＥ
Ｔ１４のドレイン、ＦＥＴ１６のゲート、及びＮ−チャ
ンネルＦＥ７２０のドレインに接続されている。ＦＥＴ
１６のドレインは、Ｎ−チャンネルＦＥＴ２２のドレイ
ン、ＦＥＴ４２のゲート、抵抗４６の第１ノード、及び
端子２４に接続されている。ＦＥＴ２０及び２２は第１
図と関連して、上述した活性デバイス２０及び２２とし
て動作する。従って、ＦＥＴ２０のゲートはＮ−チャン
ネルＦＥ７４８のゲート及び負の信号入力端子２８に接
続されている。同様に、ＦＥＴ２２のゲートはＮ−チャ
ンネルＦＥＴ５０のゲート及び正の信号入力端子３０に
接続されている。

ＦＥＴ２０及び２２のソースは、共に接続されかつＮ−
チャンネルＦＥＴ２６のドレインに接続されている。Ｆ
ＥＴ２６のソースは、負の端子２７に接続されている。

従って、ＦＥＴ２６は、第１ＩＮと関連して上で議論し
た容一定の電流ソース２６として機能する。負の端子２
７は、またＮ−チャンネルＦＥ７５２のソースに接続さ
れＦＥＴ５２のゲートは、ＦＥＴ２６のゲートに接続さ
れている。ＦＥＴ５２のドレインは、ＦＥＴ４８のソー
ス及びＦＥＴ５０のソースに接続されている。ＦＥＴ／
１２と５０のドレインは共に接続され、かつＦＥＴ３６
のドレイン、ＦＥＴ３６のゲート、及びＦＥＴ３８のゲ
ートに接続されている。ＦＥＴ３８のドレインは、コン
デンサー５４の第１ノード、ＦＥＴ４０のゲート、及び
Ｎ−チャンネルＦＥＴ５６のドレインに接続されている
。ＦＥＴ４０のドレインは、Ｎ−チャンネルＦＥＴ５８
のドレイン、ＦＥＴ５８のゲート、及びＦＥＴ２６と５
２のゲートに接続されている。ＦＥＴ５８のソースは、
負の端子２７に接続されている。コンデンサー５４の第
２ノードは、端子６０に接続され、この端子６０は差動
増幅器ｌＯにおけるＡＣアースとして動作している。

更に、定電流ソース４４の出力は、Ｎ−チャンネルＦＥ
Ｔ６２のゲート、ＦＥＴ６２のドレイン、及びＦＥＴ５
６のゲート番こ接続されている。ＦＥＴ６２のソースは
、Ｎ−チャンネルＦＥ７６４のゲート、ＦＥＴ６４のド
レイン、Ｎ−チャンネルＦＥＴ６６のゲート、及びＮ〜
チャンネルＦＥＴ６８のゲートに接続されている。ＦＥ
Ｔ６４．６６、及び６８のソースは共に接続され、がっ
負の端子２７に接続されている。ＦＥＴ６８のドレイン
は、ＦＥＴ５６のソースに接続され、ＦＥＴ６６のドレ
インは、ＦＥＴ４２のドレインに接続されている。抵抗
４６の第２ノードは、コンデンサー６９の第１ノードに
接続されている。

コンデンサー６９の第２ノードは、ＦＥＴ／１２及び４
６のドレイ及び端子７０に接続され、この端子７０は増
幅機１０がらの出力信号を与える。

ＦＥＴ１４．１６．２０．２２、及び２６は共に第１図
と関連して上で議論した差動入力段３４を形成する。上
で議論したように。

差動入力段３４は一定の接続を除いて従来の回路を表し
ているが、これ等の接続はこの第１実施例では、ＦＥＴ
２Ｏ−２２のゲート及びＦＥＴ２６のゲートで発生して
いる。更に、電流ソース１４及び１６は第２図において
共に接続され、その結果、カレント・ミラー７１を形成
している。ＦＥＴ１４によってカレント・ミラー７１の
入力が与えられ、ＦＥＴ１６はその出力を与えている。

ＦＥＴ５２．２６、及び５８は共にカレント・ミラー７
２を形成している。ＦＥＴ５８は、カレント・ミラー７
２の入力に位置し、ＦＥＴ２６及び５２によってそれぞ
れ、第１及び第２出力が与えられている。その結果、Ｆ
ＥＴ５８電流れる入力電流は、ＦＥＴ２６及びＦＥＴ５
２電流れる出力電流に比例する。更に、ＦＥＴ２６及び
５２電流れる電流の量は、入力ＦＥＴ５８に加えられる
信号によって制御される。

ＦＥＴ３６．４８．５０及び５２は、共に第１図と関連
して上で議論したモデリング回路１８を表す、従って、
ＦＥＴ４８及び５０は、入力端子２８及び３０からの信
号入力を受取り、ＦＥＴ５２に接続され、このＦＥＴ５
２は、客一定の電流ソースとして動作する。

更に、ＦＥＴ３６は、ＦＥＴ１４及び１６の電流ソース
と同様の方法で電流ソースとして動作する。ＦＥＴ４８
と５０は、当業者に公知のマツチング技術を使用して、
ＦＥＴ２０と２２にマツチングしている。従って、ＦＥ
Ｔ４８及び５０はＦＥＴ２０及び２２が体験するのと箕
同じ電圧及び電流密度を体験する。

一方、ＦＥＴ４８．５０、及び５２電流れる電流は、差
動入力段電流れる電流よりも少ない可能性があるが、こ
の理由は、スペースを節約するためＦＥＴ３６．４８．
５０及び５２のサイズが差動入力段に含まれているＦＥ
Ｔよりも小さいからである。それにもかかわらず、ＦＥ
Ｔ４８及び５０電流れる電流は、ＦＥＴ２０及び２２電
流れる電流の正確なシュミレーションを形成する。

ＦＥＴ３６及び３８は、共にＦＥＴ３６に入力を有し、
ＦＥＴ３８に出力を有するカレント・ミラー７４を形成
する。従って、ＦＥＴ３６におけるモデリング回路から
の電流出力信号は、カレント・ミラー７４の出力におい
てミラーされる。更に、カレント・ミラー７６は、ＦＥ
Ｔ６４．６６．６８．５６、及び６２から形成される。

ＦＥＴ５６及び６６によって、カレント・ミラー７６の
出力が与えられ、ＦＥＴ５６及び６０には共にカレント
・ミラー７６のカスコード段を表す、カレント・ミラー
７６のＦＥＴ５６における出力電流は、定電流ソース４
４及び、ＦＥＴ６４及び６８の相対的な形状によって決
められる水準で算一定に保持される。負の出力レールの
近くの極端な負の同相入力信号は、この出力電流に実質
的に影響を及ぼさない、カレント・ミラー７４及び７６
の出力は、ＦＥＴ３８及び５６のドレインで共に接続さ
れているから、電流減算プロセスが発生する。その結果
、ＦＥＴ４０のゲートの電圧は、カレント・ミラー７４
及び７６の出力に加えられる電流の差を反映する。この
電圧は、ＦＥＴ４０の相互コンダクタンスによって、電
流に変換されカレント・ミラー７２の入力にフィードバ
ックされる。ここで、フィードバック・ループが発生す
る。

このフィードバック・ループは、ＦＥＴ５２．４８．５
０．３６．３８．４０、及び５８によって構成される。

端子２８及び３０に加えられた同相入力電圧が、負のレ
ールに接近すると、ＦＥＴ５２内の電流がＦＥＴ５２の
両端の低いドレイン対ソース電圧によって減少し始める
。この電流の減少は、増幅機１０の差動入力段における
ＦＥＴ２６の電流性能のイメージ即ちシュミレーション
を表す。

この電流の減少は、ＦＥＴ４０のゲートにおいて電圧の
低下として反映され、その結果、ＦＥＴ４０は、これを
通って伝導される電流の量を増加させる。その結果、カ
レント・ミラー７２の入力に加えられるバイアス電流が
増加し、カレント・ミラー７２のＦＥＴ５２及び２６に
よって加えられる出力電流がこれに応答して増加する。

フイイドパック・ルー１を補償するため、コンデンサ５
４が設けられ、その結果、ＦＥＴ４０のゲートに主極が
存在し、これはフィードバック・ループに対して相互コ
ンダクタンスの最も重要な部分を供給する。

本発明のこの第１実施例において、カレント・ミラー７
１及び７４はＩＩ対１の入力対出力比を有している。更
に、カレント・ミラー７２のＦＥＴ５２によって、与え
られる出力はｌ！１対１の入力対出力比を有している。

しかし、カレント・ミラー７２のＦＥＴ２６によって、
与えられる出力はＦＥＴ５２の出力に与えられる電流よ
りも、更に大きな量の電流を与えることが可能である。

上で議論したように、差動入力段における活性デバイス
と比較して、モデリング回路における活性デバイスのサ
イズがより小さいことによって、モデリング回路が差動
入力段における電流密度と同等の電流密度を体験しなが
ら、より少ない電流を伝導することが可能になり、その
結果、スペースが節約されると共に正確なシュミレーシ
ョンが行われる。ＦＥＴ４２及び６６は、抵抗４６とコ
ンデンサ６９と共に、差動増幅器１０に対する出力段を
形成する。

この出力段は、当業者にとって周知の従来のタイボブラ
フイーを表し、これは、ここではこれ以上は議論しない
、カレント・ミラー７６のＦＥＴ５６によって与えられ
る出力のカスコードは、ＦＥＴ６８のドレイン対ソース
電圧をＦＥＴ６６のドレイン対ソース電圧により正確に
一致させることを可能にすることによって差動増幅器１
０の入力オフセット電圧を改善する。

本発明の第２実施例が、第３図に示されている。この第
２実施例は、第２図と関連して上で議論した第１実施例
と共通の多くの特徴を有している６例えば、正の端子１
２はカレント・ミラー７１のＰ−チャンネルＦＥＴＩ４
及び１６のソースに接続されている。ＦＥＴ１４は、カ
レント・ミラー７１の入力であり、ＦＥＴ１６はカレン
ト・ミラー７１の出力である。ＦＥＴ１４のドレインは
、ＦＥＴ１４のゲート、ＦＥＴ１６のゲート、及びＮ−
チャンネルＦＥＴ２０のドレインに接続されている。Ｆ
ＥＴ１６のドレインは、Ｎ−チャンネルＦＥＴ２２のド
レイン、抵抗４６の第１ノード、Ｐ−チャンネルＦ　Ｅ
　’Ｉ’　４２のゲート及び端子２４に接続されている
。ＦＥＴ２０のソースは、ＦＥＴ２２のソースに接続さ
れ、かつＮ−チャンネルＦＥ７７８のカレント・ミラー
７２のカスコード段を介してＮ−チャンネルＦＥＴ２６
のドレインに接続されている。第２図と関連して、上で
議論したように、Ｎ−チャンネルＦＥ７５８のソース、
ＦＥＴ２６のソース、及びＮ−チャンネルＦＥＴ５２の
ソースは、全て負の端子２７に接続されている。更に、
ＦＥＴ５８のドレインはＦＥＴ５８のゲートに接続され
、かつＦＥＴ２６及び５２のゲートに接続されている。

ＦＥＴ５２のドレインは、Ｎ−チャンネルＦＥＴ８０に
おけるカレント・ミラー７２のカスコード段を介して、
Ｎ−チャンネルＦＥ７４８及び５０のソースに接続され
ている。ＦＥＴ４８及び５０のドレインは、共に接続さ
れ、ＦＥＴ４８のゲートはＦＥＴ２０のゲートに接続さ
れると共に、負の信号入力端子２８に接続されている。

同様に、ＦＥＴ５０のゲートはＦＥＴ２２のゲートに接
続され、かつ正の信号入力端子３０に接続されている。

ＦＥＴ４２のドレインは、コンデンサー６９の第２ノー
ド、Ｎ−チャンネルＦＥＴ６６のトレイン、及び出力端
子７０に接続されている。抵抗４６の第２ノードは、コ
ンデンサー６９の第１ノードに接続されている。ＦＥＴ
６６のシースは、負の端子２７に接続されている０本発
明のこの第２実施例において、ＦＥＴ６６のゲートは第
２図と関連して上で議論したのとは異なってＦＥＴ５８
のゲートに接続され、ＦＥＴ５８のドレインはＮ−チャ
ンネルＦＥＴ８２におけるカレント・ミラー７２のカス
コード段を介して定電流ソース４４の出力に接続されて
いる。ＦＥＴ７８．８０、及び８２のゲートは共に接続
されている。

定電流ソース４４の入力は、正の端子１２に接続されて
いる。

従って、本発明の第２実施例は、差動増幅器、演算増幅
器、比較器等とて動作し、ここにおいて、ＦＥＴ４８．
５０、及び５２を有するモデリング回路は、差動増幅器
１０のプラス及びマイナス信号入力３０及び２８に接続
されている。更に、ＦＥＴ１４．１６．２０．２２．２
６及び７８は共に増幅機１０の差動入力段を形成する。

第２図と関連して、上で議論したように、モデリング回
路電流れる電流は差動人力段電流れる電流のイメージを
表す、この結果、大きな負の同相信号が信号入力端子２
８及び３０に加えられると、イメージ回路電流れる電流
は差動入力段電流れる電流の減少に比例して減少する。

しかし、本発明の第２実施例は、カレント・ミラー７２
がＮ−チャンネルＦＥＴ８５におけるカレント・ミラー
７２のカスコード段を介して接続されているＮ−チャン
ネルＦＥＴ８４のドレインによって発生される第３出力
を与えるという点で、本発明の第１実施例と異なってい
る。ＦＥＴ８４のソースは、負の端子２７に接続されＦ
ＥＴ８４のゲートはＦＥＴ５８のゲートに接続されてい
る。ＦＥＴ８５のゲートは、ＦＥＴ７８．８０、及び８
２のゲート番ご接続されている。カレント・ミラー７２
のこの第３出力は、カスコードされたカレント・ミラー
８６の入力に接続されている。カレント・ミラー８６は
、共に接続されると共にＦＥＴ８５のドレインに接続さ
れているドレイン及びゲートを有するＰ−チャンネルＦ
ＥＴ８８を含んでいる。ＦＥＴ８８のソースは、Ｐ−チ
ャンネルＦＥＴ９０のドレインとゲートに接続されと共
にＰ−チャンネルＦＥＴ９２のゲートに接続されている
。

ＦＥＴ９０のソースは、正の端子１２に接続されている
。ＦＥＴ９２のソースは正の端子１２に接続され、ＦＥ
Ｔ９２のドレインはＰ−チャンネルＦＥＴ９４のソース
に接続されている。ＦＥＴ９４のゲートは、ＦＥＴ８８
のゲートに接続され、ＦＥＴ９４のドレインによってカ
スコードされたミラー８６からの出力が与えられる。カ
レント・ミラー８６の出力は、Ｐ−チャンネルＦＥＴ９
６及び９８のソースに接続されている。更に、カレント
・ミラー８６の出力は、ＦＥＴ４８及び５０のドレイン
に接続されている。ＦＥＴ９６及び９８のゲートは、そ
れぞれ、信号入力端子２８及び３０に接続されている。

ＦＥＴ９６のドレインは、Ｎ−チャンネルＦＥＴ１０２
のドレインにおけるカレント・ミラー１００の入力に接
続されている。ＦＥＴ１０２のドレインは、ＦＥＴ１０
２のゲートに接続されると共にＮ−チャネルＦＥＴ１０
４のゲートに接続されている。ＦＥＴ１０２及び１０４
のソースは、負の端子２７に接続されている。

ＦＥＴ１０４のドレインは、カレント・ミラー１００の
出力を与えると共に、カレント・ミラー７１の出力に接
続されている。ＦＥＴ９８のドレインは、Ｎ−チャネル
ＦＥＴＩＯ３のドレインにおけるカレント・ミラー１０
６の入力に接続されている。ＦＥＴ１０８のドレインは
、ＦＥＴ１０８のゲートに接続されると共にＮ−チャネ
ルＦＥＴｌｌ０のゲートに接続されている。ＦＥＴ１０
８及び１１０のソースは、負の端子２７に接続されてい
る。カレント・ミラー１０６の出力は、ＦＥＴ１１０の
ドレインに加えられ、このＦＥＴ１１０のドレインは、
カレント・ミラー７１の入力に接続されている。

本発明の第２実施例は、第２図の第１実施例と関連して
、上で議論したようにフィードバック機能を行うのでは
なくて、スイッチング機能を行うためにモデリング回路
からの信号出力を使用している。この第２実施例におい
て、カレント・ミラー７２は極めてよく調整された電流
をその出力に与える。ＦＥＴ７８．８０．８２及び８５
はカレント・ミラー７２のカスコード段を形成し、この
カスコード段は電流調整を改善すると共に、第２図に示
すカレント・ミラー７２のインピーダンス以上にインピ
ーダンスを増加させる。その結果、同相成分除去比（Ｃ
ＭＲＲ）が電流調整の改善によって増加される。しかし
、同相入力電圧範囲（ＣＭＩ　ＶＲ）は、この第２実施
例に設けられた切替え回路が、これらのパラメータを相
互に独立さるように動作することを除いて、カスコード
段を含むことによって劣化される。

カレント・ミラー７２は、ＦＥＴ８０及び５２を介して
、一定の電流を低下させる。この電流はＦＥＴ４８及び
５０によって供給され、これらのＦＥＴは今度はカレン
ト・ミラー８６の出力から電流を受取る。ＦＥＴ８０及
び８５によって与えられるカレント・ミラー７２の出力
における電流は実質的に相互に等しい、この議論の目的
のためカレント・ミラー８６の出力電流は、カレント・
ミラー８６の入力電流に箕等しいと考えられてもよい。

従って、カレント・ミラー７２及び８６は、箕同じ量の
電流を低下させこれをソースする。

その結果、ＦＥＴ８０及び５２が電流を伝えるため十分
にバイアスされている限り、カレント・ミラー８６の出
力に加えられている実質的に全量の電流は、ＦＥＴ４８
及び５０を通り、かつＦＥＴ８０及び５２を介して負の
端子２７に流れる。ＦＥＴ９６及び９０を介して流れる
電流は殆どない。

しかし、大きいな負の同相入力信号が端子２８及び３０
に加えられると、ＦＥＴ８０及び５２はＦＥＴ８０及び
５２によって体験される低いドレイン対ソース電圧によ
ってオフし始める。これはＦＥＴ７８及び２６の動作を
イメージ即ちシュミレートする。ＦＥＴ８０及び５２が
オフし始めるに従って、カレント・ミラー８６の出力に
供給された電流はＰ−チャンネルＦＥＴ９６及び９８を
介して方向転換される。ＦＥＴ９６及び９８が導通し始
めるに従って、この方向転換された電流はそれぞれカレ
ント・ミラー１００及び１０６を介してＦＥＴ２２及び
２０のドレインにミラーされる。その結果、大きな負の
同相入力信号が発生するに従って、ＦＥＴ２０及び２２
は、ＦＥＴ８０及び５２によって与えられる電流ＦｉＷ
の劣化によってより小さい極端同相入力電圧において伝
導することが可能である程度の電流を伝導することがで
きないかも知れない、しかし、ＦＥＴ２０及び２２がオ
フし始めるに従って、Ｐ−チャンネルＦＥＴ９６及び９
８がオンし始め、ＦＥＴ１４及び１６を介して一定の電
流水準を維持する。その結果ＣＭ　Ｉ　ＶＲは拡張され
る。

本発明の第２実施例におけるカレント・ミラーは、全て
、これ等の入力に加えられる電流と翼等しい電流をその
出力に与える。しかし、第３図によってまた示される本
発明の他の実施例において、カレント・ミラー８６の出
力に与えられる電流は、カレント・ミラー８６の入力に
おける電流よりも若干大きい。

これによって、ＦＥＴ８０及び５２を介して低下される
よりも若干大きな量の電流がＦＥＴ４８．５０．９６、
及び９８にソースされる。この若干過剰な電流は、ＦＥ
Ｔ７８及び８０によって与えられるカレント・ミラーの
出力が電流を伝導するため、完全にバイアスされた場合
Ｐ−チャンネルＦＥＴ９６及び９８を介して方向転換さ
れる。その結果、ＦＥＴ９６及び９８は少なくとも若干
量の電流を継続的に伝導し、カレント・ミラー１００及
び１０６のインピーダンスは、決して極端に高くならな
い、従って、カレント・ミラー１００及び１０６は差動
増幅器１０が製作されているデバイス内に存在する可能
性がある漏電流によって影響されないままの状態である
傾向がある。

要約すれば、ＣＩ　ＭＶＲは本発明の第２実施例では拡
張されているが、その理由は、ＦＥＴ２０及び２２が極
端同相入力電圧に応答してオフするに従って、Ｐ−チャ
ンネルＦＥＴ９６及び９８が電流を伝導するからである
。第２図と関連して議論した本発明の第１実施例では、
ＣＭＩＶＲは拡張れているが、その理由は、ＦＥＴ５２
のゲートに与えられるフィードバック信号がＦＥＴ５２
の両端のドレイン対ソース電圧の低下を補償するからで
ある０本発明は、更にＣＭＩＶＲを減少させることな（
ＣＭＲＲが増加することを可能にする。第３図と関連し
て、上で議論した本発明の第２実施例では、ＣＭＲＲは
カレント・ミラー７２の出力にカスコード段を追加する
ことによって増加される。このカスコード段によって、
翼一定の電流ソース２６のインピーダンスが増加される
。第２図と関連して上で議論した本発明の第１実施例に
おいて、ＣＭＲＲはＣＭＩ　ＶＲを減少させることなく
、増加されるが、その理由は、ＦＥＴ５２が適応可能に
バイアスされ、その結果、これはＦＥＴ２０及び２２に
インピーダンスの増加を与えるように見えるからである
。更に、本発明の第１実施例は、高精度で低歪みの出力
信号が増幅器１０によって与えられることを可能にする
場合、特に有利であるが、その理由は、これが拡張され
たＣＭＩＶＲを得るためにＰ−チャンネルのデバイス及
びＮ−チャンネルのデバイスの同で切り替わらないから
である。

上記の説明は、本発明の範囲から逸脱することなく変更
または変形されることが可能である好適な実施例を論じ
ている０例えば、ここで議論したようなカレント・ミラ
ーはカスコード段を追加することによって、またはこれ
を除去することによって一般的に変形されることができ
、またウィルソン・カレント・ミラー等を形成すること
によって変形されることが可能である。当業者は、こう
した変形の利点と欠点を入れ替えることができる。特に
第３図のカレント・ミラーのカスコード段を取除くこと
によって、ＣＭＩＶＲを劣化させることなく差動増幅器
１０によって示されるＣＭＲＲを低減する効果が得られ
る。同様に、第２図のカレント・ミラー７６のカスコー
ド段を取除くことが可能であり、これによって増幅器１
０は入力オフセット電圧が若干劣化することを体験する
のに止まる。更に、当業者は、追加段と更に高度の補償
を付加することによってフィードバック・ループの性能
を強化することができることを認識するであろう、更に
、当業者は、ここで議論されたＦＥＴがバイポーラ、ガ
リュウムひ素、またはその他のタイプのトランジスタま
たは活性デバイスと交換可能であることを認識し、ここ
で論じたＰ−チャンネル及びＮ−チャンネルの極性を逆
転することが可能であることを認識するであろう、これ
ら及びその他の変更と変形は当業者にとって明らかであ
り、これらを本発明の範囲内に包含することを意図する
ものである。

以上の記載に関連して、以下の各項を開示する。

１、差動増幅器回路において、上記の差動増幅器回路は
、 第１及び第２電流供給手段であって、上記の第１電流供
給手段電流れる電流は上記の第２電流供給手段電流れる
電流と比例する第１及び第２電流供給手段、 第１及び第２ノードを有しかつ制御ノードを有する第１
活性デバイスであって、上記の第１活性デバイスの第１
ノードは上記の第１電流供給手段に接続されている第１
活性デバイス、 第１及び第２ノードを有しかつ制御ノードを有する第２
活性デバイスであって、上記の第２活性デバイスの第１
ノードは上記の第２電流供給手段に接続され、上記の第
１活性デバイスの第２ノードが上記の第２活性デバイス
の第２ノードに接続されている第２活性デバイス、 上記の第１活性デバイスの制御ノードに接続され、上記
の第１活性デバイス電流れる電流をモデリングする手段
、及び 上記のモデリング手段及び上記の第１及び第２活性手段
の少なくとも１つに接続され、上記の第１及び第２電流
供給手段電流れる電流算一定に保持する手段によって構
成されることを特徴とする差動増幅器回路。

２、上記の第１及び第２電流供給手段は、上記の第１電
流供給手段電流れる電流が上記の第２電流供給手段電流
れる電流と箕等しくなるように構成されていることを特
徴とする環１記載の増幅器。

３、上記のモデリング手段は、更に上記の第２活性デバ
イスの制御ノードに接続されていることを特徴とする環
１記載の増幅器。

４、上記のモデリング手段は、 上記の第１活性デバイスの制御ノードに接続された制御
ノードを有すると共に第１及び第２ノードを有する第１
トランジスタ、及び上記の第２活性デバイスの制御ノー
ドに接続された制御ノード、上記の第１トランジスタの
第１ノードに接続された第１ノード、及び上記の第１ト
ランジスタの第２ノードに接続された第２ノードを有す
る第２トランジスタによって構成されることを特徴とす
る環３記載の増幅器。

５、上記の保持手段は、上記の第１活性デバイスの第２
ノードに接続され、上記のモデリング手段電流れる電流
が減少する場合、上記の第１及び第２活性デバイス電流
れる電流を増加するフィードバック・ループ内の上記の
第１及び第２活性デバイス電流れる電流をｆｌｌＪ整す
る手段によって構成されることを特徴とする環１記載の
増幅器。

７、上記のモデリング手段は、 上記の第１活性デバイスの制御ノードに接続された制御
ノードを有すると共に第１及び第２ノードを有する第１
トランジスタ、及び上記の第２活性デバイスの制御ノー
ドに接続される制御ノード、上記の第１トランジスタの
第１ノードに接続される第１ノード、及び上記の第１ト
ランジスタの第２ノードに接続される第２ノードを有す
る第２トランジスタよって構成されることを特徴とする
項５記載の増幅器。

７、上記のモデリング手段は更に上記の第１トランジス
タの第２ノードに接続された第１ノード及び電流を調整
する上記の手段に接続された制御ノードを有する第３ト
ランジスタによって構成され、その結果、上記の第３ト
ランジスタ電流れる電流は上記の調整手段電流れる電流
に比例し、かつ上記の第３トランジスタは第２ノードを
有することを特徴とする環６記載の増幅器。

８、上記の調整手段は、上記の第１活性デバイスの第２
ノードに接続された第１ノード、上記の第３トランジス
タの制御ノードに接続された制御ノード、及び上記の第
３トランジスタの第２ノードに接続された第２ノードを
有する活性デバイスによって構成されることを特徴とす
る環７記載の増幅器。

９、上記の保持手段は、上記の第１及び第２活性デバイ
スの上記の少なくとも１つの第１ノードに接続され、増
幅器は、更に上記の第１活性デバイスの第２ノードに接
続され、上記の第１及び第２電流供給手段電流れる電流
の合計を調整する手段によって構成されることを特徴と
する環１記載の増幅器。

１０、上記のモデリング手段は、第３活性デバイスによ
って構成され、 上記の第１、第２、及び第３活性デバイスは各々第１極
性であり、 上記の保持手段は、上記の第１活性デバイスの第１ノー
ド及び上記の第３活性デバイスに接続された第２極性の
第４活性デバイスによって構成され、その結果、上記の
第４活性デバイス電流れる電流は、上記の第３活性デバ
イス電流れる電流が減少するに従って増加することを特
徴とする項９記載の増幅器。

１１、上記のモデリング手段は、上記の第１活性デバイ
スの制御ノードに接続される制御ノードを有すると共に
第１及び第２ノードを有する第１トランジスタ、及び 上記の第２活性デバイスの制御ノードに接続された制御
ノード、上記の第１トランジスタの第１ノードに接続さ
れた第１ノード、及び上記の第１トランジスタの第２ノ
ードに接続された第２ノードを有する第２トランジスタ
によって構成されることを特徴とする項９記載の増幅器
。

１２、上記のモデリング手段は、更に上記の第１及び第
２トランジスタの第２ノードに接続された第１ノード及
び上記の調整手段に接続された制御ノードを有する第３
トランジスタによって構成され、その結果、上記の第３
トランジスタ電流れる電流は上記の調整手段電流れる電
流に比例し、かつ上記の第３トランジスタは第２ノード
を有することを特徴とする環１１記載の増幅器。

１３．上記の調整手段は、上記の第１活性デバイスの第
２ノードに接続された第１ノード、上記の第３トランジ
スタの制御ノードに接続された制御ノード、及び上記の
第３トランジスタの第２ノードに接続された第２ノード
を有する第３活性デバイスによって構成されることを特
徴とする環１２記載の増幅器。

１４、差動増幅器において、上記の差動増幅器は、入力
を有すると共に第１及び第２出力を有する第１カレント
・ミラー、 第１ノードを有すると共に上記の第１カレント・ミラー
の第１出力に接続された第２ノードを有し、かつ１Ｍ御
ノードを有する第１活性デバイス、 第１ノードを有すると共に上記の第１カレント・ミラー
の第１出力に接続された第２ノードを有し、かつ制御ノ
ードを有する第２活性デバイス、 第１ノードを有すると共に上記の第１カレント・ミラー
の第２出力に接続された第２ノードを有し、かつ上記の
第１及び第２活性デバイスの制御ノードの中の第１制御
ノードに接続された制御ノードを有する第３活性デバイ
ス、 上記の第２活性デバイスの第１ノードに接続された入力
及び上記の第１活性デバイスの第１ノードに接続された
出力を有する第２カレント・ミラー、 上記の第３活性デバイスの第１ノードに接続された入力
を有すると共に出力を有する第３カレント・ミラー、及
び 上記の第３カレント・ミラーの出力に接続された制御ノ
ード及び上記の第１カレント・ミラーの入力に接続され
た第１ノードを有する第４活性デバイスによって構成さ
れることを特徴とする差動増幅器。

１５、上記の第３活性デバイスの第１ノードに接続され
た第１ノード、上記の第３活性デバイスの第２ノードに
接続された第２ノード、及び上記の第１及び第２活性デ
バイスの制御ノードの内の第２制御ノードに接続された
制御ノードを有する第５活性デバイスによって更に構成
されることを特徴とする環１４記載の増幅器。

１６、上記の第４活性デバイスの制御ノードとＡＣアー
スとして動作する端子の間に接続されるコンデンサーに
よって更に構成されることを特徴とする環１４記載の増
幅器。

１７、上記の第１カレント・ミラーは、上記の第１カレ
ント・ミラーの第２出力における電流が上記の第１カレ
ント・ミラーの第１出力の電流よりも小さくなるように
構成されることを特徴とする環１４記載の増幅器。

１８、上記の第３活性デバイスは、上記の第１及び第２
活性デバイスによって体験されるのと箕同じ電流密度を
体験するように構成されることを特徴とする環１７記載
の増幅器。

１９、電流を供給する出力を有する電流ソース、及び 上記の電流ソースの出力に接続された入力及び上記の第
３カレント・ミラーの出力に接続された出力を有する第
４カレント・ミラーによって更に構成されることを特徴
とする環１４記載の増幅器。

２０、上記の第４カレント・ミラーは、その出力が上記
の第４カレント・ミラーのカスコード段によって与えら
れることを特徴とする環１９記載の増幅器。

２１、上記の第１カレント・ミラーは、第１極性を示す
活性デバイスによって構成され、上記の第１、第２及び
第３活性デバイスは、各々上記の第１極性を示し、そし
て 上記の第２及び第３カレント・ミラーは、各々第２極性
を示す活性デバイスによって構成されることを特徴とす
る環１４記載の増幅器。

２２、上記の第２及び第３カレント・ミラーは、各々そ
れらの出力に与えられる電流がそれらの入力の電流と箕
等しくなるように楕成されていることを特徴とする環１
４記載の増幅器。

２３、第１、第２、及び第３出力を有する第１カレント
・ミラー、 上記の第１カレント・ミラーの第１出力に接続されると
共に出力を有する第２カレント・ミラー、 第１及び第２活性デバイスであって、各々は第１、第２
、及び制御ノードを有し、上記の第１及び第２活性デバ
イスの第２ノードは共に接続され、かつ上記の第１カレ
ント・ミラーの第２出力に接続されている第１及び第２
活性デバイス、 第３及び第４活性デバイスであって、各々は第１、第２
、及び制御ノードを有し、上記の第３及び第４活性デバ
イスの制御ノードは、それぞれ、上記の第１及び第２活
性デバイスの制御ノードに接続され、上記の第３及び第
４活性デバイスの第２ノードは共に接続され、かつ上記
の第２カレント・ミラーの出力に接続されている第３及
び第４活性デバイス、上記の第２カレント・ミラーの出
力に接続された第１制御ノード、上記の第１カレント・
ミラーの第３出力に接続された第２ノード、及び上記の
第１及び第２活性デバイスの制御ノードの内の第１制御
ノードに接続された制御ノードを有する第５活性デバイ
ス、 上記の第１及び第２活性デバイスの第１ノードに、それ
ぞれ、接続された入力と出力を有する第３カレント・ミ
ラー、 上記の第３活性デバイスの第１ノードに接続された入力
と上記の第３カレント・ミラーの出力に接続された出力
を有する第４カレント・ミラー、及び 上記の第４活性デバイスの第１ノードに接続された入力
と上記の第３カレント・ミラーの入力に接続された出力
を有する第５カレント・ミラーによって構成されること
を特徴とする差動増幅器。

２４、上記の第５活性デバイスの第１ノードに接続され
た第１ノード、上記の第５活性デバイスの第２ノードに
接続された第２ノード、及び上記の第１及び第２活性デ
バイスの制御ノードの内の第２制御ノードに接続された
制御ノードを有する第６活性デバイスによって更に構成
されることを特徴とする環２３記載の増幅器。

２５、上記の第１カレント・ミラーは、上記の第１カレ
ント・ミラーの第１、第２、及び第３出力の各々におけ
る電流が上記の第１カレント・ミラーの上記の第１、第
２、及び第３出力の内の他の出力における電流に箕等し
くなるように構成され、そして 上記の第３、第４、及び第５カレント・ミラーは、各々
それらの出力で発生する電流が、それぞれ、それらのカ
レント・ミラーの入力の電流に箕等しくなるように構成
されていることを特徴とする環２３記載の増幅器。

２６、上記の第２カレント・ミラーは、上記の第２カレ
ント・ミラーの出力で発生する電流が上記の第２カレン
ト・ミラーの入力における電流よりも大きいことを特徴
とする環２３記載の増幅器。

２７、上記の第１カレント・ミラーは、上記の第２及び
第３出力が上記の第１カレント・ミラーのカスコード段
によって与えられ、そして 上記の第２カレント・ミラーは、上記の第２カレント・
ミラーの出力が上記の第２カレント・ミラーのカスコー
ド段によって与えられるように構成されていることを特
徴とする環２３記載の増幅器。

２８、同相の範囲を拡張する差動増幅器回路に於いて、
上記の増幅器は、 １つの入力を有する上記の増幅器の差動入力段、 上記の増幅器の上記の差動入力段にバイアス電流を供給
する手段、 上記の差動入力段の上記のバイアス電流をシュミレート
するイメージ電流を発生する手段であって、上記の発生
手段は上記の差動入力段から分離していて、上記の差動
入力段の上記の信号入力に接続された入力を有する発生
手段、及び上記のバイアス電流を８一定の水準に保持す
るため、上記の発生手段のイメージ電流に応答して上記
の供給手段のバイアス電流をＩＩＩ御する手段によって
構成されることを特徴とする増幅器。

負のフィードバック・ループを形成するため、上記の発
生手段のイメージ電流を上記の差動入力段にフィードバ
ックする手段によって更に構成され、その結果、上記の
供給手段は、上記のイメージ電流の減少に応答して上記
のバイアス電流を増加することを特徴とする環２８記載
の増幅器。

３０、定電流を発生させる手段によって更に構成され、
その結果、上記のイメージ電流発生手段は、上記のイメ
ージ電流を発生させる場合に・上記の定電流の少なくと
も一部を利用し、上記の供給手段は、上記のイメージ電
流の減少に応答して上記の定電流の少なくとも一部を利
用を利用することを特徴とする環２８記載の増幅器。

３１、差動増幅器の同相範囲を拡張する方法において、
上記の方法は、 差動増幅器の差動入力段にバイアス電流を供給するステ
ップ、 差動入力段のバイアス電流をシュミレートするイメージ
電流を発生するステップであって、上記の発生は上記の
差動入力段から離れて位置し、差動入力段の入力と接続
された入力を有するイメージ電流を発生するステップ、
及び バイアス電流を婁一定の水準に保持するため、上記の発
生ステップのイメージ電流に応答して上記の供給ステッ
プのバイアス電流を制御するステップによって構成され
ることを特徴とする方法。

３２、負のフィードバック・ループを形成するため、上
記の発生ステップのイメージ電流を差動入力段にフィー
ドバックするステップによって更に構成され、その結果
、上記の供給ステップは、イメージ電流の減少に応答し
てバイアス電流を増加させることを特徴とする環３１記
載の方法。

３３、定電流を発生するステップによって更に構成され
、その結果、上記のイメージ電流発生するステップは、
上記のイメージ電流を発生する場合に、上記の定電流の
少なくとも一部を利用し、上記の供給ステップは、上記
のイメージ電流の減少に応答して上記の定電流の少なく
とも一部を利用することを特徴とする環３１記載の方法
。

３４、差動増幅器（１０）の入力段（３４）電流れるバ
イアス電流をイメージ即ちシュミレートする回路（１８
）を有する差動増幅器（１０）が開示され、このイメー
ジ回路（１８）は、差動増幅器の入力段と類似し、差動
増幅器（ｌＯ）の信号入力（２８，３０）に接続され、
このようなバイアス電流を反映する出力信号を与え、本
発明の１実施例は、定電流ソース（２６）の調整を改善
するため、この出力信号を差動増幅器の入力段（３４）
にフィードバックし、別の実施例は、差動増幅器の入力
段〈３４）内の定電流ソース（２６）が定電流の供給を
維持しない場合、電流を外部ソース（８６）から差動増
幅器の入力段（３４）に切り替えるため、この信号を使
用する。

【図面の簡単な説明】

第１図は、本発明の単純化されたブロック図を示す。 第２図は、本発明の第１実施例の概略回路図である。 第３図は、本発明の第２実施例の概略回路図である。 １０・・・差動増幅器 １２．２７・・・端子 １４．１６・・・電流ソース ２４・・・出力端子 ２８．３０・・・入力端子 ２６・・・翼一定の電流ソース ２７・・・ ３２・・・適応バイアス制御回路 ３４・・・差動入力段

Claims (1)

1. 【特許請求の範囲】 １、差動増幅器回路において、上記の差動増幅器回路は
   、 第１及び第２電流供給手段であって、上記の第１電流供
   給手段を流れる電流は上記の第２電流供給手段を流れる
   電流と比例する第１及び第２電流供給手段、 第１及び第２ノードを有すると共に制御ノードを有する
   第１活性デバイスであって、上記の第１活性デバイスの
   第１ノードは上記の第１電流供給手段に接続されている
   第１活性デバイス、 第１及び第２ノードを有すると共に制御ノードを有する
   第２活性デバイスであって、上記の第２活性デバイスの
   第１ノードは上記の第２電流供給手段に接続され、上記
   の第１活性デバイスの第２ノードは上記の第２活性デバ
   イスの第２ノードに接続されている第２活性デバイス、 上記の第１活性デバイスの制御ノードに接続され、上記
   の第１活性デバイスを流れる電流をモデリングする手段
   、及び 上記のモデリング手段及び上記の第１及び第２活性手段
   の少なくとも１つに接続され、上記の第１及び第２電流
   供給手段を流れる電流を各一定に保持する手段によって
   構成されることを特徴とする差動増幅器回路。