JPH07273558A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 不動作時には電流が流れず、電圧降下を生じ
ない半導体集積回路を提供する。 【構成】 複数のＮＭＯＳ６２，６３によるカレントミ
ラー回路と、複数のＮＭＯＳ６８，６９とインバータ７
０による第１スイッチ回路６４と、ＮＭＯＳ７１による
第２スイッチ回路６５とで半導体集積回路６１が形成さ
れる。第１スイッチ回路６４が導通し、第２スイッチ回
路６５が遮断されると、半導体集積回路６１は動作状態
となるが、第１スイッチ回路６４は電流経路には挿入さ
れていないから電流は流れず、電圧降下は生じない。第
１スイッチ回路６４が遮断され、第２スイッチ回路６５
が導通すると、半導体集積回路６１は不動作状態となる
が、このとき半導体集積回路６１中の電流は０で、電力
消費は生じない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、定電流回路を含む半導
体集積回路に関し、さらに詳しくはＭＯＳ（Metal Oxid
e Semiconductor）オペアンプ回路などに好適に実施さ
れる半導体集積回路に関する。

【０００２】

【従来の技術】図９は、従来技術による半導体集積回路
１の構成を示す回路図である。半導体集積回路１は、た
とえば「超ＬＳＩのためのアナログ集積回路技術・下巻
Ｐ．２８５（培風館）」に記載されている。半導体集積
回路１は、対をなすＮチャンネルＭＯＳＦＥＴ（以下、
「ＮＭＯＳ」という）２，３を含んで形成される。一方
のＮＭＯＳ２のドレインとゲート間は短絡され、ゲート
−ソース間電圧ＶｇｓはＮＭＯＳ２が飽和モードに保た
れるレベルに設定される。ＮＭＯＳ２のドレインと電源
ラインＬ間には、図示しない抵抗などで実現される基準
電流源４が接続され、ＮＭＯＳ２，３のゲートとソース
は、バイアスラインＢと接地ラインＧとにそれぞれ共通
に接続され、カレントミラー回路が形成されている。

【０００３】これによって基準電流側のＮＭＯＳ２に基
準電流Ｉ２が流れると、カレントミラーであるＮＭＯＳ
３には、前記基準電流Ｉ２に対応して、ゲート幅と長さ
の比に応じた定電流Ｉ３が定電流出力端子５からＮＭＯ
Ｓ３の方向に流入する。半導体集積回路１は、電源電圧
Ｖｄｄが電源ラインＬに印加されている間は、常に電流
Ｉ２＋Ｉ３が流れ、電力を消費する。

【０００４】図９に示されている半導体集積回路１は、
一対のＮＭＯＳ２，３で構成されているけれども、前記
文献Ｐ．３０１に記載されているように、Ｐチャンネル
ＭＯＳＦＥＴ（以下、「ＰＭＯＳ」という）でも構成す
ることができる。

【０００５】図１０は、他の従来例による半導体集積回
路６の構成を示す回路図である。半導体集積回路６は一
対のＰＭＯＳ７，８を含んで構成され、一方のＰＭＯＳ
７のドレインとソース間は短絡され、ゲート−ソース間
電圧−Ｖｇｓは、ＰＭＯＳ７が飽和モードに保たれるレ
ベルに設定されている。一方のＰＭＯＳ７のドレインと
接地ラインＧ間には、図示しない抵抗などで実現される
基準電流源９が接続され、ＰＭＯＳ７，８のゲートとソ
ースは、バイアスラインＢと電源ラインＬとにそれぞれ
共通に接続され、カレントミラー回路が形成されてい
る。

【０００６】したがって基準電流側のＰＭＯＳ７に基準
電流Ｉ７が流れると、カレントミラーであるＰＭＯＳ８
には、前記基準電流Ｉ７に対応して、ゲート幅と長さの
比に応じた定電流Ｉ８が電源ラインＬから定電流出力端
子１０の方向に流入する。この半導体集積回路６は、電
源電圧Ｖｄｄが電源ラインＬに印加されている間は、常
に電流Ｉ７＋Ｉ８が流れ、電力を消費する。

【０００７】図９に示されている半導体集積回路１と、
図１０に示されている半導体集積回路６とは、使用され
ているトランジスタの極性が逆で、図示しない負荷が電
源ラインＬ側に接続されるか、接地ラインＧ側に接続さ
れるかが異なるけれども、動作は同じである。このよう
な半導体集積回路１，６は、たとえばオペアンプなどの
定電流駆動電源として、広く使用されている。

【０００８】図１１は、従来技術によるオペアンプ１１
の電気的構成を示す回路図である。オペアンプ１１は、
入力段１２と、出力段１３と、カレントミラー回路１４
とを含み、これらの回路ブロックは図示しない共通基板
上に一体的にモノリシック形成される。カレントミラー
回路１４は、基準電流側のＮＭＯＳ１６と、カレントミ
ラーのＮＭＯＳ１７，１８とを含んで形成され、ＮＭＯ
Ｓ１６のドレインには、図示しない抵抗などで実現され
る基準電流源１５が接続されている。これによってＮＭ
ＯＳ１６に基準電流Ｉ１１が流入すると、負荷である入
力段１２と出力段１３とには、それぞれ定電流Ｉ１２，
Ｉ１３が電源ラインＬから流入する。

【０００９】オペアンプ１１の入力段１２は、対をなす
ＮＭＯＳ１９とＮＭＯＳ２０とによって差動増幅回路２
１が形成され、ＮＭＯＳ１９，２０のゲートは、反転入
力端子２２と非反転入力端子２３とにそれぞれ接続され
ている。入力段１２に流れる定電流Ｉ１２は、反転入力
端子２２と非反転入力端子２３とに印加される入力信号
に関係なく一定である。また、出力段１３に流れる定電
流Ｉ１３も、入力段１２からの入力される信号に関係な
く一定である。したがって従来技術によるオペアンプ１
１では、電源ラインＬに電源電圧Ｖｄｄが印加されてい
る間は、不動作時でも常に電流Ｉ１１＋Ｉ１２＋Ｉ１３
が流れることになる。

【００１０】図１１ではオペアンプ１１の定電流回路部
は複数のＮＭＯＳで構成されているけれども、図１２に
示されるように、ＰＭＯＳでオペアンプ３１を構成して
もよい。オペアンプ３１は、前記文献Ｐ．３１７に記載
されている。

【００１１】オペアンプ３１は、入力段３２と、出力段
３３と、カレントミラー回路３４とを含み、これらの回
路ブロックは図示しない共通基板上に一体的にモノリシ
ック形成される。カレントミラー回路３４は、基準電流
側のＰＭＯＳ３６と、カレントミラーのＰＭＯＳ３７，
３８とを含んで形成され、ＰＭＯＳ３６のドレインには
図示しない抵抗などで実現される基準電流源３５が接続
されている。これによってＰＭＯＳ３６に基準電流Ｉ３
１が流入すると、負荷である入力段１２と出力段１３と
には、定電流Ｉ３２，Ｉ３３が電源ラインＬから流入す
る。

【００１２】オペアンプ３１の入力段３２は、対をなす
ＰＭＯＳ３９とＰＭＯＳ４０とによって差動増幅回路４
１が形成され、ＰＭＯＳ３９，４０のゲートは、反転入
力端子４２と非反転入力端子４３とにそれぞれ接続され
ている。入力段３２に流れる前記定電流Ｉ３２は、反転
入力端子４２と非反転入力端子４３とに印加される入力
信号に関係なく一定である。また、出力段３３に流れる
定電流Ｉ３３も、入力段３２からの入力信号に関係なく
一定である。したがって従来技術によるオペアンプ３１
では、電源ラインＬに電源電圧Ｖｄｄが印加されている
間は、不動作時でも常に電流Ｉ３１＋Ｉ３２＋Ｉ３３が
流れることになる。

【００１３】近時は、電池を用いて屋外で使用される携
帯型機器が増え、それに伴って機器の小形化軽量化とと
もに、長時間使用の要求が強まっている。機器の使用時
間を延ばして電池寿命を長くするには、消費電力を低減
させる以外になく、たとえば機器を動作させないときの
電力消費を極力抑えなくてはならない。そのために、不
動作時には回路を電源断とする構成が提案されている。

【００１４】図１３は、従来技術による半導体集積回路
１の電源断を実現する構成を示す回路図である。従来技
術では、図１３に示されるように、電源ラインＬと、半
導体集積回路１との間に直列にスイッチＳが接続され、
制御信号ＣｏｎｔによってスイッチＳの開閉が制御され
る。スイッチＳにはアナログスイッチ回路が使用され
る。スイッチＳが開かれると基準電流Ｉ２が断たれるの
で、カレントミラーのＮＭＯＳ３を流れる定電流Ｉ３も
断たれて、半導体集積回路１の電力消費が０になる。

【００１５】図１４は、半導体集積回路の電源断に使用
されるアナログスイッチ回路５１の構成例を示す回路図
である。アナログスイッチ回路５１は、図１４（ａ）に
示されるように、互いに逆極性のＰＭＯＳ５２およびＮ
ＭＯＳ５３と、インバータ５４とを含む。ＰＭＯＳ５２
およびＮＭＯＳ５３のドレインおよびソースは、それぞ
れスイッチ端子５６，５７とにそれぞれ共通に接続され
ている。ＮＭＯＳ５３のゲートは制御端子５５に接続さ
れ、ＮＭＯＳ５３のゲートとＰＭＯＳ５２のゲート間に
は、インバータ５４が接続されている。

【００１６】制御端子５５に与えられる制御信号Ｃｏｎ
ｔのレベルがハイレベル（以下、「Ｈ」と記すこともあ
る）のとき、ＰＭＯＳ５２とＮＭＯＳ５３とはともに導
通して、スイッチ端子５６，５７間が閉成され、制御信
号Ｃｏｎｔがローレベル（以下、「Ｌ」と記すこともあ
る）のときはともに遮断されて、スイッチ端子５６，５
７間は開放される。したがってスイッチ端子５６，５７
を前掲図１３の電源ラインＬと半導体集積回路１とにそ
れぞれ接続して、制御信号Ｃｏｎｔでアナログスイッチ
回路５１の導通遮断を制御することによって、半導体集
積回路１に流れる電流を０とすることができ、これによ
って消費電力の低減化が図られている。

【００１７】

【発明が解決しようとする課題】しかしながら、前述の
従来技術によるアナログスイッチ回路５１は、図１４
（ｂ）の等価回路で示されるように、導通時のスイッチ
端子５６，５７間のオン抵抗Ｒｏｎが比較的大きく、前
掲図１３のように電源ラインＬと半導体集積回路１の間
に直列に接続されると、回路の消費電流および基準電流
Ｉ２と、前記オン抵抗Ｒｏｎとによる電圧降下が生じ、
このため回路に供給される電源電圧が低下したり、電流
が制約されるなどの不具合が生じて、半導体集積回路を
組み込んだ回路や回路を組み込んだ機器の性能が劣化す
る。

【００１８】このような不具合を避けるためにオン抵抗
Ｒｏｎの抵抗値を下げようとすれば、基板上でのアナロ
グスイッチ回路５１の占有面積が増大して、小形化の要
求に反する結果となってしまう。また近時、特に屋外使
用の携帯用機器などでは、電池寿命を延ばすために、電
源電圧が引下げられる傾向にあるが、オン抵抗Ｒｏｎが
比較的高いアナログスイッチ回路５１では、電圧降下分
だけ内部回路の電源電圧が低くなってしまうという問題
点がある。このように従来技術では、性能劣化を招くこ
となく、半導体集積回路やオペアンプの不動作時の電流
消費を低減させることは困難である。したがって回路の
不動作時には電流を流さないで電力消費を低減させる半
導体集積回路が所望されている。

【００１９】本発明の目的は、回路の性能になんら影響
を与えることなく、不動作時には電流を遮断して、電力
消費を低減させることができる半導体集積回路を提供す
ることである。

【００２０】

【課題を解決するための手段】本発明は、単一の半導体
基板上に、ＮチャンネルＦＥＴ（Field EffectTransist
or）のゲート電極にバイアス電圧を入力することによっ
て前記ＦＥＴのドレイン電極から定電流を出力する定電
流回路と、前記バイアス電圧を接地電位に短絡させるス
イッチとを形成することを特徴とする半導体集積回路で
ある。

【００２１】また本発明は、単一の半導体基板上に、Ｐ
チャンネルＦＥＴのゲート電極にバイアス電圧を入力す
ることによった前記ＦＥＴのドレイン電極から定電流を
出力する定電流回路と、前記バイアス電圧を電源電位に
短絡させるスイッチとを形成することを特徴とする。

【００２２】また本発明は、単一の半導体基板上に、Ｍ
ＯＳオペアンプ回路を形成し、該ＭＯＳオペアンプ回路
は、ＮチャンネルＦＥＴのゲート電極にバイアス電圧を
入力することによって前記ＦＥＴのドレイン電極から定
電流を出力する定電流回路と、前記バイアス電圧を接地
電位に短絡させるスイッチとを含むことを特徴とする。

【００２３】さらに本発明は、単一の半導体基板上に、
ＭＯＳオペアンプ回路を形成し、該ＭＯＳオペアンプ回
路は、ＰチャンネルＦＥＴのゲート電極にバイアス電圧
を入力することによって前記ＦＥＴのドレイン電極から
定電流を出力する定電流回路と、前記バイアス電圧を電
源電位に短絡させるスイッチとを含むことを特徴とす
る。

【００２４】さらにまた本発明は、予め定めるプログラ
ム命令を記憶する記憶手段と、前記プログラム命令を順
次実行する制御手段とを備え、前記制御手段は、前記プ
ログラム命令に基づいて前記スイッチを導通／遮断する
制御信号を出力することを特徴とする。

【００２５】

【作用】本発明に従う半導体集積回路は、単一の半導体
基板上に、ＮチャンネルＦＥＴまたはＰチャンネルＦＥ
Ｔのゲート電極にバイアス電圧を入力することによって
該ＦＥＴのドレイン電極から定電流を出力する定電流回
路を形成し、バイアス電圧を接地電位または電源電位に
短絡させるスイッチを有し、スイッチによって前記定電
流回路のオン／オフが制御される。

【００２６】また本発明に従う半導体集積回路は、単一
の半導体基板上に、前記定電流回路と、スイッチを含む
ＭＯＳオペアンプ回路が形成される。前記スイッチによ
って、当該ＭＯＳオペアンプのオン／オフが制御され
る。

【００２７】さらに本発明に従う半導体集積回路は、予
め定めるプログラム命令を記憶する記憶手段と、前記プ
ログラム命令に基づき前記スイッチを導通／遮断する制
御信号を出力する制御手段とを有する。これによって集
積回路内に一体的に形成される複数のオペアンプなどの
オン／オフをプログラム制御によって制御することがで
きる。

【００２８】

【実施例】図１は、本発明の一実施例である半導体集積
回路６１の電気的構成を示す回路図である。半導体集積
回路６１は、対をなすＮＭＯＳ６２，６３と、第１スイ
ッチ回路６４と、第２スイッチ回路６５とを含んで形成
される。ＮＭＯＳ６２，６３の各ゲートはバイアスライ
ンＢに共通に接続され、各ソースは接地ラインＧに共通
に接続されている。一方のＮＭＯＳ６２のドレインは図
示しない抵抗などで実現される基準電流源６６に接続さ
れ、他方のＮＭＯＳ６３のドレインは定電流出力端子６
７に接続されている。

【００２９】第１スイッチ回路６４は、アナログスイッ
チ回路で実現され、互いに逆極性のＮＭＯＳ６８，ＰＭ
ＯＳ６９と、ＮＭＯＳ６８，ＰＭＯＳ６９のゲート間に
介在されるインバータ７０とを含んで形成されている。
第２スイッチ回路６５はＮＭＯＳ７１で形成される。第
１スイッチ回路６４のスイッチ端子７２，７３は、ＮＭ
ＯＳ６２のドレインとバイアスラインＢ間に接続され、
第２スイッチ回路６５のスイッチ端子７５，７６はバイ
アスラインＢと接地ラインＧ間に接続されている。また
第１スイッチ回路の制御端子７４と第２スイッチ回路６
５の制御端子７７とは、制御入力端子７８に共通に接続
され、外部から入力される制御信号Ｃｏｎｔによって制
御される。

【００３０】制御信号ＣｏｎｔのレベルがＬのときは、
第１スイッチ回路６４を構成するＮＭＯＳ６８とＰＭＯ
Ｓ６９はともに導通し、スイッチ端子７２−スイッチ端
子７３間が閉成される。同時に第２スイッチ回路６５の
ＮＭＯＳ７１が遮断されてスイッチ端子７５−スイッチ
端子７６間は開放される。また逆に制御信号Ｃｏｎｔが
Ｈのときは、第１スイッチ回路６４のスイッチ端子７
２，７３間は開放され、第２スイッチ回路６５のスイッ
チ端子７５，７６間が閉成される。

【００３１】したがって制御信号ＣｏｎｔのレベルがＬ
のときは、基準電流源６６側のＮＭＯＳ６２のドレイン
とゲート間が接続され、バイアスラインＢと接地ライン
Ｇ間は開放される。これによってＮＭＯＳ６２，６３に
よるカレントミラー回路が形成され、基準電流源６６側
のＮＭＯＳ６２は能動化されて基準電流Ｉ６１が流れ、
カレントミラーのＮＭＯＳ６３のドレインに接続されて
いる定電流出力端子６７からは定電流Ｉ６２が流入す
る。定電流Ｉ６２と基準電流Ｉ６１の電流比は、ＮＭＯ
Ｓ６２とＮＭＯＳ６３のそれぞれのゲート幅と長さのサ
イズ比によって定められる。また第２スイッチ回路６５
は、第１スイッチ回路６４の閉成時と開放時の電流の回
り込みを防止するために設けられている。

【００３２】制御信号ＣｏｎｔがＨのときは、ＮＭＯＳ
６２のドレイン−バイアスラインＢ間が開放され、バイ
アスラインＢと接地ラインＧ間が接続される。このため
バイアスラインＢのレベルは接地電位となって、ＮＭＯ
Ｓ６２，６３はともに非能動化されて遮断状態となる。
したがって基準電流Ｉ６２も定電流Ｉ６３も流れなくな
り、半導体集積回路６１を動作させないときは電力消費
が０となる。

【００３３】本発明において注目すべきは、第１スイッ
チ回路６４をＮＭＯＳ６２のドレインとバイアスライン
Ｂ間に接続し、第２スイッチ回路６５をバイアスライン
Ｂと接地ラインＧ間に接続していることである。第１ス
イッチ回路６４を形成するアナログスイッチ回路は、前
述のようにオン抵抗Ｒｏｎの抵抗値が比較的大きいため
に、電流経路に挿入する場合には電圧降下が問題となる
のであるが、本実施例ではＮＭＯＳ６２のゲート側に接
続されているため、基準電流Ｉ６２はなんら影響されな
い。また第１スイッチ回路６４にも電流は流れない。し
たがって従来技術で述べられているような問題点が解消
されるのである。

【００３４】前述の実施例では、半導体集積回路６１は
ＮＭＯＳ６２，６３によるカレントミラー回路で形成さ
れているが、図２に示されるように、ＰＭＯＳを用いて
半導体集積回路８１が構成されるようにしてもよい。図
２に示される半導体集積回路８１は、対をなすＰＭＯＳ
８２，８３と、第１スイッチ回路８４と、第２スイッチ
回路８５とを含んで形成される。ＰＭＯＳ８２，８３の
各ゲートはバイアスラインＢに共通に接続され、各ソー
スは電源ラインＬに共通に接続されている。一方のＰＭ
ＯＳ８２のドレインは、図示しない抵抗などで実現され
る基準電流源８６を介して接地ラインＧに接続され、他
方のＮＭＯＳ６３のドレインは定電流出力端子８７に接
続されている。

【００３５】第１スイッチ回路８４は、アナログスイッ
チ回路で実現され、互いに逆極性のＰＭＯＳ８８，ＮＭ
ＯＳ８９と、ＰＭＯＳ８８，ＮＭＯＳ８９のゲート間に
介在されるインバータ９０とを含んで形成される。第２
スイッチ回路８５はＰＭＯＳ９１で形成される。第１ス
イッチ回路８４のスイッチ端子９２，９３は、ＰＭＯＳ
８２のドレインとバイアスラインＢ間に接続され、第２
スイッチ回路８５のスイッチ端子９５，９６はバイアス
ラインＢと電源ラインＬ間に接続されている。また第１
スイッチ回路８４の制御端子９４と第２スイッチ回路８
５の制御端子９７とは、制御入力端子７８に共通に接続
され、外部から入力される制御信号Ｃｏｎｔによって制
御される。

【００３６】制御信号ＣｏｎｔのレベルがＨのときは、
第１スイッチ回路８４を構成するＰＭＯＳ８８とＮＭＯ
Ｓ８９はともに導通し、スイッチ端子９２−スイッチ端
子９３間が閉成される。同時に第２スイッチ回路８５の
ＰＭＯＳ９１が遮断されてスイッチ端子９５−スイッチ
端子９６間は開放される。また逆に制御信号Ｃｏｎｔが
Ｌのときは、第１スイッチ回路８４のスイッチ端子９
２，９３間は開放され、第２スイッチ回路８５のスイッ
チ端子９５，９６間が閉成される。

【００３７】したがって制御信号ＣｏｎｔのレベルがＨ
のときは、基準電流源８６側のＰＭＯＳ８２のドレイン
とゲート間が接続され、バイアスラインＢと電源ライン
Ｌ間は開放される。これによってＰＭＯＳ８２，８３に
よるカレントミラー回路が形成され、基準電流源８６側
のＰＭＯＳ８２は能動化されて基準電流Ｉ８２が流れ、
カレントミラーのＰＭＯＳ８３のドレインに接続されて
いる定電流出力端子８７に定電流Ｉ８３が流入する。定
電流出力端子８７と接地ラインＧ間には図示しないオペ
アンプなどの負荷が接続される。定電流Ｉ８３と基準電
流Ｉ８２の電流比は、ＰＭＯＳ８２とＰＭＯＳ８３のそ
れぞれのゲート幅と長さのサイズ比によって定められ
る。また第２スイッチ回路８５は、第１スイッチ回路８
４の閉成時と開放時の電流の回り込みを防止するために
設けられている。

【００３８】制御信号ＣｏｎｔがＬのときは、ＰＭＯＳ
８２のドレイン−バイアスラインＢ間が開放され、バイ
アスラインＢと電源ラインＬ間が接続される。このため
バイアスラインＢのレベルは電源電圧Ｖｄｄと等しくな
って、ＰＭＯＳ８２，８３はともに非能動化されて遮断
状態となる。したがって定電流回路８１を動作させない
ときは、基準電流Ｉ８２も定電流Ｉ８３も流れなくな
り、電力消費は０となる。

【００３９】前述の実施例では、半導体集積回路６１，
８１には、いずれも一対のＮＭＯＳ６２，６３あるいは
ＰＭＯＳ８２，８３で形成されるカレントミラー回路が
組込まれているが、図３や図４に示される多段構成のカ
レントミラー回路にも実施することができる。

【００４０】図３は、本発明の他の実施例を示す回路図
である。半導体集積回路６０１は、一対のＮＭＯＳ６０
２，６０３と一対のＮＭＯＳ６０４，６０５とから成る
２つのカレントミラー回路をカスケード接続して形成さ
れる。基準電流源６０６は、電源ラインＬと上段のＮＭ
ＯＳ６０２のドレイン間に接続され、基準電流源６０６
側に接続されている上段のＮＭＯＳ６０２のソースと下
段のＮＭＯＳ６０４のドレインとの接続点は、第１スイ
ッチング回路６４ａを介して第２バイアスラインＢ２に
接続されている。また第２バイアスラインＢ２と接地ラ
インＧの間には、第２スイッチング回路６５ａが接続さ
れている。これら２つのスイッチング回路６４ａ，６５
ａは、前掲図１に示されている第１スイッチング回路６
４および第２スイッチング回路６５と同一の回路構成の
ため、図３では等価回的に接点のみが示されている。

【００４１】第１スイッチング回路６４ａと第２スイッ
チング回路６５ａは、入力される制御信号Ｃｏｎｔによ
って一方がＯＮのとき他方がＯＦＦするように、たがい
に反対の動作を行う。半導体集積回路６０１を動作させ
る際には、Ｌレベルの制御信号Ｃｏｎｔを与えることに
よって、第１スイッチング回路６４ａは閉成し、第２ス
イッチング回路６５ａは開放する。これによって下段の
ＮＭＯＳ６０２のドレイン−ゲート間が接続され、第２
バイアスラインＢ２にバイアスレベルが印加される。半
導体集積回路６０１は能動化され、ＮＭＯＳ６０３のド
レインに接続されている定電流端子６０７には定電流Ｉ
６０３が流入する。

【００４２】Ｈレベルの制御信号Ｃｏｎｔが入力される
と、第１スイッチング回路６４ａと第２スイッチング回
路６５ａは前記とは反対に動作し、ＮＭＯＳ６０２のド
レイン−ゲート間は遮断され、第２バイアスラインＢ２
と接地ラインＧ間が短絡される。したがって半導体集積
回路６０１は非能動化され、定電流Ｉ６０３は遮断され
る。図３では、半導体集積回路６０１を各一対のＮＭＯ
Ｓで形成しているけれども、たとえば前掲図１に対する
図２のように、半導体集積回路６０１をＰＭＯＳで構成
するようにしてもよい。

【００４３】図４は、本発明の他の実施例を示す回路図
である。図４ではいわゆるウイルソン型と称せられる定
電流回路を、本発明による半導体集積回路７００で実現
する実施例が示されている。２個のＮＭＯＳ７０１，７
０２のソースとドレインが直列に接続されて定電流Ｉ７
０１の出力経路が形成され、前記ソースとドレインの接
続点と第２バイアスラインＢ２間には、第１スイッチン
グ回路６４ａが接続され、第２バイアスラインＢ２と接
地ラインＧ間には第２スイッチング回路６５ａが接続さ
れている。これら２つのスイッチング回路６４ａ，６５
ａは、前掲図１に示されている第１スイッチング回路６
４および第２スイッチング回路６５と同一の回路構成の
ため、図３では等価回的に接点のみが示されている。第
１スイッチング回路６４ａと第２スイッチング回路６５
ａは、入力される制御信号Ｃｏｎｔによって一方がＯＮ
のとき他方がＯＦＦするように、互いに反対の動作を行
う。

【００４４】電源ラインＬとＮＭＯＳ７０３のドレイン
間には基準電流源７０４が接続され、ＮＭＯＳ７０３の
ドレインとＮＭＯＳ７０１のゲートとは、第１バイアス
ラインＢ１でたがいに接続されている。またＮＭＯＳ７
０３とＮＭＯＳ７０２のゲートとは第２バイアスライン
Ｂ２で互いに接続されている。半導体集積回路７００を
動作させる際には、Ｌレベルの制御信号Ｃｏｎｔを与え
ることによって、第１スイッチング回路６４ａは閉成
し、第２スイッチング回路６５ａは開放する。これによ
って下段のＮＭＯＳ７０２のドレイン−ゲート間が接続
され、第２バイアスラインＢ２にバイアスレベルが印加
される。半導体集積回路７００は能動化し、上段のＮＭ
ＯＳ７０１のドレインに接続されている定電流端子７０
５には定電流Ｉ７０１が流入する。

【００４５】Ｈレベルの制御信号Ｃｏｎｔが入力される
と、第１スイッチング回路６４ａと第２スイッチング回
路６５ａは前記とは反対に動作し、ＮＭＯＳ７０２のド
レイン−ゲート間は遮断され、第２バイアスラインＢ２
と接地ラインＧ間が短絡される。したがって半導体集積
回路７００は非能動化され、定電流Ｉ７０１は遮断され
る。なお図４では、半導体集積回路７００を各一対のＮ
ＭＯＳで形成しているけれども、たとえば前掲図１に対
する図２のように、半導体集積回路７００をＰＭＯＳで
構成するようにしてもよい。

【００４６】図５は、本発明の他の実施例の電気的構成
を示す回路図である。図５では、本発明による半導体集
積回路１１１がオペアンプ１０１に用いられている例が
示されている。オペアンプ１０１は、半導体集積回路１
１１と、差動増幅回路１３１と、出力回路１５１とを含
んで形成され、これらの回路ブロックはいずれも共通基
板上に一体的にモノリシック形成される。

【００４７】半導体集積回路１１１は、前掲図１に示さ
れている半導体集積回路６１に類似し、とくに回路中の
第１スイッチ回路６４と第２スイッチ回路６５とは、図
１図示のものと同一の構成のため同一の参照符を付して
ある。半導体集積回路１１１は、３個のＮＭＯＳ１１
２，１１３，１１４と、第１スイッチ回路６４と、第２
スイッチ回路６５とを含んで構成される。後述するよう
に、第１スイッチ回路６４が閉成され、第２スイッチ回
路６５が開放されるときは、カレントミラー回路が形成
される。ＮＭＯＳ１１２のドレインには図示しない抵抗
などで実現される基準電流源１１７が接続され、カレン
トミラーを形成するＮＭＯＳ１１３，１１４には、負荷
である差動増幅回路１３１と出力回路１５１の電流帰路
とが接続されている。

【００４８】差動増幅回路１３１は、対をなすＮＭＯＳ
１３２，１３３によって、反転入力端子１３７と非反転
入力端子１３８とを備える差動増幅器１３４が形成され
ている。電源ラインＬと差動増幅器１３４との間には、
ＰＭＯＳ１３５，１３６で形成される定電流源が接続さ
れ、ＮＭＯＳ１３２，１３３の各ソースは、第１カレン
トミラーのＮＭＯＳ１１３のドレインに共通に接続され
ている。

【００４９】出力回路１５１を形成するＰＭＯＳ１５２
のドレインは電源ラインＬに接続され、ソースは第２カ
レントミラーのＮＭＯＳ１１４のドレインと、出力端子
１５４とに接続されている。ＰＭＯＳ１５２のゲート−
ソース間に接続されているコンデンサ１５３は発振防止
用である。

【００５０】半導体集積回路１１１には、制御入力端子
１２２が設けられ、外部から入力される制御信号Ｃｏｎ
ｔによって、第１スイッチ回路６４と第２スイッチ回路
６５とが駆動される。

【００５１】制御信号ＣｏｎｔのレベルがＬのときは、
第１スイッチ回路６４のＮＭＯＳ６８とＰＭＯＳ６９は
ともに導通し、スイッチ端子７２−スイッチ端子７３間
が閉成される。同時に第２スイッチ回路６５のＮＭＯＳ
７１が遮断されてスイッチ端子７５−スイッチ端子７６
間は開放される。また逆に制御信号ＣｏｎｔがＨのとき
は、第１スイッチ回路６４のスイッチ端子７２，７３間
は開放され、第２スイッチ回路６５のスイッチ端子７
５，７６間が閉成される。

【００５２】したがって制御信号ＣｏｎｔがＬのとき
は、基準電流源１１７側のＮＭＯＳ１１２のドレインと
ゲート間が接続され、バイアスラインＢと接地ラインＧ
間は開放される。これによってＮＭＯＳ１１２〜１１４
によるカレントミラー回路が形成される。第１カレント
ミラーのＮＭＯＳ１１３と、第２カレントミラーのＮＭ
ＯＳ１１４のゲートはＮＭＯＳ１１２のゲートと同電位
になって、ＮＭＯＳ１１２に基準電流Ｉ１１２が流れる
とともに、差動増幅回路１３１と出力回路１５１にはそ
れぞれ定電流Ｉ１１３，Ｉ１１４が流れ、オペアンプ１
０１は動作状態となる。第１スイッチ回路６４は、ＮＭ
ＯＳ６２のゲートに接続されているため、動作時の基準
電流Ｉ１１２は、第１スイッチ回路６４のオン抵抗の影
響を受けず、電圧降下の不具合も生じない。したがって
第１スイッチ回路６４と第２スイッチ回路６５はオペア
ンプ１０１の動作になんらの影響も与えない。

【００５３】一方これとは逆に、制御信号Ｃｏｎｔのレ
ベルがＨのときには、第１スイッチ回路６４は開放さ
れ、第２スイッチ回路６５は閉成されるから、基準電流
源１１７側のＮＭＯＳ１１２は非能動化される。このた
め規準電流Ｉ１１２が流れず、したがって第１カレント
ミラーのＮＭＯＳ１１３と第２カレントミラーのＮＭＯ
Ｓ１１４とには定電流Ｉ１１３，Ｉ１１４が流れなくな
るから、オペアンプ１０１は動作を停止する。したがっ
てオペアンプ１０１の動作停止中は電力消費が０とな
り、消費電力の低減化が図られることになる。

【００５４】前述の実施例では、半導体集積回路１１１
は複数のＮＭＯＳで構成されているが、複数のＰＭＯＳ
で半導体集積回路１７１を構成して、オペアンプ１６１
に内蔵する実施例が図６に示されている。オペアンプ１
６１は、半導体集積回路１７１と、差動増幅回路１９１
と、出力回路２０１１とを含んで形成され、これらの回
路ブロックはいずれも共通基板上に一体的にモノリシッ
ク形成される。

【００５５】半導体集積回路１７１は、３個のＰＭＯＳ
１７２，１７３，１７４と、第１スイッチ回路８４と、
第２スイッチ回路８５とで構成されている。本実施例に
よる半導体集積回路１７１は、前掲図２に示されている
半導体集積回路８１に類似し、とくに回路中の第１スイ
ッチ回路８４と第２スイッチ回路８５とは、図２に示さ
れているものと同一の構成のため、同一の参照符を付し
てある。第１スイッチ回路８４が閉成され、第２スイッ
チ回路８５が開放されるときは、カレントミラー回路が
形成される。ＰＭＯＳ１７２のドレインと接地ラインＧ
間には、図示しない抵抗などで実現される基準電流源１
７７が接続され、カレントミラーを形成するＰＭＯＳ１
７３，１７４は、負荷である差動増幅回路１９１と出力
回路２０１とにそれぞれ接続されている。

【００５６】差動増幅回路１９１は、対をなすＰＭＯＳ
１９２，１９３によって、非反転入力端子１９７と反転
入力端子１９８とを備える差動増幅器１９４が形成され
ている。接地ラインＧと差動増幅器１９４との間には、
ＮＭＯＳ１９５，１９６で形成される定電流源が接続さ
れ、ＰＭＯＳ１９２，１９３の各ソースは、第１カレン
トミラーのＰＭＯＳ１７３のドレインに共通に接続され
ている。

【００５７】出力回路２０１を形成するＮＭＯＳ２０２
のドレインは接地ラインＧに接続され、ソースは第２カ
レントミラーのＰＭＯＳ１７４のドレインと、出力端子
２０４とに接続されている。ＮＭＯＳ２０２のゲート−
ソース間に接続されているコンデンサ２０３は発振防止
用である。

【００５８】半導体集積回路１７１には、制御入力端子
１８２が設けられ、外部から入力される制御信号Ｃｏｎ
ｔによって、第１スイッチ回路８４と第２スイッチ回路
８５とが駆動される。

【００５９】制御信号ＣｏｎｔのレベルがＨのときは、
第１スイッチ回路８４のＰＭＯＳ８８とＮＭＯＳ８９と
はともに導通し、スイッチ端子９２−９３間が閉成され
る。同時に第２スイッチ回路８５のＰＭＯＳ９１が遮断
されてスイッチ端子９５−９６間は開放される。また逆
に制御信号ＣｏｎｔがＬのときは、第１スイッチ回路８
４のスイッチ端子９２，９３間は開放され、第２スイッ
チ回路８５のスイッチ端子９５，９６間が閉成される。

【００６０】したがって制御信号ＣｏｎｔがＨのとき
は、基準電流源１７７側のＰＭＯＳ１７２のドレインと
ゲート間が接続され、バイアスラインＢと電源ラインＬ
間は開放される。これによってＰＭＯＳ１７２〜１７４
によるカレントミラー回路が形成される。第１カレント
ミラーのＰＭＯＳ１７３と、第２カレントミラーのＰＭ
ＯＳ１７４のゲートは基準電源１７７側のＰＭＯＳ１７
２のゲートと同電位になって、ＰＭＯＳ１７２に基準電
流Ｉ１７２が流れるとともに、差動増幅回路１９１と出
力回路２０１にはそれぞれ定電流Ｉ１７３とＩ１７４が
流れ、オペアンプ１６１は動作状態となる。第１スイッ
チ回路８４は、ＰＭＯＳ８２のゲートに接続されている
ため、動作時の基準電流Ｉ１７２は、第１スイッチ回路
８４のオン抵抗の影響を受けず、電圧降下の不具合も生
じない。したがって第１スイッチ回路８４と第２スイッ
チ回路８５は、オペアンプ１６１の動作になんらの影響
も与えない。

【００６１】一方これとは逆に、制御信号Ｃｏｎｔのレ
ベルがＬのときには、第１スイッチ回路８４は開放さ
れ、第２スイッチ回路８５は閉成されるから、基準電流
源１７７側のＰＭＯＳ１７２は非能動化される。このた
め規準電流Ｉ１７２が流れず、したがって第１カレント
ミラーのＰＭＯＳ１７３と第２カレントミラーのＰＭＯ
Ｓ１７４には定電流Ｉ１７３，Ｉ１７４が流れなくなる
から、オペアンプ１６１は動作を停止し、消費電力は０
となる。したがって本実施例においても同様に、消費電
力の低減化が図られるのである。

【００６２】このように、本発明による半導体集積回路
を使用することによって、回路や装置を動作させないと
きには半導体集積回路に電流を流さず、したがって電力
消費を格段に低減させることができ、屋外で使用される
携帯用機器の電池の長寿命化などを図ることができるの
である。また本発明による半導体集積回路は、動作と不
動作とを制御信号によって制御できるため、外部からの
プログラム制御が可能となり、複数の半導体集積回路を
制御することができる。

【００６３】図７は、本発明のさらに他の実施例を示す
ブロック図である。図７には複数（本実施例では２個）
のオペアンプ３０１，３０２および定電流回路３０３
を、それぞれ制御信号Ｃｏｎｔ１，Ｃｏｎｔ２，Ｃｏｎ
ｔ３によって、個別的に制御する制御システム５０１が
例示されている。オペアンプ３０１，３０２には、いず
れも図示しない半導体集積回路が内蔵され、オペアンプ
３０１，３０２に与えられる制御信号Ｃｏｎｔ１，Ｃｏ
ｎｔ２によってこれらの半導体集積回路がＯＮ／ＯＦＦ
され、オペアンプ３０１，３０２の動作・不動作が制御
される。なおシステムを構成するオペアンプや半導体集
積回路などは図示の数に限定されるものではない。

【００６４】制御システム５０１は、ＣＰＵ（中央処理
装置）５０２と、プログラムＲＯＭ（リードオンリメモ
リ）５０３と、入出力ポート５０４と、レジスタ５０５
とを含んで構成され、前記各ブロックはデータバスライ
ン５０６で相互に接続されている。プログラムＲＯＭ５
０３には、前記複数のオペアンプ３０１，３０２や定電
流回路３０３の動作・不動作を管理するプログラムが予
めストアされている。

【００６５】ここで入出力ポート５０４に、定められた
信号を与えることによって、プログラムＲＯＭ５０３に
ストアされている動作プログラムが読出され、プログラ
ムに従ってＣＰＵ５０２が制御信号のＨ，Ｌをレジスタ
５０５に記憶させ、制御信号Ｃｏｎｔ１，Ｃｏｎｔ２，
Ｃｏｎｔ３を対応するオペアンプ３０１，３０２あるい
は定電流回路３０３に入力する。これによって複数のオ
ペアンプや半導体集積回路を必要に応じて動作させ、あ
るいは動作を停止させることができる。したがって多数
の回路で構成されるシステムの電力消費を著しく低減さ
せることができるのである。

【００６６】図８は、本発明による半導体集積回路６１
の電極構造例を示す断面図である。図８において、前掲
図１に示されている半導体集積回路６１と対応する部分
には同一の参照符を付してある。Ｐ型基板６０１上に
は、カレントミラー回路のＮＭＯＳ６２，６３、第１ス
イッチ回路６４のＮＭＯＳ６８，ＰＭＯＳ６９および第
２スイッチ回路６５のＮＭＯＳ７１が、インバータ７０
とともにモノリシック形成されるものである。第１スイ
ッチ回路６４の一方のＰＭＯＳ６９は、他とは逆極性の
ためにＮウエル拡散によって形成される絶縁領域のＮウ
エル層６１０内に生成される。

【００６７】Ｐ型基板６０１上にシリコン酸化膜６２０
が形成され、各トランジスタのドレイン、ソース領域が
パターニングされて、イオン注入や熱拡散などのプロセ
スによって、Ｎ拡散領域６０２〜６０９と、Ｐ拡散領域
６１１，６１２とが生成される。一方のＮ型拡散領域６
０２，６０４，６０６，６０８およびＰ型拡散領域６１
１は、それぞれ前記ＮＭＯＳ６２，６３，６８，７１お
よびＰＭＯＳ６９の各ドレイン領域を形成し、他方のＮ
型拡散領域６０３，６０５，６０７，６０９およびＰ型
拡散領域６１２は、それぞれ各ソース領域を形成する。

【００６８】次いで各ゲート電極ｇ１〜ｇ５が、ゲート
窓開けやゲート酸化などのプロセスによって形成され、
さらに前記ドレイン領域６０２，６０４，６０６，６０
８および６１１と、ソース領域６０３，６０５，６０
７，６０９および６１２とにコンタクト窓開けによって
コンタクトホールが形成され、アルミニウムなどの金属
蒸着膜などで被覆される。その後、ホトエッチングなど
によってドレイン電極ｄ１〜ｄ５と、ソース電極ｓ１〜
ｓ５とが形成されるとともに、電極相互間が相互に接続
され、電源ラインＬ、接地ラインＧ、バイアスラインＢ
および制御入力端子７８などが形成される。図８では定
電流出力端子６７が単独に引き出されているが、たとえ
ば前掲図５に示されるように、オペアンプ１０１などに
内蔵される場合には、内部配線によって所望の電極に接
続されるものである。また基準電流源６６も基板６０１
上に形成され、一端がＮＭＯＳ６２のドレイン電極ｄ１
に、他端が前記電源ラインＬに接続されるものである。

【００６９】このようにして、半導体集積回路６１の動
作を制御する第１スイッチ回路６４と、第２スイッチ回
路６５とが、共通の基板６０１上に一体的にモノリシッ
ク形成される。すでに述べたように、第１スイッチ回路
６４はＮＭＯＳ６２のドレイン−ソース間に接続される
もので、電流経路に挿入されるものではないから、電力
を消費せず発熱もない。このため基板６０１上での占有
面積も僅かで済む。したがって本発明による半導体集積
回路６１を内蔵させることによって、オペアンプなどを
小形化することができる。

【００７０】本発明は、前述の説明の範囲に限定される
ものではなく、特許請求の範囲を逸脱しない限りにおい
て種々の変形が許されることは勿論である。

【００７１】

【発明の効果】以上のように本発明によれば、単一の半
導体基板上に、ＮチャンネルＦＥＴまたはＰチャンネル
ＦＥＴのゲート電極にバイアス電圧を入力することによ
って該ＦＥＴのドレイン電極から定電流を出力する定電
流回路を形成し、さらに、バイアス電圧を接地電位に短
絡させるスイッチを有する。前記スイッチの動作は電力
消費をともなわないから、当該半導体集積回路のオン／
オフを電力消費なしに行うことができる。

【００７２】また前記構成の半導体集積回路を、ＭＯＳ
オペアンプの定電流源回路とすることによって、当該Ｍ
ＯＳオペアンプのオン／オフを電力消費なしに行うこと
ができる。しかも前記スイッチはオペアンプの定電流経
路中には挿入されないから、無用な電圧降下は発生しな
い。これによって低電圧駆動が要求されるオペアンプな
どに好適に実施することができる。

【００７３】さらに本発明による半導体集積回路は、予
め定めるプログラム命令を記憶するメモリ装置と、前記
プログラム命令に基づきスイッチを導通／遮断する制御
信号を順次出力する制御手段とを有するので、集積回路
内に一体的に形成される複数のオペアンプなどのオン／
オフをプログラムに基づいて任意にしかも電力消費なし
に行うことができる。このため多数のオペアンプが使用
される半導体集積回路などにも好適に実施され、電力消
費の低減化を一層促進することができ、産業上の効果大
なるものである。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路６１の
構成を示す回路図である。

【図２】本発明の他の実施例である半導体集積回路８１
の構成を示す回路図である。

【図３】本発明のさらに他の実施例である半導体集積回
路６０１の構成を示す回路図である。

【図４】本発明の他の実施例である半導体集積回路７０
１の構成を示す回路図である。

【図５】本発明による半導体集積回路１１１をオペアン
プ１０１に用いた例を示す回路図である。

【図６】本発明による半導体集積回路１７１をオペアン
プ１６１に用いた例を示す回路図である。

【図７】本発明のさらに他の実施例である制御システム
５０１の構成を示すブロック図である。

【図８】半導体集積回路６１の電極構造を示す断面図で
ある。

【図９】従来技術による定電流回路１の構成を示す回路
図である。

【図１０】他の従来技術による定電流回路６の構成を示
す回路図である。

【図１１】従来技術による定電流回路１４をオペアンプ
１１に用いた例を示す回路図である。

【図１２】従来技術による定電流回路３２をオペアンプ
３１に用いた例を示す回路図である。

【図１３】従来技術による定電流回路の不動作時におけ
る電源断を実現する構成を示す回路図である。

【図１４】定電流回路の電源断に使用されるアナログス
イッチ回路５１の構造を示す回路図である。

【符号の説明】

６１，８１，１１１，１７１ 半導体集積回路 ６２，６３，６５，６８ ＮチャンネルＭＯＳＦＥＴ
（ＮＭＯＳ） ６９ ＰチャンネルＭＯＳＦＥＴ（ＰＭＯＳ） ６４，８４ 第１スイッチ回路 ６５，８５ 第２スイッチ回路 １０１，１６１ オペアンプ １３４，１９４ 差動増幅器 １５１，２０１ 出力回路 ５０１ 制御システム ５０２ ＣＰＵ（中央処理装置） ５０５ レジスタ Ｃｏｎｔ 制御信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 単一の半導体基板上に、ＮチャンネルＦ
   ＥＴのゲート電極にバイアス電圧を入力することによっ
   て前記ＦＥＴのドレイン電極から定電流を出力する定電
   流回路と、前記バイアス電圧を接地電位に短絡させるス
   イッチとを形成することを特徴とする半導体集積回路。
2. 【請求項２】 単一の半導体基板上に、ＰチャンネルＦ
   ＥＴのゲート電極にバイアス電圧を入力することによっ
   て前記ＦＥＴのドレイン電極から定電流を出力する定電
   流回路と、前記バイアス電圧を電源電位に短絡させるス
   イッチとを形成することを特徴とする半導体集積回路。
3. 【請求項３】 単一の半導体基板上に、ＭＯＳオペアン
   プ回路を形成し、該ＭＯＳオペアンプ回路は、Ｎチャン
   ネルＦＥＴのゲート電極にバイアス電圧を入力すること
   によって前記ＦＥＴのドレイン電極から定電流を出力す
   る定電流回路と、前記バイアス電圧を接地電位に短絡さ
   せるスイッチとを含むことを特徴とする半導体集積回
   路。
4. 【請求項４】 単一の半導体基板上に、ＭＯＳオペアン
   プ回路を形成し、該ＭＯＳオペアンプ回路は、Ｐチャン
   ネルＦＥＴのゲート電極にバイアス電圧を入力すること
   によって前記ＦＥＴのドレイン電極から定電流を出力す
   る定電流回路と、前記バイアス電圧を電源電位に短絡さ
   せるスイッチとを含むことを特徴とする半導体集積回
   路。
5. 【請求項５】 予め定めるプログラム命令を記憶する記
   憶手段と、前記プログラム命令を順次実行する制御手段
   とを備え、前記制御手段は、前記プログラム命令に基づ
   いて前記スイッチを導通／遮断する制御信号を出力する
   ことを特徴とする請求項１，２，３または４に記載の半
   導体集積回路。