JP2000216646A - 入力バッファ回路、及び半導体装置の動作試験方法 - Google Patents
入力バッファ回路、及び半導体装置の動作試験方法Info
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Abstract
(57)【要約】
【課題】差動アンプ回路を備えた入力バッファ回路にお
いて、入力される信号が差動アンプ回路の増幅動作を必
要としない場合には、低消費電力化を図ることができる
半導体集積回路装置の入力バッファ回路を提供する。 【解決手段】入力バッファ回路１は、差動アンプ回路部
２と、伝搬部４と、制御手段としてのＮＭＯＳトランジ
スタＴn4，Ｔn5及びＰＭＯＳトランジスタＴp3〜Ｔp5と
を備える。差動アンプ回路部２は、外部から入力される
入力信号ＩＮ，ＩＮバーの電圧差を増幅する。伝搬部４
は、入力信号ＩＮを伝搬する。ＮＭＯＳトランジスタＴ
n4及びＰＭＯＳトランジスタＴp3，Ｔp4は、制御信号Ｓ
バーに基づいて、差動アンプ回路部２と伝搬部４を相補
的に活性状態又は非活性状態にする。
いて、入力される信号が差動アンプ回路の増幅動作を必
要としない場合には、低消費電力化を図ることができる
半導体集積回路装置の入力バッファ回路を提供する。 【解決手段】入力バッファ回路１は、差動アンプ回路部
２と、伝搬部４と、制御手段としてのＮＭＯＳトランジ
スタＴn4，Ｔn5及びＰＭＯＳトランジスタＴp3〜Ｔp5と
を備える。差動アンプ回路部２は、外部から入力される
入力信号ＩＮ，ＩＮバーの電圧差を増幅する。伝搬部４
は、入力信号ＩＮを伝搬する。ＮＭＯＳトランジスタＴ
n4及びＰＭＯＳトランジスタＴp3，Ｔp4は、制御信号Ｓ
バーに基づいて、差動アンプ回路部２と伝搬部４を相補
的に活性状態又は非活性状態にする。
Description
【０００１】
【発明の属する技術分野】この発明は、小振幅の信号が
入力される半導体集積回路装置の入力バッファ回路に関
するものである。
入力される半導体集積回路装置の入力バッファ回路に関
するものである。
【０００２】近年、半導体集積回路の動作速度は、高速
化の一途をたどっている。これに伴ない、実装ボード上
における集積回路間の信号伝達速度も高速化が図られつ
つあり、フル振幅信号を用いたインターフェイスでは、
周波数応答が厳しくなってきている。そのため、集積回
路では、小振幅（高周波数）信号での伝達を可能とする
ために差動アンプ回路を用いた入力バッファ回路を使用
するようになってきている。又、近年の半導体集積回路
では、高集積化及び大容量化が益々進み、低消費電力化
が進んでいる。これに伴なって、入力バッファ回路の消
費電力を低減することが要求されている。
化の一途をたどっている。これに伴ない、実装ボード上
における集積回路間の信号伝達速度も高速化が図られつ
つあり、フル振幅信号を用いたインターフェイスでは、
周波数応答が厳しくなってきている。そのため、集積回
路では、小振幅（高周波数）信号での伝達を可能とする
ために差動アンプ回路を用いた入力バッファ回路を使用
するようになってきている。又、近年の半導体集積回路
では、高集積化及び大容量化が益々進み、低消費電力化
が進んでいる。これに伴なって、入力バッファ回路の消
費電力を低減することが要求されている。
【０００３】
【従来の技術】図６は、半導体集積回路に備えられる従
来の入力バッファ回路５１を示す。入力バッファ回路５
１は、差動アンプ回路部５２、及び駆動回路部５３を備
える。
来の入力バッファ回路５１を示す。入力バッファ回路５
１は、差動アンプ回路部５２、及び駆動回路部５３を備
える。
【０００４】差動アンプ回路部５２は、カレントミラー
型であって、カレントミラー部を構成するＰチャネルＭ
ＯＳトランジスタ（以下、ＰＭＯＳトランジスタとい
う）Ｔp1，Ｔp2、差動増幅部を構成するＮチャネルＭＯ
Ｓトランジスタ（以下、ＮＭＯＳトランジスタという）
Ｔn1，Ｔn2、定電流部を構成するＮＭＯＳトランジスタ
Ｔn3を有する。
型であって、カレントミラー部を構成するＰチャネルＭ
ＯＳトランジスタ（以下、ＰＭＯＳトランジスタとい
う）Ｔp1，Ｔp2、差動増幅部を構成するＮチャネルＭＯ
Ｓトランジスタ（以下、ＮＭＯＳトランジスタという）
Ｔn1，Ｔn2、定電流部を構成するＮＭＯＳトランジスタ
Ｔn3を有する。
【０００５】ＮＭＯＳトランジスタＴn1，Ｔn2の各ソー
スは互いに接続され、その接続点はＮＭＯＳトランジス
タＴn3を介して低電位電源ＶSSに接続されている。ＮＭ
ＯＳトランジスタＴn3のゲートには、常時バイアス電圧
ＢＩＡＳが印可される。ＮＭＯＳトランジスタＴn1のド
レインはＰＭＯＳトランジスタＴp1を介して高電位電源
ＶDDに接続されている。ＮＭＯＳトランジスタＴn2のド
レインはＰＭＯＳトランジスタＴp2を介して高電位電源
ＶDDに接続されている。ＰＭＯＳトランジスタＴp1，Ｔ
p2の各ゲートは、ＮＭＯＳトランジスタＴn1のドレイン
に接続されている。ＮＭＯＳトランジスタＴn2のドレイ
ンは駆動回路部５３に接続されている。
スは互いに接続され、その接続点はＮＭＯＳトランジス
タＴn3を介して低電位電源ＶSSに接続されている。ＮＭ
ＯＳトランジスタＴn3のゲートには、常時バイアス電圧
ＢＩＡＳが印可される。ＮＭＯＳトランジスタＴn1のド
レインはＰＭＯＳトランジスタＴp1を介して高電位電源
ＶDDに接続されている。ＮＭＯＳトランジスタＴn2のド
レインはＰＭＯＳトランジスタＴp2を介して高電位電源
ＶDDに接続されている。ＰＭＯＳトランジスタＴp1，Ｔ
p2の各ゲートは、ＮＭＯＳトランジスタＴn1のドレイン
に接続されている。ＮＭＯＳトランジスタＴn2のドレイ
ンは駆動回路部５３に接続されている。
【０００６】駆動回路部５３は、ＣＭＯＳトランジスタ
からなるインバータ回路にて構成されている。駆動回路
５３は、入力される信号に応じて出力信号ＯＵＴを図示
しない集積回路の内部回路に出力する。
からなるインバータ回路にて構成されている。駆動回路
５３は、入力される信号に応じて出力信号ＯＵＴを図示
しない集積回路の内部回路に出力する。
【０００７】このように構成された入力バッファ回路５
１において、ＮＭＯＳトランジスタＴn1のゲートには、
外部から入力信号ＩＮが入力される。又、ＮＭＯＳトラ
ンジスタＴn2のゲートには、入力信号ＩＮの相補信号で
ある信号ＩＮバーが入力される。従って、差動アンプ回
路部５２からは、入力信号ＩＮとＩＮバーの電位差を増
幅した信号Ｚが出力される。そして、その増幅信号Ｚ
は、駆動回路部５３を介して出力信号ＯＵＴとして半導
体集積回路の内部回路に出力される。
１において、ＮＭＯＳトランジスタＴn1のゲートには、
外部から入力信号ＩＮが入力される。又、ＮＭＯＳトラ
ンジスタＴn2のゲートには、入力信号ＩＮの相補信号で
ある信号ＩＮバーが入力される。従って、差動アンプ回
路部５２からは、入力信号ＩＮとＩＮバーの電位差を増
幅した信号Ｚが出力される。そして、その増幅信号Ｚ
は、駆動回路部５３を介して出力信号ＯＵＴとして半導
体集積回路の内部回路に出力される。
【０００８】この入力バッファ回路５１は、小振幅の入
力信号ＩＮ，ＩＮバーに応答してフル振幅の出力信号Ｏ
ＵＴを出力する。このように、入力バッファ回路５１
は、高周波数での信号入力を可能としている。
力信号ＩＮ，ＩＮバーに応答してフル振幅の出力信号Ｏ
ＵＴを出力する。このように、入力バッファ回路５１
は、高周波数での信号入力を可能としている。
【０００９】
【発明が解決しようとする課題】ところで、集積回路
は、その開発費の低減を目的として、多方面（異なる使
用条件）で使用できるように、即ち汎用性を有するよう
に、その設計が行われる。従って、外部から入力される
入力信号ＩＮ，ＩＮバーが、小振幅で入力される可能性
がある場合には、差動アンプ回路部５２を有した入力バ
ッファ回路５１を採用する必要がある。言い換えると、
外部から入力される入力信号ＩＮ，ＩＮバーが、小振幅
で入力される可能性がある場合には、ＣＭＯＳトランジ
スタ型のインバータ回路から構成される入力バッファ回
路を採用することはできない。
は、その開発費の低減を目的として、多方面（異なる使
用条件）で使用できるように、即ち汎用性を有するよう
に、その設計が行われる。従って、外部から入力される
入力信号ＩＮ，ＩＮバーが、小振幅で入力される可能性
がある場合には、差動アンプ回路部５２を有した入力バ
ッファ回路５１を採用する必要がある。言い換えると、
外部から入力される入力信号ＩＮ，ＩＮバーが、小振幅
で入力される可能性がある場合には、ＣＭＯＳトランジ
スタ型のインバータ回路から構成される入力バッファ回
路を採用することはできない。
【００１０】従って、入力バッファ回路５１を採用した
集積回路では、常に差動アンプ回路部５２が動作する。
このことから、該集積回路では、フル振幅の入力信号Ｉ
Ｎ、即ち差動アンプ回路部５２の増幅動作が必要でない
場合にも、差動アンプ回路部５２で常時定電流が流れる
ため、消費電力が増大するという問題がある。
集積回路では、常に差動アンプ回路部５２が動作する。
このことから、該集積回路では、フル振幅の入力信号Ｉ
Ｎ、即ち差動アンプ回路部５２の増幅動作が必要でない
場合にも、差動アンプ回路部５２で常時定電流が流れる
ため、消費電力が増大するという問題がある。
【００１１】この発明の目的は、差動アンプ回路を備え
た入力バッファ回路において、入力される信号が差動ア
ンプ回路の増幅動作を必要としない場合には、低消費電
力化を図ることができる半導体集積回路装置の入力バッ
ファ回路を提供することにある。
た入力バッファ回路において、入力される信号が差動ア
ンプ回路の増幅動作を必要としない場合には、低消費電
力化を図ることができる半導体集積回路装置の入力バッ
ファ回路を提供することにある。
【００１２】又、他の目的としては、入力バッファ回路
と出力バッファ回路を備えた半導体装置における出力バ
ッファ回路の動作試験を正常に行なうことができる動作
試験方法を提供することにある。
と出力バッファ回路を備えた半導体装置における出力バ
ッファ回路の動作試験を正常に行なうことができる動作
試験方法を提供することにある。
【００１３】
【課題を解決するための手段】請求項１に記載の発明に
よれば、外部から入力される入力信号が小振幅のとき、
制御信号にて差動アンプ回路部を活性状態にするととも
に伝搬部を非活性状態にすれば、小振幅の入力信号が差
動アンプ回路部にて増幅される。従って、小振幅の入力
信号が正常に入力される。又、外部から入力される入力
信号が小振幅でない、例えばフル振幅のとき、制御信号
にて差動アンプ回路部を非活性状態にするとともに伝搬
部を活性状態にすれば、フル振幅の入力信号が伝搬部に
て伝搬される。即ち、入力信号が差動アンプ回路部の増
幅動作を必要としない場合には、差動アンプ回路部が非
活性状態とされる。従って、小振幅でない、例えばフル
振幅の入力信号が入力されるときには、差動アンプ回路
部での消費電力が略なくなり、低消費電力となる。
よれば、外部から入力される入力信号が小振幅のとき、
制御信号にて差動アンプ回路部を活性状態にするととも
に伝搬部を非活性状態にすれば、小振幅の入力信号が差
動アンプ回路部にて増幅される。従って、小振幅の入力
信号が正常に入力される。又、外部から入力される入力
信号が小振幅でない、例えばフル振幅のとき、制御信号
にて差動アンプ回路部を非活性状態にするとともに伝搬
部を活性状態にすれば、フル振幅の入力信号が伝搬部に
て伝搬される。即ち、入力信号が差動アンプ回路部の増
幅動作を必要としない場合には、差動アンプ回路部が非
活性状態とされる。従って、小振幅でない、例えばフル
振幅の入力信号が入力されるときには、差動アンプ回路
部での消費電力が略なくなり、低消費電力となる。
【００１４】請求項２に記載の発明によれば、差動アン
プ回路部から出力される信号、又は伝搬部から出力され
る信号は、駆動回路部にて内部回路に出力される。即
ち、１つの駆動回路部にて、差動アンプ回路部から出力
される信号、又は伝搬部から出力される信号が内部回路
に出力される。従って、該入力バッファ回路の回路規模
の増大が抑制される。
プ回路部から出力される信号、又は伝搬部から出力され
る信号は、駆動回路部にて内部回路に出力される。即
ち、１つの駆動回路部にて、差動アンプ回路部から出力
される信号、又は伝搬部から出力される信号が内部回路
に出力される。従って、該入力バッファ回路の回路規模
の増大が抑制される。
【００１５】請求項３に記載の発明によれば、差動アン
プ回路部は、制御手段にて定電流部を構成するトランジ
スタがオフ状態とされることにより、非活性状態とされ
る。即ち、定電流部を構成するトランジスタと、非活性
状態とするためスイッチ回路（トランジスタ）とが１つ
のトランジスタで兼用される。従って、差動アンプ回路
部を非活性状態とするために別のスイッチ回路（トラン
ジスタ）を必要とせず、該入力バッファ回路の回路規模
の増大が抑制される。
プ回路部は、制御手段にて定電流部を構成するトランジ
スタがオフ状態とされることにより、非活性状態とされ
る。即ち、定電流部を構成するトランジスタと、非活性
状態とするためスイッチ回路（トランジスタ）とが１つ
のトランジスタで兼用される。従って、差動アンプ回路
部を非活性状態とするために別のスイッチ回路（トラン
ジスタ）を必要とせず、該入力バッファ回路の回路規模
の増大が抑制される。
【００１６】請求項４に記載の発明によれば、差動アン
プ回路部から出力される信号、又は伝搬部から出力され
る信号は、制御手段の出力選択部にて選択されて後段に
伝搬される。従って、非活性状態の差動アンプ回路部又
は伝搬部は、後段から切り離される。これにより、非活
性状態の差動アンプ回路部又は伝搬部が後段に悪影響を
およぼすことは防止される。
プ回路部から出力される信号、又は伝搬部から出力され
る信号は、制御手段の出力選択部にて選択されて後段に
伝搬される。従って、非活性状態の差動アンプ回路部又
は伝搬部は、後段から切り離される。これにより、非活
性状態の差動アンプ回路部又は伝搬部が後段に悪影響を
およぼすことは防止される。
【００１７】請求項５に記載の発明によれば、出力選択
部は、制御信号に基づいて、出力端子がフローティング
状態となるトライステートインバータにて構成される。
従って、非活性状態の差動アンプ回路部又は伝搬部は、
確実に後段から切り離される。
部は、制御信号に基づいて、出力端子がフローティング
状態となるトライステートインバータにて構成される。
従って、非活性状態の差動アンプ回路部又は伝搬部は、
確実に後段から切り離される。
【００１８】請求項６に記載の発明によれば、入力信号
を伝搬する伝搬部は、制御信号に基づいて、出力端子が
フローティング状態となるトライステートインバータと
兼用される。従って、該入力バッファ回路の回路規模の
増大が抑制される。
を伝搬する伝搬部は、制御信号に基づいて、出力端子が
フローティング状態となるトライステートインバータと
兼用される。従って、該入力バッファ回路の回路規模の
増大が抑制される。
【００１９】請求項７に記載の発明によれば、入力バッ
ファ回路と出力バッファ回路とを備えた半導体装置は、
使用状態で伝搬部が活性状態とされ、フル振幅の入力信
号が低消費電力で正常に入力される。又、動作試験状態
では、差動アンプ回路部が活性状態とされ、入力バッフ
ァ回路に入力される信号が差動アンプ回路部にて増幅さ
れる。従って、入力バッファ回路に入力される信号が、
動作試験状態における終端抵抗の影響等を受け、その振
幅が小さくなっても、入力バッファ回路の出力信号は差
動アンプ回路部にて増幅された信号であるため、その出
力信号により出力バッファ回路の良否が正常に判定され
る。
ファ回路と出力バッファ回路とを備えた半導体装置は、
使用状態で伝搬部が活性状態とされ、フル振幅の入力信
号が低消費電力で正常に入力される。又、動作試験状態
では、差動アンプ回路部が活性状態とされ、入力バッフ
ァ回路に入力される信号が差動アンプ回路部にて増幅さ
れる。従って、入力バッファ回路に入力される信号が、
動作試験状態における終端抵抗の影響等を受け、その振
幅が小さくなっても、入力バッファ回路の出力信号は差
動アンプ回路部にて増幅された信号であるため、その出
力信号により出力バッファ回路の良否が正常に判定され
る。
【００２０】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１に従って説明する。尚、説明の便宜上、従
来技術で述べた図６と同様の構成については同一の符号
を付してその説明を一部省略する。
の形態を図１に従って説明する。尚、説明の便宜上、従
来技術で述べた図６と同様の構成については同一の符号
を付してその説明を一部省略する。
【００２１】入力バッファ回路１は、差動アンプ回路部
２、駆動回路部３、伝搬部４、及び制御信号出力部５を
備える。差動アンプ回路部２は、カレントミラー型であ
って、カレントミラー部を構成するＰＭＯＳトランジス
タＴp1，Ｔp2、差動増幅部を構成するＮＭＯＳトランジ
スタＴn1，Ｔn2、定電流部を構成するＮＭＯＳトランジ
スタＴn3を有する。
２、駆動回路部３、伝搬部４、及び制御信号出力部５を
備える。差動アンプ回路部２は、カレントミラー型であ
って、カレントミラー部を構成するＰＭＯＳトランジス
タＴp1，Ｔp2、差動増幅部を構成するＮＭＯＳトランジ
スタＴn1，Ｔn2、定電流部を構成するＮＭＯＳトランジ
スタＴn3を有する。
【００２２】ＮＭＯＳトランジスタＴn1，Ｔn2の各ソー
スは互いに接続され、その接続点はゲートに常時バイア
ス電圧ＢＩＡＳが印可されるＮＭＯＳトランジスタＴn3
を介して低電位電源ＶSSに接続されている。ＮＭＯＳト
ランジスタＴn1，Ｔn2のドレインはＰＭＯＳトランジス
タＴp1，Ｔp2を介して高電位電源ＶDDに接続されてい
る。ＰＭＯＳトランジスタＴp1，Ｔp2の各ゲートは、Ｎ
ＭＯＳトランジスタＴn1のドレインに接続されている。
又、ＮＭＯＳトランジスタＴn3と低電位電源の間には、
ＮＭＯＳトランジスタＴn4が挿入接続されている。
スは互いに接続され、その接続点はゲートに常時バイア
ス電圧ＢＩＡＳが印可されるＮＭＯＳトランジスタＴn3
を介して低電位電源ＶSSに接続されている。ＮＭＯＳト
ランジスタＴn1，Ｔn2のドレインはＰＭＯＳトランジス
タＴp1，Ｔp2を介して高電位電源ＶDDに接続されてい
る。ＰＭＯＳトランジスタＴp1，Ｔp2の各ゲートは、Ｎ
ＭＯＳトランジスタＴn1のドレインに接続されている。
又、ＮＭＯＳトランジスタＴn3と低電位電源の間には、
ＮＭＯＳトランジスタＴn4が挿入接続されている。
【００２３】差動アンプ回路部２の出力端子であるＮＭ
ＯＳトランジスタＴn2のドレインは、ＮＭＯＳトランジ
スタＴn5を介して駆動回路部３に接続されている。差動
アンプ回路部２の入力端子を構成するＮＭＯＳトランジ
スタＴn1のゲートには、外部から入力信号ＩＮが入力さ
れる。又、差動アンプ回路部２の入力端子を構成するＮ
ＭＯＳトランジスタＴn2のゲートには、入力信号ＩＮの
相補信号である信号ＩＮバーが入力される。
ＯＳトランジスタＴn2のドレインは、ＮＭＯＳトランジ
スタＴn5を介して駆動回路部３に接続されている。差動
アンプ回路部２の入力端子を構成するＮＭＯＳトランジ
スタＴn1のゲートには、外部から入力信号ＩＮが入力さ
れる。又、差動アンプ回路部２の入力端子を構成するＮ
ＭＯＳトランジスタＴn2のゲートには、入力信号ＩＮの
相補信号である信号ＩＮバーが入力される。
【００２４】ＮＭＯＳトランジスタＴn4は、ゲートに供
給される信号に応答してオン／オフし、オンしたＮＭＯ
ＳトランジスタＴn4によりＮＭＯＳトランジスタＴn3に
定電流が流れる。従って、差動アンプ回路部２は、ＮＭ
ＯＳトランジスタＴn4がオン状態のときに活性化し、入
力信号ＩＮ，ＩＮバーの電位差を増幅した信号Ｚをオン
したＮＭＯＳトランジスタＴn5を介して駆動回路部３に
出力する。
給される信号に応答してオン／オフし、オンしたＮＭＯ
ＳトランジスタＴn4によりＮＭＯＳトランジスタＴn3に
定電流が流れる。従って、差動アンプ回路部２は、ＮＭ
ＯＳトランジスタＴn4がオン状態のときに活性化し、入
力信号ＩＮ，ＩＮバーの電位差を増幅した信号Ｚをオン
したＮＭＯＳトランジスタＴn5を介して駆動回路部３に
出力する。
【００２５】伝搬部４は、ＣＭＯＳトランジスタからな
る２つのインバータ回路６，７が直列接続されて構成さ
れている。各インバータ回路６，７の各高電位側電源端
子は、それぞれＰＭＯＳトランジスタＴp3，Ｔp4を介し
て高電位電源ＶDDに接続されている。又、各インバータ
回路６，７の各低電位側電源端子は、それぞれ低電位電
源ＶSSに接続されている。
る２つのインバータ回路６，７が直列接続されて構成さ
れている。各インバータ回路６，７の各高電位側電源端
子は、それぞれＰＭＯＳトランジスタＴp3，Ｔp4を介し
て高電位電源ＶDDに接続されている。又、各インバータ
回路６，７の各低電位側電源端子は、それぞれ低電位電
源ＶSSに接続されている。
【００２６】この伝搬部４の入力端子であるインバータ
回路６の入力端子には、前記入力信号ＩＮが入力され
る。伝搬部４の出力端子であるインバータ回路７の出力
端子は、ＰＭＯＳトランジスタＴp5を介して前記駆動回
路部３に接続されている。従って、伝搬部４は、ＰＭＯ
ＳトランジスタＴp3，Ｔp4がオン状態のときに活性化
し、入力信号ＩＮと同じ論理の信号ＹをオンしたＰＭＯ
ＳトランジスタＴp5を介して駆動回路部３に出力する。
回路６の入力端子には、前記入力信号ＩＮが入力され
る。伝搬部４の出力端子であるインバータ回路７の出力
端子は、ＰＭＯＳトランジスタＴp5を介して前記駆動回
路部３に接続されている。従って、伝搬部４は、ＰＭＯ
ＳトランジスタＴp3，Ｔp4がオン状態のときに活性化
し、入力信号ＩＮと同じ論理の信号ＹをオンしたＰＭＯ
ＳトランジスタＴp5を介して駆動回路部３に出力する。
【００２７】尚、本実施の形態では、ＮＭＯＳトランジ
スタＴn4，Ｔn5及びＰＭＯＳトランジスタＴp3〜Ｔp5が
制御手段を構成する。又、ＮＭＯＳトランジスタＴn5及
びＰＭＯＳトランジスタＴp5が出力選択部を構成する。
スタＴn4，Ｔn5及びＰＭＯＳトランジスタＴp3〜Ｔp5が
制御手段を構成する。又、ＮＭＯＳトランジスタＴn5及
びＰＭＯＳトランジスタＴp5が出力選択部を構成する。
【００２８】駆動回路部３は、ＣＭＯＳトランジスタか
らなるインバータ回路にて構成されている。駆動回路部
３は、入力される信号に応じた出力信号ＯＵＴを図示し
ない集積回路の内部回路に出力する。
らなるインバータ回路にて構成されている。駆動回路部
３は、入力される信号に応じた出力信号ＯＵＴを図示し
ない集積回路の内部回路に出力する。
【００２９】制御信号出力部５は、ＣＭＯＳトランジス
タからなるインバータ回路にて構成されている。制御信
号出力部５には、外部から入力制御信号Ｓが入力され
る。そして、制御信号出力部５は、入力制御信号Ｓの反
転信号である制御信号Ｓバーを前記ＮＭＯＳトランジス
タＴn4，Ｔn5及びＰＭＯＳトランジスタＴp3〜Ｔp5の各
ゲートに出力する。
タからなるインバータ回路にて構成されている。制御信
号出力部５には、外部から入力制御信号Ｓが入力され
る。そして、制御信号出力部５は、入力制御信号Ｓの反
転信号である制御信号Ｓバーを前記ＮＭＯＳトランジス
タＴn4，Ｔn5及びＰＭＯＳトランジスタＴp3〜Ｔp5の各
ゲートに出力する。
【００３０】次に、このように構成された入力バッファ
回路１の作用について説明する。外部から小振幅の入力
信号ＩＮ，ＩＮバーが入力されるときは、Ｌレベルの入
力制御信号Ｓが入力される。尚、本実施の形態で述べる
小振幅とは、高電位電源ＶDDと低電位電源ＶSSが供給さ
れるＣＭＯＳトランジスタからなるインバータ回路が所
定の反転動作を行なわない振幅をいう。
回路１の作用について説明する。外部から小振幅の入力
信号ＩＮ，ＩＮバーが入力されるときは、Ｌレベルの入
力制御信号Ｓが入力される。尚、本実施の形態で述べる
小振幅とは、高電位電源ＶDDと低電位電源ＶSSが供給さ
れるＣＭＯＳトランジスタからなるインバータ回路が所
定の反転動作を行なわない振幅をいう。
【００３１】すると、制御信号出力部５からＨレベルの
制御信号Ｓバーが出力され、ＮＭＯＳトランジスタＴn
4，Ｔn5がオンされるとともに、ＰＭＯＳトランジスタ
Ｔp3〜Ｔp5がオフされる。すると、ＮＭＯＳトランジス
タＴn4がオンすることにより、差動アンプ回路部２が活
性化され、入力信号ＩＮ，ＩＮバーの電位差を増幅した
信号Ｚが出力される。又、ＰＭＯＳトランジスタＴp3，
Ｔp4がオフすることにより、伝搬部４が非活性化され
る。
制御信号Ｓバーが出力され、ＮＭＯＳトランジスタＴn
4，Ｔn5がオンされるとともに、ＰＭＯＳトランジスタ
Ｔp3〜Ｔp5がオフされる。すると、ＮＭＯＳトランジス
タＴn4がオンすることにより、差動アンプ回路部２が活
性化され、入力信号ＩＮ，ＩＮバーの電位差を増幅した
信号Ｚが出力される。又、ＰＭＯＳトランジスタＴp3，
Ｔp4がオフすることにより、伝搬部４が非活性化され
る。
【００３２】このとき、差動アンプ回路部２から出力さ
れる信号Ｚは、ＮＭＯＳトランジスタＴn5がオンするこ
とにより、選択されて駆動回路部３に伝搬される。又、
伝搬部４の出力端子は、ＰＭＯＳトランジスタＴp5がオ
フすることにより、駆動回路部３に対して切り離され
る。
れる信号Ｚは、ＮＭＯＳトランジスタＴn5がオンするこ
とにより、選択されて駆動回路部３に伝搬される。又、
伝搬部４の出力端子は、ＰＭＯＳトランジスタＴp5がオ
フすることにより、駆動回路部３に対して切り離され
る。
【００３３】従って、駆動回路部３からは、差動アンプ
回路部２からの信号Ｚに応じた出力信号ＯＵＴが内部回
路に出力される。このようにして、入力バッファ回路１
では、小振幅の入力信号ＩＮ，ＩＮバーの入力動作が行
われる。このことから、入力バッファ回路１では、小振
幅信号の入力が可能となり、高周波数の入力信号に適し
ている。
回路部２からの信号Ｚに応じた出力信号ＯＵＴが内部回
路に出力される。このようにして、入力バッファ回路１
では、小振幅の入力信号ＩＮ，ＩＮバーの入力動作が行
われる。このことから、入力バッファ回路１では、小振
幅信号の入力が可能となり、高周波数の入力信号に適し
ている。
【００３４】外部からフル振幅の入力信号ＩＮが入力さ
れるときは、Ｈレベルの入力制御信号Ｓが入力される。
尚、入力信号の振幅は、ＣＭＯＳトランジスタからなる
インバータ回路が動作可能であればよい。
れるときは、Ｈレベルの入力制御信号Ｓが入力される。
尚、入力信号の振幅は、ＣＭＯＳトランジスタからなる
インバータ回路が動作可能であればよい。
【００３５】すると、制御信号出力部５からＬレベルの
制御信号Ｓバーが出力され、ＮＭＯＳトランジスタＴn
4，Ｔn5がオフされるとともに、ＰＭＯＳトランジスタ
Ｔp3〜Ｔp5がオンされる。すると、ＰＭＯＳトランジス
タＴp3，Ｔp4がオンすることにより、伝搬部４が活性化
され、入力信号ＩＮがインバータ回路６，７を介して信
号Ｙとして出力される。又、ＮＭＯＳトランジスタＴn4
がオフすることにより、差動アンプ回路部２が非活性化
される。
制御信号Ｓバーが出力され、ＮＭＯＳトランジスタＴn
4，Ｔn5がオフされるとともに、ＰＭＯＳトランジスタ
Ｔp3〜Ｔp5がオンされる。すると、ＰＭＯＳトランジス
タＴp3，Ｔp4がオンすることにより、伝搬部４が活性化
され、入力信号ＩＮがインバータ回路６，７を介して信
号Ｙとして出力される。又、ＮＭＯＳトランジスタＴn4
がオフすることにより、差動アンプ回路部２が非活性化
される。
【００３６】このとき、伝搬部４から出力される信号Ｙ
は、ＰＭＯＳトランジスタＴp5がオンすることにより、
選択されて駆動回路部３に伝搬される。又、差動アンプ
回路部２の出力端子は、ＮＭＯＳトランジスタＴn5がオ
フすることにより、駆動回路部３に対して切り離され
る。
は、ＰＭＯＳトランジスタＴp5がオンすることにより、
選択されて駆動回路部３に伝搬される。又、差動アンプ
回路部２の出力端子は、ＮＭＯＳトランジスタＴn5がオ
フすることにより、駆動回路部３に対して切り離され
る。
【００３７】従って、駆動回路部３からは、伝搬部４か
らの信号Ｙに応じた出力信号ＯＵＴが内部回路に出力さ
れる。このようにして、該入力バッファ回路１では、フ
ル振幅の入力信号ＩＮの入力動作が行われる。
らの信号Ｙに応じた出力信号ＯＵＴが内部回路に出力さ
れる。このようにして、該入力バッファ回路１では、フ
ル振幅の入力信号ＩＮの入力動作が行われる。
【００３８】上記したように、本実施の形態では、以下
に示す効果を得ることができる。 （１）Ｈレベルの制御信号Ｓバーにて差動アンプ回路部
２が活性化され、伝搬部４が非活性化される。従って、
小振幅の入力信号ＩＮ，ＩＮバーは、その電位差が差動
アンプ回路部にて増幅され、駆動回路部３に入力され
る。このとき、伝搬部４は、非活性化される。即ち、入
力信号ＩＮ，ＩＮバーが小振幅のとき、入力バッファ回
路１の消費電力は、従来技術と略同様になる。
に示す効果を得ることができる。 （１）Ｈレベルの制御信号Ｓバーにて差動アンプ回路部
２が活性化され、伝搬部４が非活性化される。従って、
小振幅の入力信号ＩＮ，ＩＮバーは、その電位差が差動
アンプ回路部にて増幅され、駆動回路部３に入力され
る。このとき、伝搬部４は、非活性化される。即ち、入
力信号ＩＮ，ＩＮバーが小振幅のとき、入力バッファ回
路１の消費電力は、従来技術と略同様になる。
【００３９】Ｌレベルの制御信号Ｓバーにて伝搬部４が
活性化され、差動アンプ回路部２が非活性化される。従
って、フル振幅の入力信号ＩＮは、伝搬部４のインバー
タ回路６，７を介して駆動回路部３に入力される。この
とき、差動アンプ回路部２は、非活性化されるため、定
電流部であるトランジスタＴn3で定電流が流れなくな
り、消費電力が略生じない。これにより、フル振幅の入
力信号ＩＮを受けるとき、その消費電力は、従来技術に
比べて大幅に低減される。
活性化され、差動アンプ回路部２が非活性化される。従
って、フル振幅の入力信号ＩＮは、伝搬部４のインバー
タ回路６，７を介して駆動回路部３に入力される。この
とき、差動アンプ回路部２は、非活性化されるため、定
電流部であるトランジスタＴn3で定電流が流れなくな
り、消費電力が略生じない。これにより、フル振幅の入
力信号ＩＮを受けるとき、その消費電力は、従来技術に
比べて大幅に低減される。
【００４０】（２）駆動回路部３は１つのみ設けられて
いる。そして、その駆動回路部３を介して、差動アンプ
回路部２から出力される信号Ｚ、又は伝搬部４から出力
される信号Ｙが内部回路に出力される。従って、該入力
バッファ回路１の回路規模の増大が抑制される。
いる。そして、その駆動回路部３を介して、差動アンプ
回路部２から出力される信号Ｚ、又は伝搬部４から出力
される信号Ｙが内部回路に出力される。従って、該入力
バッファ回路１の回路規模の増大が抑制される。
【００４１】（３）活性化された差動アンプ回路部２か
ら出力される信号Ｚは、選択されて駆動回路部３に伝搬
される。このとき、非活性化された伝搬部４の出力端子
は、駆動回路部３に対して切り離される。逆に、活性化
された伝搬部４から出力される信号Ｙは、選択されて駆
動回路部３に伝搬される。このとき、非活性化された差
動アンプ回路部２の出力端子は、駆動回路部３に対して
切り離される。これにより、非活性状態の差動アンプ回
路部２又は伝搬部４が駆動回路部３の入力信号に悪影響
をおよぼすことは防止される。
ら出力される信号Ｚは、選択されて駆動回路部３に伝搬
される。このとき、非活性化された伝搬部４の出力端子
は、駆動回路部３に対して切り離される。逆に、活性化
された伝搬部４から出力される信号Ｙは、選択されて駆
動回路部３に伝搬される。このとき、非活性化された差
動アンプ回路部２の出力端子は、駆動回路部３に対して
切り離される。これにより、非活性状態の差動アンプ回
路部２又は伝搬部４が駆動回路部３の入力信号に悪影響
をおよぼすことは防止される。
【００４２】上記実施の形態は、以下のように変更して
実施してもよい。・上記実施の形態では、差動アンプ回
路部２の定電流部であるＮＯＭＳトランジスタＴn3と低
電位電源ＶSSとの間にＮＭＯＳトランジスタＴn4を介在
させて、そのＮＭＯＳトランジスタＴn4をオフさせるこ
とにより該差動アンプ回路部２を非活性化させたが、定
電流が流れないようにできれば他の構成に変更してもよ
い。
実施してもよい。・上記実施の形態では、差動アンプ回
路部２の定電流部であるＮＯＭＳトランジスタＴn3と低
電位電源ＶSSとの間にＮＭＯＳトランジスタＴn4を介在
させて、そのＮＭＯＳトランジスタＴn4をオフさせるこ
とにより該差動アンプ回路部２を非活性化させたが、定
電流が流れないようにできれば他の構成に変更してもよ
い。
【００４３】例えば、図２に示すように、差動アンプ回
路部１１の定電流部を構成するＮＭＯＳトランジスタＴ
n3を、非活性化させるためのＮＭＯＳトランジスタＴn3
として兼用してもよい。尚、このとき、ＮＭＯＳトラン
ジスタＴn3のゲートには、前記制御信号Ｓバーを入力さ
せる。このようにすると、上記実施の形態と同様の効果
に加え、差動アンプ回路部１１を非活性化させるために
別のスイッチ回路（トランジスタＴn4）を必要とせず、
総トランジスタの数を低減することができる。従って、
入力バッファ回路の回路規模を小さくすることができ
る。
路部１１の定電流部を構成するＮＭＯＳトランジスタＴ
n3を、非活性化させるためのＮＭＯＳトランジスタＴn3
として兼用してもよい。尚、このとき、ＮＭＯＳトラン
ジスタＴn3のゲートには、前記制御信号Ｓバーを入力さ
せる。このようにすると、上記実施の形態と同様の効果
に加え、差動アンプ回路部１１を非活性化させるために
別のスイッチ回路（トランジスタＴn4）を必要とせず、
総トランジスタの数を低減することができる。従って、
入力バッファ回路の回路規模を小さくすることができ
る。
【００４４】・上記実施の形態及び別例の差動アンプ回
路部２，１１は、定電流を停止することが可能な構成で
あれば、どうような差動アンプ回路部に変更してもよ
い。例えば、図３に示す差動アンプ回路部１２に変更し
てもよい。差動アンプ回路部１２は、カレントミラー型
であって、カレントミラー部を構成するＮＭＯＳトラン
ジスタＴn6，Ｔn7、差動増幅部を構成するＰＭＯＳトラ
ンジスタＴp6，Ｔp7、定電流部を構成するＰＭＯＳトラ
ンジスタＴp8を有する。
路部２，１１は、定電流を停止することが可能な構成で
あれば、どうような差動アンプ回路部に変更してもよ
い。例えば、図３に示す差動アンプ回路部１２に変更し
てもよい。差動アンプ回路部１２は、カレントミラー型
であって、カレントミラー部を構成するＮＭＯＳトラン
ジスタＴn6，Ｔn7、差動増幅部を構成するＰＭＯＳトラ
ンジスタＴp6，Ｔp7、定電流部を構成するＰＭＯＳトラ
ンジスタＴp8を有する。
【００４５】ＰＭＯＳトランジスタＴp6，Ｔp7の各ソー
スは互いに接続され、その接続点はＰＭＯＳトランジス
タＴp8を介して高電位電源ＶDDに接続されている。ＰＭ
ＯＳトランジスタＴp6のドレインはＮＭＯＳトランジス
タＴn6を介して低電位電源ＶSSに接続されている。ＰＭ
ＯＳトランジスタＴp7のドレインはＮＭＯＳトランジス
タＴn7を介して低電位電源ＶSSに接続されている。ＮＭ
ＯＳトランジスタＴn6，Ｔn7の各ゲートは、ＰＭＯＳト
ランジスタＴp6のドレインに接続されている。
スは互いに接続され、その接続点はＰＭＯＳトランジス
タＴp8を介して高電位電源ＶDDに接続されている。ＰＭ
ＯＳトランジスタＴp6のドレインはＮＭＯＳトランジス
タＴn6を介して低電位電源ＶSSに接続されている。ＰＭ
ＯＳトランジスタＴp7のドレインはＮＭＯＳトランジス
タＴn7を介して低電位電源ＶSSに接続されている。ＮＭ
ＯＳトランジスタＴn6，Ｔn7の各ゲートは、ＰＭＯＳト
ランジスタＴp6のドレインに接続されている。
【００４６】ＰＭＯＳトランジスタＴp8のゲートには、
前記制御信号Ｓバーを更に反転した信号である制御信号
Ｓが入力される。差動アンプ回路部１２の入力端子を構
成するＰＭＯＳトランジスタＴP6のゲートには、外部か
ら入力信号ＩＮが入力される。又、差動アンプ回路部１
２の入力端子を構成するＰＭＯＳトランジスタＴp7のゲ
ートには、入力信号ＩＮバーが入力される。この差動ア
ンプ回路部１２は、ＰＭＯＳトランジスタＴp8がオン状
態のときに活性化し、入力信号ＩＮ，ＩＮバーの電位差
を増幅した信号Ｚを差動アンプ回路部１２の出力端子で
あるＰＭＯＳトランジスタＴp7のドレインから出力す
る。このようにしても、上記実施の形態及び別例と同様
の各効果を得ることができる。
前記制御信号Ｓバーを更に反転した信号である制御信号
Ｓが入力される。差動アンプ回路部１２の入力端子を構
成するＰＭＯＳトランジスタＴP6のゲートには、外部か
ら入力信号ＩＮが入力される。又、差動アンプ回路部１
２の入力端子を構成するＰＭＯＳトランジスタＴp7のゲ
ートには、入力信号ＩＮバーが入力される。この差動ア
ンプ回路部１２は、ＰＭＯＳトランジスタＴp8がオン状
態のときに活性化し、入力信号ＩＮ，ＩＮバーの電位差
を増幅した信号Ｚを差動アンプ回路部１２の出力端子で
あるＰＭＯＳトランジスタＴp7のドレインから出力す
る。このようにしても、上記実施の形態及び別例と同様
の各効果を得ることができる。
【００４７】・上記実施の形態では、差動アンプ回路部
２からの信号Ｚ、又は伝搬部４からの信号Ｙを選択して
駆動回路部３に伝搬するために、出力選択部としてのＮ
ＭＯＳトランジスタＴn5及びＰＭＯＳトランジスタＴp5
を備えたが、信号Ｚ又は信号Ｙを選択して駆動回路部３
に伝搬することができれば、出力選択部をどのように構
成してもよい。
２からの信号Ｚ、又は伝搬部４からの信号Ｙを選択して
駆動回路部３に伝搬するために、出力選択部としてのＮ
ＭＯＳトランジスタＴn5及びＰＭＯＳトランジスタＴp5
を備えたが、信号Ｚ又は信号Ｙを選択して駆動回路部３
に伝搬することができれば、出力選択部をどのように構
成してもよい。
【００４８】例えば、図４に示すように、出力選択部
を、前記制御信号Ｓバー，及びその反転信号である制御
信号Ｓに基づいて、出力端子がフローティング状態とな
るトライステートインバータ回路１３，１４を用いて構
成してもよい。
を、前記制御信号Ｓバー，及びその反転信号である制御
信号Ｓに基づいて、出力端子がフローティング状態とな
るトライステートインバータ回路１３，１４を用いて構
成してもよい。
【００４９】詳述すると、トライステートインバータ回
路１３は、ＣＭＯＳトランジスタからなるインバータ回
路１５の高電位側電源端子がＰＭＯＳトランジスタＴp9
を介して高電位電源ＶDDに接続されるとともに、低電位
側電源端子がＮＭＯＳトランジスタＴn8を介して低電位
電源ＶSSに接続されて構成されている。又、トライステ
ートインバータ回路１４は、ＣＭＯＳトランジスタから
なるインバータ回路１６の高電位側電源端子がＰＭＯＳ
トランジスタＴp10を介して高電位電源ＶDDに接続され
るとともに、低電位側電源端子がＮＭＯＳトランジスタ
Ｔn9を介して低電位電源ＶSSに接続されて構成されてい
る。
路１３は、ＣＭＯＳトランジスタからなるインバータ回
路１５の高電位側電源端子がＰＭＯＳトランジスタＴp9
を介して高電位電源ＶDDに接続されるとともに、低電位
側電源端子がＮＭＯＳトランジスタＴn8を介して低電位
電源ＶSSに接続されて構成されている。又、トライステ
ートインバータ回路１４は、ＣＭＯＳトランジスタから
なるインバータ回路１６の高電位側電源端子がＰＭＯＳ
トランジスタＴp10を介して高電位電源ＶDDに接続され
るとともに、低電位側電源端子がＮＭＯＳトランジスタ
Ｔn9を介して低電位電源ＶSSに接続されて構成されてい
る。
【００５０】そして、前記差動アンプ回路部１１の出力
端子は、トライステートインバータ回路１３を介して駆
動回路部３に接続されている。又、トライステートイン
バータ回路１４の入力端子には、前記入力信号ＩＮが入
力され、その出力端子は駆動回路部３に接続されてい
る。即ち、トライステートインバータ回路１４は、出力
選択部に加えて、入力信号ＩＮを伝搬する伝搬部を構成
している。
端子は、トライステートインバータ回路１３を介して駆
動回路部３に接続されている。又、トライステートイン
バータ回路１４の入力端子には、前記入力信号ＩＮが入
力され、その出力端子は駆動回路部３に接続されてい
る。即ち、トライステートインバータ回路１４は、出力
選択部に加えて、入力信号ＩＮを伝搬する伝搬部を構成
している。
【００５１】制御信号出力部１７は、ＣＭＯＳトランジ
スタからなる２段のインバータ回路にて構成されてい
る。制御信号出力部１７には、外部から入力制御信号Ｓ
が入力される。そして、制御信号出力部１７は、初段の
インバータ回路から入力制御信号Ｓの反転信号である制
御信号Ｓバーを前記ＮＭＯＳトランジスタＴn3，Ｔn8及
びＰＭＯＳトランジスタＴp10の各ゲートに出力する。
又、制御信号出力部１７は、後段のインバータ回路から
制御信号Ｓバーの反転信号である制御信号Ｓを前記ＮＭ
ＯＳトランジスタＴn9及びＰＭＯＳトランジスタＴp9の
各ゲートに出力する。
スタからなる２段のインバータ回路にて構成されてい
る。制御信号出力部１７には、外部から入力制御信号Ｓ
が入力される。そして、制御信号出力部１７は、初段の
インバータ回路から入力制御信号Ｓの反転信号である制
御信号Ｓバーを前記ＮＭＯＳトランジスタＴn3，Ｔn8及
びＰＭＯＳトランジスタＴp10の各ゲートに出力する。
又、制御信号出力部１７は、後段のインバータ回路から
制御信号Ｓバーの反転信号である制御信号Ｓを前記ＮＭ
ＯＳトランジスタＴn9及びＰＭＯＳトランジスタＴp9の
各ゲートに出力する。
【００５２】このように構成された入力バッファ回路１
８では、外部から小振幅の入力信号ＩＮ，ＩＮバーが入
力されるときは、Ｌレベルの入力制御信号Ｓが入力され
る。すると、制御信号出力部１７からの制御信号Ｓ，Ｓ
バーに基づいて、ＮＭＯＳトランジスタＴn3，Ｔn8及び
ＰＭＯＳトランジスタＴp9がオンされるとともに、ＮＭ
ＯＳトランジスタＴn9及びＰＭＯＳトランジスタＴp10
がオフされる。すると、ＮＭＯＳトランジスタＴn3がオ
ンすることにより、差動アンプ回路部１１が活性化さ
れ、入力信号ＩＮ，ＩＮバーの電位差を増幅した信号Ｚ
が出力される。又、ＮＭＯＳトランジスタＴn9及びＰＭ
ＯＳトランジスタＴp10がオフすることにより、伝搬部
としてのトライステートインバータ回路１４は非活性化
される。
８では、外部から小振幅の入力信号ＩＮ，ＩＮバーが入
力されるときは、Ｌレベルの入力制御信号Ｓが入力され
る。すると、制御信号出力部１７からの制御信号Ｓ，Ｓ
バーに基づいて、ＮＭＯＳトランジスタＴn3，Ｔn8及び
ＰＭＯＳトランジスタＴp9がオンされるとともに、ＮＭ
ＯＳトランジスタＴn9及びＰＭＯＳトランジスタＴp10
がオフされる。すると、ＮＭＯＳトランジスタＴn3がオ
ンすることにより、差動アンプ回路部１１が活性化さ
れ、入力信号ＩＮ，ＩＮバーの電位差を増幅した信号Ｚ
が出力される。又、ＮＭＯＳトランジスタＴn9及びＰＭ
ＯＳトランジスタＴp10がオフすることにより、伝搬部
としてのトライステートインバータ回路１４は非活性化
される。
【００５３】このとき、差動アンプ回路部１１から出力
される信号Ｚは、ＮＭＯＳトランジスタＴn8及びＰＭＯ
ＳトランジスタＴp9がオンすることにより、トライステ
ートインバータ回路１３を介して駆動回路部３に伝搬さ
れる。又、伝搬部としてのトライステートインバータ回
路１４の出力端子は、フローティング状態となる。
される信号Ｚは、ＮＭＯＳトランジスタＴn8及びＰＭＯ
ＳトランジスタＴp9がオンすることにより、トライステ
ートインバータ回路１３を介して駆動回路部３に伝搬さ
れる。又、伝搬部としてのトライステートインバータ回
路１４の出力端子は、フローティング状態となる。
【００５４】従って、駆動回路部３からは、差動アンプ
回路部１１からの信号Ｚに応じた出力信号ＯＵＴが内部
回路に出力される。このようにして、該入力バッファ回
路１８では、小振幅の入力信号ＩＮ，ＩＮバーの入力動
作が行われる。
回路部１１からの信号Ｚに応じた出力信号ＯＵＴが内部
回路に出力される。このようにして、該入力バッファ回
路１８では、小振幅の入力信号ＩＮ，ＩＮバーの入力動
作が行われる。
【００５５】外部からフル振幅の入力信号ＩＮ，ＩＮバ
ーが入力されるときは、Ｈレベルの入力制御信号Ｓが入
力される。すると、制御信号出力部１７からの制御信号
Ｓ，Ｓバーに基づいて、ＮＭＯＳトランジスタＴn3，Ｔ
n8及びＰＭＯＳトランジスタＴp9がオフされるととも
に、ＮＭＯＳトランジスタＴn9及びＰＭＯＳトランジス
タＴp10がオンされる。すると、ＮＭＯＳトランジスタ
Ｔn9及びＰＭＯＳトランジスタＴp10がオンすることに
より、伝搬部としてのトライステートインバータ回路１
４は活性化され、入力信号ＩＮがインバータ回路１６を
介した信号Ｙとして出力される。又、ＮＭＯＳトランジ
スタＴn3がオフすることにより、差動アンプ回路部１１
が非活性化される。
ーが入力されるときは、Ｈレベルの入力制御信号Ｓが入
力される。すると、制御信号出力部１７からの制御信号
Ｓ，Ｓバーに基づいて、ＮＭＯＳトランジスタＴn3，Ｔ
n8及びＰＭＯＳトランジスタＴp9がオフされるととも
に、ＮＭＯＳトランジスタＴn9及びＰＭＯＳトランジス
タＴp10がオンされる。すると、ＮＭＯＳトランジスタ
Ｔn9及びＰＭＯＳトランジスタＴp10がオンすることに
より、伝搬部としてのトライステートインバータ回路１
４は活性化され、入力信号ＩＮがインバータ回路１６を
介した信号Ｙとして出力される。又、ＮＭＯＳトランジ
スタＴn3がオフすることにより、差動アンプ回路部１１
が非活性化される。
【００５６】このとき、差動アンプ回路部１１の出力端
子に接続されたトライステートインバータ回路１３の出
力端子は、フローティング状態となる。従って、駆動回
路部３からは、トライステートインバータ回路１４から
の信号Ｙに応じた出力信号ＯＵＴが内部回路に出力され
る。このようにして、該入力バッファ回路１８では、フ
ル振幅の入力信号ＩＮ，ＩＮバーの入力動作が行われ
る。
子に接続されたトライステートインバータ回路１３の出
力端子は、フローティング状態となる。従って、駆動回
路部３からは、トライステートインバータ回路１４から
の信号Ｙに応じた出力信号ＯＵＴが内部回路に出力され
る。このようにして、該入力バッファ回路１８では、フ
ル振幅の入力信号ＩＮ，ＩＮバーの入力動作が行われ
る。
【００５７】このようにしても、上記実施の形態及び別
例の各効果と同様の効果を得ることができる。又、出力
選択部としてのトライステートインバータ回路１４は、
伝搬部と兼用されている。従って、伝搬部４と駆動回路
部３との間に単にトライステートインバータ回路１４を
挿入する構成に比べて、入力バッファ回路の総トランジ
スタの数が低減され、その回路規模が小さくなる。
例の各効果と同様の効果を得ることができる。又、出力
選択部としてのトライステートインバータ回路１４は、
伝搬部と兼用されている。従って、伝搬部４と駆動回路
部３との間に単にトライステートインバータ回路１４を
挿入する構成に比べて、入力バッファ回路の総トランジ
スタの数が低減され、その回路規模が小さくなる。
【００５８】・上記実施の形態及び別例では、差動アン
プ回路部２，１１，１２が１段の入力バッファ回路に具
体化したが、差動アンプ回路部を複数段備えた入力バッ
ファ回路に具体化してもよい。このようにすると、入力
信号ＩＮ，ＩＮバーがフル振幅のとき、その消費電力
は、従来技術に比べてさらに大幅に低減される。
プ回路部２，１１，１２が１段の入力バッファ回路に具
体化したが、差動アンプ回路部を複数段備えた入力バッ
ファ回路に具体化してもよい。このようにすると、入力
信号ＩＮ，ＩＮバーがフル振幅のとき、その消費電力
は、従来技術に比べてさらに大幅に低減される。
【００５９】・上記実施の形態及び別例の差動アンプ回
路部２，１１，１２は、その２つの入力端子に相補信号
である入力信号ＩＮ，ＩＮバーが入力されるものとした
が、一方の入力端子に、例えば入力信号ＩＮが入力さ
れ、他方の入力端子に一定電位の電圧が入力されるもの
としてもよい。このようにしても、上記実施の形態と同
様の効果を得ることができる。
路部２，１１，１２は、その２つの入力端子に相補信号
である入力信号ＩＮ，ＩＮバーが入力されるものとした
が、一方の入力端子に、例えば入力信号ＩＮが入力さ
れ、他方の入力端子に一定電位の電圧が入力されるもの
としてもよい。このようにしても、上記実施の形態と同
様の効果を得ることができる。
【００６０】・上記実施の形態及び別例の入力バッファ
回路１は、使用状態（該集積回路装置が実装ボード上に
搭載され使用される状態）によって、入力信号ＩＮ，Ｉ
Ｎバーの振幅が小振幅となる、又はフル振幅となる場合
に採用すると効果的であるように述べたが、使用状態で
必ず小振幅の入力信号ＩＮ，ＩＮバーが入力される場合
において用いてもよい。
回路１は、使用状態（該集積回路装置が実装ボード上に
搭載され使用される状態）によって、入力信号ＩＮ，Ｉ
Ｎバーの振幅が小振幅となる、又はフル振幅となる場合
に採用すると効果的であるように述べたが、使用状態で
必ず小振幅の入力信号ＩＮ，ＩＮバーが入力される場合
において用いてもよい。
【００６１】・上記実施の形態及び別例では、単なる入
力バッファ回路に具体化したが、勿論、入力バッファ回
路１，１８を備えた入出力バッファ回路や、バスバッフ
ァ回路に具体化してもよい。
力バッファ回路に具体化したが、勿論、入力バッファ回
路１，１８を備えた入出力バッファ回路や、バスバッフ
ァ回路に具体化してもよい。
【００６２】又、前記構成の入力バッファ回路１，１８
を備えた入出力バッファ回路や、バスバッファ回路は、
以下のように使用してもよい。例えば、図５に示すよう
に、半導体集積回路装置２１は、入出力バッファ回路２
２を備えている。入出力バッファ回路２２は、出力バッ
ファ回路２３と、入力バッファ回路１とを備えている。
尚、この入力バッファ回路１は、別例で述べたように、
差動アンプ回路部２の一方の入力端子に入力信号ＩＮが
入力され、他方の入力端子に一定電位の電圧が入力され
るものである。
を備えた入出力バッファ回路や、バスバッファ回路は、
以下のように使用してもよい。例えば、図５に示すよう
に、半導体集積回路装置２１は、入出力バッファ回路２
２を備えている。入出力バッファ回路２２は、出力バッ
ファ回路２３と、入力バッファ回路１とを備えている。
尚、この入力バッファ回路１は、別例で述べたように、
差動アンプ回路部２の一方の入力端子に入力信号ＩＮが
入力され、他方の入力端子に一定電位の電圧が入力され
るものである。
【００６３】この入力バッファ回路１は、使用状態（該
集積回路装置が実装ボード上に搭載され使用される状
態）において、必ずフル振幅の入力信号ＩＮが入力され
るものである。
集積回路装置が実装ボード上に搭載され使用される状
態）において、必ずフル振幅の入力信号ＩＮが入力され
るものである。
【００６４】この入力バッファ回路１は、通常の使用に
おいて伝搬部４が利用される。即ち、入力バッファ回路
１には、制御信号Ｓに代えてＨレベルの入力制御信号Ｓ
ｔがパッドＰ２を介して入力される。すると、図１のＮ
ＭＯＳトランジスタＴn4，Ｔn5及びＰＭＯＳトランジス
タＴp3〜Ｔp5のゲートにＬレベルの制御信号Ｓｔバーが
入力される。従って、前述したように、該入力バッファ
回路１では、伝搬部４が活性化され、フル振幅の入力信
号ＩＮの入力動作が低消費電力で行われる。
おいて伝搬部４が利用される。即ち、入力バッファ回路
１には、制御信号Ｓに代えてＨレベルの入力制御信号Ｓ
ｔがパッドＰ２を介して入力される。すると、図１のＮ
ＭＯＳトランジスタＴn4，Ｔn5及びＰＭＯＳトランジス
タＴp3〜Ｔp5のゲートにＬレベルの制御信号Ｓｔバーが
入力される。従って、前述したように、該入力バッファ
回路１では、伝搬部４が活性化され、フル振幅の入力信
号ＩＮの入力動作が低消費電力で行われる。
【００６５】又、出力バッファ回路２３は、内部回路か
らの信号をパッドＰ１を介して外部に出力する。このよ
うな集積回路装置は、出荷前に動作試験が行なわれる。
そして、出力バッファ回路２３においても、その動作試
験が行なわれる。
らの信号をパッドＰ１を介して外部に出力する。このよ
うな集積回路装置は、出荷前に動作試験が行なわれる。
そして、出力バッファ回路２３においても、その動作試
験が行なわれる。
【００６６】その際、出力インピーダンスが高い低駆動
能力の入出力バッファ等では、試験装置のインピーダン
スとの不整合によって、反射現象等で出力波形が乱れて
適切な試験ができない現象が発生する。従って、出力イ
ンピーダンスが高い低駆動能力バッファの動作試験に
は、終端を行なうなどの方法を用いて、出力波形の整形
を行なうことが必要となる。
能力の入出力バッファ等では、試験装置のインピーダン
スとの不整合によって、反射現象等で出力波形が乱れて
適切な試験ができない現象が発生する。従って、出力イ
ンピーダンスが高い低駆動能力バッファの動作試験に
は、終端を行なうなどの方法を用いて、出力波形の整形
を行なうことが必要となる。
【００６７】そこで、この動作試験は、まずパッドＰ１
に終端抵抗Ｒを接続し、出力バッファ回路２３から出力
される信号を観測してその良否を判定する。ここで、動
作試験状態における終端抵抗Ｒの値（例えば、５０Ω）
は、使用状態の抵抗値、即ちユーザが使用する際の出力
インピーダンスと合っていない場合が多い。従って、入
力バッファ回路１に入力される入力信号ＩＮは、インピ
ーダンスのマッチングミスにより立ち上がりが遅延する
と共にそのレベルが不安定になる等の現象が発生する。
又、出力バッファ回路２３の駆動能力に応じて終端抵抗
Ｒの影響を受け、その振幅が小さくなる。このことか
ら、動作試験において、伝搬部４を介して入力信号ＩＮ
を入力させると、不安定な出力信号ＯＵＴが内部回路に
影響を与え、動作試験が正常に行なえない。
に終端抵抗Ｒを接続し、出力バッファ回路２３から出力
される信号を観測してその良否を判定する。ここで、動
作試験状態における終端抵抗Ｒの値（例えば、５０Ω）
は、使用状態の抵抗値、即ちユーザが使用する際の出力
インピーダンスと合っていない場合が多い。従って、入
力バッファ回路１に入力される入力信号ＩＮは、インピ
ーダンスのマッチングミスにより立ち上がりが遅延する
と共にそのレベルが不安定になる等の現象が発生する。
又、出力バッファ回路２３の駆動能力に応じて終端抵抗
Ｒの影響を受け、その振幅が小さくなる。このことか
ら、動作試験において、伝搬部４を介して入力信号ＩＮ
を入力させると、不安定な出力信号ＯＵＴが内部回路に
影響を与え、動作試験が正常に行なえない。
【００６８】従って、動作試験状態では、Ｌレベルの入
力制御信号Ｓｔを入力させ、差動アンプ回路部２を活性
化させる。すると、出力バッファ回路２３から出力され
る出力信号（入力信号ＩＮ）は差動アンプ回路部２を介
してフル振幅の信号として内部回路に伝搬される。これ
により、出力バッファ回路２３の動作試験が正常に行わ
れる。
力制御信号Ｓｔを入力させ、差動アンプ回路部２を活性
化させる。すると、出力バッファ回路２３から出力され
る出力信号（入力信号ＩＮ）は差動アンプ回路部２を介
してフル振幅の信号として内部回路に伝搬される。これ
により、出力バッファ回路２３の動作試験が正常に行わ
れる。
【００６９】即ち、動作試験時においては差動アンプ回
路部２を活性化させて、出力バッファ回路２３の正常な
動作試験を行なわせることができ、ユーザが使用する状
態においては伝搬部４を活性化させて、入力バッファ回
路１の消費電力を小さくすることができる。尚、バスバ
ッファ回路においても、同様な方法で同様な効果を得る
ことができる。又、この入力バッファ回路１は、勿論、
別例に記載した各入力バッファ回路１８に変更してもよ
い。
路部２を活性化させて、出力バッファ回路２３の正常な
動作試験を行なわせることができ、ユーザが使用する状
態においては伝搬部４を活性化させて、入力バッファ回
路１の消費電力を小さくすることができる。尚、バスバ
ッファ回路においても、同様な方法で同様な効果を得る
ことができる。又、この入力バッファ回路１は、勿論、
別例に記載した各入力バッファ回路１８に変更してもよ
い。
【００７０】
【発明の効果】以上詳述したように、請求項１〜６に記
載の発明によれば、入力される信号が差動アンプ回路の
増幅動作を必要としない場合には、低消費電力化を図る
ことができる差動アンプ回路を備えた入力バッファ回路
を提供することができる。
載の発明によれば、入力される信号が差動アンプ回路の
増幅動作を必要としない場合には、低消費電力化を図る
ことができる差動アンプ回路を備えた入力バッファ回路
を提供することができる。
【００７１】又、請求項７に記載の発明によれば、入力
バッファ回路と出力バッファ回路を備えた半導体装置に
おける出力バッファ回路の動作試験を正常に行なうこと
ができる動作試験方法を提供することができる。
バッファ回路と出力バッファ回路を備えた半導体装置に
おける出力バッファ回路の動作試験を正常に行なうこと
ができる動作試験方法を提供することができる。
【図１】 一実施の形態における入力バッファ回路の回
路図である。
路図である。
【図２】 別例における差動アンプ回路部の回路図であ
る。
る。
【図３】 別例における差動アンプ回路部の回路図であ
る。
る。
【図４】 別例における入力バッファ回路の回路図であ
る。
る。
【図５】 別例における半導体集積回路装置の回路図で
ある。
ある。
【図６】 従来技術における入力バッファ回路の回路図
である。
である。
１ 入力バッファ回路 ２，１１，１２ 差動アンプ回路部 ３ 駆動回路部 ４ 伝搬部 ５，１７ 制御信号出力部 １３，１４ トライステートインバータ回路 ２１ 半導体集積回路装置 ２３ 出力バッファ回路 Ｔn3，Ｔp8 定電流部を構成するトランジスタ ＩＮ，ＩＮバー 入力信号 Ｓ，Ｓバー 制御信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） ９Ａ００１ Ｆターム(参考） 2G032 AA05 AA10 AE06 AE11 5J056 AA01 BB17 CC02 DD13 DD29 EE03 EE07 FF07 FF09 5J066 AA01 AA45 CA36 CA97 FA18 HA10 HA17 HA25 HA39 KA02 KA04 KA06 KA09 ND01 ND14 ND22 ND23 PD01 TA01 5J069 AA01 AA45 AC01 CA36 CA97 FA18 HA10 HA17 HA25 HA39 KA02 KA04 KA06 KA09 TA01 5J091 AA01 AA45 CA36 CA97 FA18 HA10 HA17 HA25 HA39 KA02 KA04 KA06 KA09 TA01 9A001 BB05 LL05
Claims (7)
- 【請求項１】 外部から入力される入力信号の電圧差を
増幅する差動アンプ回路部と、前記入力信号を伝搬する
伝搬部と、 制御信号に基づいて、前記差動アンプ回路部と前記伝搬
部を相補的に活性状態又は非活性状態にする制御手段
と、を備えたことを特徴とする入力バッファ回路。 - 【請求項２】 請求項１に記載の入力バッファ回路にお
いて、 前記差動アンプ回路部から出力される信号、又は前記伝
搬部から出力される信号を内部回路に出力する駆動回路
部を備えたことを特徴とする入力バッファ回路。 - 【請求項３】 請求項１又は２に記載の入力バッファ回
路において、 前記制御手段は、前記差動アンプ回路部が備える定電流
部を構成するトランジスタをオフ状態にすることによ
り、該差動アンプ回路部を非活性状態にすることを特徴
とする入力バッファ回路。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
入力バッファ回路において、 前記制御手段は、前記制御信号に基づいて、活性状態の
前記差動アンプ回路部から出力される信号、又は、活性
状態の前記伝搬部から出力される信号を選択して後段に
伝搬する出力選択部を備えることを特徴とする入力バッ
ファ回路。 - 【請求項５】 請求項４に記載の入力バッファ回路にお
いて、 前記出力選択部を、前記制御信号に基づいて、出力端子
がフローティング状態となるトライステートインバータ
にて構成したことを特徴とする入力バッファ回路。 - 【請求項６】 請求項５に記載の入力バッファ回路にお
いて、 前記伝搬部は、前記トライステートインバータと兼用し
たことを特徴とする入力バッファ回路。 - 【請求項７】 使用状態で、前記制御手段にて前記差動
アンプ回路部を非活性状態にするとともに前記伝搬部を
活性状態にする請求項１乃至６に記載の入力バッファ回
路と、 前記入力バッファ回路の入力信号が入力されるパッドを
介して信号を外部に出力する出力バッファ回路と、を備
えた半導体装置の動作試験方法であって、 前記パッドに終端抵抗を接続する動作試験状態におい
て、前記制御手段にて前記差動アンプ回路部を活性状態
にさせるとともに前記伝搬部を非活性状態にさせるよう
にしたことを特徴とする半導体装置の動作試験方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01615999A JP4226710B2 (ja) | 1999-01-25 | 1999-01-25 | 入力バッファ回路、及び半導体装置の動作試験方法 |
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| KR1020000002822A KR100625750B1 (ko) | 1999-01-25 | 2000-01-21 | 반도체 장치의 개선된 입력 버퍼 회로 |
| US09/811,456 US6833739B2 (en) | 1999-01-25 | 2001-03-20 | Input buffer circuit for semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01615999A JP4226710B2 (ja) | 1999-01-25 | 1999-01-25 | 入力バッファ回路、及び半導体装置の動作試験方法 |
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| Publication Number | Publication Date |
|---|---|
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| JP4226710B2 JP4226710B2 (ja) | 2009-02-18 |
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ID=11908741
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|---|---|---|---|
| JP01615999A Expired - Fee Related JP4226710B2 (ja) | 1999-01-25 | 1999-01-25 | 入力バッファ回路、及び半導体装置の動作試験方法 |
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| KR (1) | KR100625750B1 (ja) |
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- 1999-01-25 JP JP01615999A patent/JP4226710B2/ja not_active Expired - Fee Related
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- 2000-01-05 TW TW089100109A patent/TW461174B/zh not_active IP Right Cessation
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-
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- 2001-03-20 US US09/811,456 patent/US6833739B2/en not_active Expired - Lifetime
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