JP3739497B2 - 出力回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は出力回路に係り、詳しくは伝送系における反射波等によるノイズを低減することができる出力回路に関する。
【０００２】
近年、半導体装置の処理の高速化に従って、高調波成分のノイズが問題になってきている。特に、半導体装置間の伝送系におけるインピーダンスの不整合による反射波ノイズが問題となっている。このインピーダンスの不整合は、伝送経路にデバイスが何個も接続され、しかも、高密度化における配線の微細化が進められることにより配線のＬ成分が増大して伝送線路のインピーダンスが高くなることに起因する。この反射波ノイズは、動作不良の原因となることから、反射波を低減することが要求されている。
【０００３】
【従来の技術】
図７（ａ）は、従来の半導体装置の出力回路１を示す。出力回路１は、一対のＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３とから構成され、両ＭＯＳトランジスタ２，３は電源ＶDD，ＶSS間に直列に接続されている。両ＭＯＳトランジスタ２，３ゲートには入力信号ＩＮが入力されている。そして、入力信号ＩＮがＬレベルになると、ＰＭＯＳトランジスタ２がオンし、ＮＭＯＳトランジスタ３がオフし、Ｈレベルの出力信号ＯＵＴが出力される。又、逆に入力信号ＩＮがＨレベルになると、ＰＭＯＳトランジスタ２がオフし、ＮＭＯＳトランジスタ３がオンして、Ｌレベルの出力信号ＯＵＴが出力される。
【０００４】
また、図７（ｂ）に示される出力回路５は、一対のＮＭＯＳトランジスタ６，７と、インバータ８とを備える。ＮＭＯＳトランジスタ６，７は電源ＶDD，ＶSS間に直列に接続されている。ＮＭＯＳトランジスタ６のゲートにはインバータ８を介して入力信号ＩＮを反転した信号が入力され、ＮＭＯＳトランジスタ７のゲートには入力信号ＩＮが入力されている。そして、入力信号ＩＮがＬレベルになると、インバータ８の出力はＨレベルとなってＮＭＯＳトランジスタ６がオンし、ＮＭＯＳトランジスタ７がオフし、Ｈレベルの出力信号ＯＵＴが出力される。又、逆に入力信号ＩＮがＨレベルになると、インバータ８の出力はＬレベルとなってＮＭＯＳトランジスタ６がオフし、ＮＭＯＳトランジスタ７がオンして、Ｌレベルの出力信号ＯＵＴが出力される。
【０００５】
【発明が解決しようとする課題】
ところで、出力回路１，５と、他の回路や半導体装置等のデバイスとの間の伝送経路のインピーダンスは、その伝送経路に接続されたデバイスの数や、高密度化による配線の微細化に伴ってインピーダンスが高くなってきている。しかしながら、出力回路１，５の出力インピーダンスは低いため、インピーダンスのミスマッチングによって、図８に示すように、出力信号ＯＵＴの反射波やインダクタンスによる逆起電力等によって出力信号ＯＵＴにリンギングが起きたりする。
【０００６】
例えば、、図８（ａ）に示すように、送端側、即ち、出力端子４，９において、ＬレベルからＨレベルへと出力信号ＯＵＴが変化した場合、受端側では、出力信号ＯＵＴから遅れてＬレベルからＨレベルへ変化する。この時、先ず伝送系のインピーダンスと出力インピーダンスとで分圧された電位に一旦安定する。この安定する電位は、伝送系のインピーダンスに比べて出力インピーダンスは低いので、高電位側電源ＶDD側に低い出力インピーダンスを接続し、低電位側電源Ｖss側に高い伝送系のインピーダンスを接続した等価回路による分圧電圧となる。
【０００７】
一方、受端側では、通常では入力インピーダンスが高いので、妨げとなる負荷がない。そのため、出力信号ＯＵＴは、そのまま順方向、即ち、低電位側電源Ｖssから高電位側電源ＶDD側に向かう反射となり、その反射は送端側へ返ってくる。
【０００８】
この受端側の波形は、図８（ｂ）に示すように、目標電圧（この場合はＨレベルであって高電位側電源ＶDD）を超えるオーバーシュートを引き起こし、反射波として送端側、即ち、出力回路１，５に向かって送出される。送端側では、目標電圧（この場合はＨレベルであって高電位側電源ＶDD）を超えるオーバーシュートを引き起こす。
【０００９】
この時、出力回路１，５では、出力トランジスタ２，６によって高電位側電源ＶDDに安定させようとする、即ち、オーバーシュートした電位を高電位側電源ＶDDに下げようとする働きが生じて負荷となる。この負荷分が送端側からの反射波となって受端側に伝達され、また、電位を引き上げようとする反射となって再び送端側に送出される。この繰り返しによって出力電圧ＯＵＴのリンギングノイズが発生する。そして、このリンギングノイズは、伝送系の抵抗成分と送端側及び受端側でのインピーダンスによる抵抗成分によってエネルギーを消費して小さくなっていき、最終的には目標電圧（高電位側電源ＶDD）に安定する。
【００１０】
出力信号ＯＵＴのリンギングが大きくなると、その出力信号ＯＵＴの受端側、即ち、出力信号ＯＵＴを入力するデバイス側では、誤動作を起こす場合がある。例えば、図８（ａ）に示すように、出力信号ＯＵＴがＬレベル（低電位側電源電圧Ｖss）からＨレベル（高電位側電源電圧ＶDD）に変化する場合、図８（ｂ）に示すように、受端側では、点Ａにおいて入力する出力信号ＯＵＴがデバイスのしきい値電圧よりも低くなり、その出力信号ＯＵＴがＨレベルであるにも関わらずＬレベルと判定されてしまう場合がある。その結果、受端側のデバイスでは、誤動作を起こすという問題がある。
【００１１】
上記の誤動作を防止する方法として、出力トランジスタのスタガ動作による出力インピーダンスの急激な変化を抑制して、徐々に出力インピーダンスを変化させることで、高調波ノイズを抑制して反射波ノイズを低減する方法がある。しかしながら、この方法では、半導体装置の回路規模が大きくなり、消費電流も増大することになる。また、他の方法として、出力トランジスタの出力インピーダンスを高くして伝送系のインピーダンスに近づける方法もあるが、出力波形がなまり、他のデバイスへの駆動能力が低下する。
【００１２】
本発明は上記問題点を解決するためになされたものであって、その目的は反射波によるノイズを低減することのできる出力回路を提供することにある。
【００１３】
【課題を解決するための手段】
図１は本発明の原理説明図である。出力回路には、高電位側電源又は低電位側電源を駆動電源とする出力トランジスタ１１が備えられ、その出力トランジスタ１１から駆動電源電圧が出力信号ＯＵＴとして出力される。その出力トランジスタ１１のゲートは制御回路１２に接続されている。制御回路１２には入力信号ＩＮが入力される。制御回路１２は、入力信号ＩＮに基づいて出力トランジスタ１１をオンに制御した後、その出力トランジスタ１１のゲートをハイインピーダンス状態に制御する。そして、出力信号ＯＵＴの変動に従って、出力トランジスタ１１のハイインピーダンス状態のゲートに対して電荷の充放電が行われ、その充放電された電荷により変動するゲート電位によって出力インピーダンスが変動する出力電圧ＯＵＴの変動に対応して変更される。
【００１４】
また、前記制御回路は、前記出力トランジスタのゲートと前記高電位側電源との間に接続されている第１のパストランジスタと、前記出力トランジスタのゲートと前記低電位側電源との間に接続されている第２のパストランジスタとを備え、前記入力信号に基づいて前記第１又は第２のパストランジスタの一方をオンに制御して前記出力トランジスタをオンに制御した後、前記一方のパストランジスタをオフに制御して前記出力トランジスタのゲートをハイインピーダンス状態に制御するようにしたことを要旨とする。
【００１５】
また、請求項２に記載の発明は、請求項１に記載の出力回路において、前記出力トランジスタのドレインとゲートとの間にコンデンサを接続し、該コンデンサと前記出力トランジスタの寄生容量とにより、前記出力信号の変動に従ってゲートに対して電荷の充放電を行うようにしたことを要旨とする。
【００１６】
また、請求項３に記載の発明は、請求項１又は２に記載の出力回路において、前記制御回路には、前記出力トランジスタのゲート電位を検出する検出回路が更に備えられており、前記制御回路は、前記検出回路の検出結果に基づいて、ハイインピーダンス状態にある前記出力トランジスタのゲート電位が変動した場合に、該前記一方のパストランジスタをオンに制御してゲート電位を安定させた後、再びハイインピーダンス状態に制御するようにしたことを要旨とする。
【００１７】
また、請求項４に記載の発明は、請求項１乃至３のうち何れか一項に記載の出力回路において、前記出力トランジスタのゲートは、高抵抗素子を介して前記駆動電源とは逆の電源に接続されたことを要旨とする。
【００１８】
また、請求項５に記載の発明は、請求項４に記載の出力回路において、前記出力トランジスタのゲートと前記高抵抗素子との間にはＭＯＳトランジスタが接続され、前記制御回路は、そのＭＯＳトランジスタを、前記出力トランジスタがオンに制御されたときにオンに制御するようにしたことを要旨とする。
【００１９】
また、請求項６に記載の発明は、請求項１乃至５のうち何れか一項に記載の出力回路において、前記出力トランジスタのバックゲートは抵抗を介して駆動電源に接続されたことを要旨とする。
【００２０】
また、請求項７に記載の発明は、高電位側電源を駆動電源とする請求項１乃至６のうち何れか一項に記載された出力回路よりなる高電位側出力回路部と、低電位側電源を駆動電源とする請求項１乃至６のうち何れか一項に記載された出力回路よりなる低電位側出力回路部とから構成されたことを要旨とする。
【００２１】
（作用）
従って、請求項１に記載の発明によれば、出力電圧が目標とする電位よりも高い場合には出力インピーダンスを高く、出力電圧が目標とする電位よりも低い場合には出力インピーダンスを低くなるようにが変更されることにより、反射波が低減される。
【００２２】
また、制御回路には、出力トランジスタのゲートと高電位側電源との間に接続された第１のパストランジスタと、出力トランジスタのゲートと低電位側電源との間に接続された第２のパストランジスタとが備えられる。そして、入力信号に基づいて第１又は第２のパストランジスタの一方がオンに制御されて出力トランジスタがオンに制御された後、一方のパストランジスタがオフに制御されて出力トランジスタのゲートがハイインピーダンス状態に制御される。
【００２３】
また、請求項２に記載の発明によれば、出力トランジスタのドレインとゲートとの間にはコンデンサが接続され、そのコンデンサと出力トランジスタの寄生容量とにより、出力信号の変動に従ってゲートに対して電荷の充放電が行われる。
【００２４】
また、請求項３に記載の発明によれば、制御回路には、出力トランジスタのゲート電位を検出する検出回路が更に備えられ、その検出回路の検出結果に基づいて、ハイインピーダンス状態にある出力トランジスタのゲート電位が変動した場合に、一方のパストランジスタがオンに制御されてゲート電位が安定した後、再びハイインピーダンス状態に制御される。
【００２５】
また、請求項４に記載の発明によれば、出力トランジスタのゲートは、高抵抗素子を介して駆動電源とは逆の電源に接続される。
また、請求項５に記載の発明によれば、出力トランジスタのゲートと高抵抗素子との間にはＭＯＳトランジスタが接続され、そのＭＯＳトランジスタは、出力トランジスタがオンに制御されたときにオンに制御される。
【００２６】
また、請求項６に記載の発明によれば、出力トランジスタのバックゲートは抵抗を介して駆動電源に接続される。
また、請求項７に記載の発明によれば、出力回路は、高電位側電源を駆動電源とする出力トランジスタと、その出力トランジスタのゲートをハイインピーダンス状態に制御する制御回路とを備えた高電位側出力回路部と、低電位側電源を駆動電源とする出力トランジスタと、その出力トランジスタのゲートをハイインピーダンス状態に制御する制御回路とを備えた低電位側出力回路部とから構成される。
【００２７】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図２〜図６に従って説明する。
図２に示すように、出力回路２１は、高電位側出力回路部２２、低電位側出力回路部２３、ノア回路２４、ナンド回路２５、及び、インバータ回路２６とを備えている。出力回路２１には、図示しない内部回路から入力信号ＩＮ及びイネーブル信号バーＯＥが入力される。
【００２８】
ナンド回路２５の一方の入力端子には入力信号ＩＮが入力され、他方の入力端子にはイネーブル信号バーＯＥがインバータ回路２６により反転されて入力される。ナンド回路２５は、インバータ回路２６から入力される信号がＨレベル、即ち、イネーブル信号バーＯＥがＬレベルの場合、入力信号ＩＮを反転させた信号Ｓ１を高電位側出力回路部２２に出力する。一方、ナンド回路２５は、インバータ回路２６から入力される信号がＬレベル、即ち、イネーブル信号バーＯＥがＨレベルの場合、常にＨレベルの信号Ｓ１を高電位側出力回路部２２に出力する。
【００２９】
高電位側出力回路部２２は、入力される信号Ｓ１がＨレベルの場合、出力をハイインピーダンス状態に設定する。一方、高電位側出力回路部２２は、入力される信号Ｓ１がＬレベルの場合、Ｈレベルの出力信号ＯＵＴを出力する。
【００３０】
ノア回路２４の一方の入力端子には入力信号ＩＮが入力され、他方の入力端子にはイネーブル信号バーＯＥが入力される。ノア回路２４は、イネーブル信号バーＯＥがＬレベルの場合に入力信号ＩＮを反転させた信号Ｓ２を低電位側出力回路部２３に出力する。一方、ノア回路２４は、イネーブル信号バーＯＥがＨレベルの場合に常にＬレベルの信号Ｓ２を低電位側出力回路部２３に出力する。
【００３１】
低電位側出力回路部２３は、入力される信号Ｓ２がＨレベルの場合、Ｌレベルの出力信号ＯＵＴを出力する。一方、低電位側出力回路部２３は、入力される信号Ｓ２がＬレベルの場合、出力をハイインピーダンス状態に設定する。
【００３２】
従って、イネーブル信号バーＯＥがＨレベルの場合、両出力回路部２２，２３は、出力をハイインピーダンス状態に設定する。一方、イネーブル信号バーＯＥがＬレベルの場合、両出力回路部２２，２３は、入力信号ＩＮに基づいて、その入力信号ＩＮがＬレベルの場合、高電位側出力回路部２２はＬレベルの出力信号ＯＵＴを出力し、低電位側出力回路部２３は出力をハイインピーダンスに設定する。また、入力信号ＩＮがＨレベルの場合、高電位側出力回路部２２は出力をハイインピーダンスに設定し、低電位側出力回路部２３はＬレベルの出力信号ＯＵＴを出力する。
【００３３】
即ち、出力回路２１は、イネーブル信号バーＯＥがＨレベルの場合、出力をハイインピーダンスに設定する。一方、イネーブル信号バーＯＥがＬレベルの場合、出力回路２１は、入力信号ＩＮのレベルを反転させたレベルの出力信号ＯＵＴを出力する。
【００３４】
次に、高電位側出力回路部２２の回路構成について詳述する。
図３に示すように、高電位側出力回路部２２は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）ＴＰ１〜ＴＰ６、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）ＴＮ１〜ＴＮ６、抵抗Ｒ１，Ｒ２、及び、コンデンサＣ１，Ｃ２とから構成されている。
【００３５】
信号Ｓ１は、ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ１のゲートに入力される。ＰＭＯＳトランジスタＴＰ１のソースは高電位側電源ＶDDに接続され、ドレインはＮＭＯＳトランジスタＴＮ１のドレインに接続され、そのＮＭＯＳトランジスタＴＮ１のソースは低電位側電源Ｖssに接続されている。そして、両ＭＯＳトランジスタＴＰ１，ＴＮ１のドレインの接続点のノードＮａは、ＰＭＯＳトランジスタＴＰ５のゲートに接続されている。
【００３６】
また、信号Ｓ１は、ＰＭＯＳトランジスタＴＰ２とＮＭＯＳトランジスタＴＮ２のゲートに入力される。ＰＭＯＳトランジスタＴＰ２のソースはＰＭＯＳトランジスタＴＰ３のドレインに接続され、ＰＭＯＳトランジスタＴＰ３のソースは高電位側電源ＶDDに接続されている。ＰＭＯＳトランジスタＴＰ２のドレインはＮＭＯＳトランジスタＴＮ２のドレインに接続され、そのＮＭＯＳトランジスタＴＮ２のソースは低電位側電源Ｖssに接続されている。
【００３７】
また、ＮＭＯＳトランジスタＴＮ３のドレインはＮＭＯＳトランジスタＴＮ３のドレインに接続され、そのＮＭＯＳトランジスタＴＮ３のソースは低電位側電源Ｖssに接続されている。そのＮＭＯＳトランジスタＴＮ３のゲートはＰＭＯＳトランジスタＴＰ３のゲートに接続されている。そして、ＰＭＯＳトランジスタＴＰ２のドレインとＮＭＯＳトランジスタＴＮ２，ＴＮ３のドレインの接続点のノードＮｂは、ＮＭＯＳトランジスタＴＮ５のゲートに接続されている。
【００３８】
ＮＭＯＳトランジスタＴＮ５のドレインは上記ＰＭＯＳトランジスタＴＰ５のドレインに接続され、そのＰＭＯＳトランジスタＴＰ５のソースは高電位側電源ＶDDに接続されている。ＮＭＯＳトランジスタＮ５のソースは低電位側電源Ｖssに接続されている。両ＭＯＳトランジスタＴＰ５，ＴＮ５のドレインの接続点のノードＮｄは、出力トランジスタとしてのＰＭＯＳトランジスタＴＰ６のゲートに接続されている。
【００３９】
ＰＭＯＳトランジスタＴＰ６のソースは高電位側電源ＶDDに接続され、ドレインは出力端子２７に接続されている。そのＰＭＯＳトランジスタＴＰ６のゲート電位は、ＰＭＯＳトランジスタＴＰ５とＮＭＯＳトランジスタＴＮ５によって設定される。
【００４０】
ＰＭＯＳトランジスタＴＰ５がオンし、ＮＭＯＳトランジスタＴＮ５がオフすると、両ＭＯＳトランジスタＴＰ５，ＴＮ５間のノードＮｄはＨレベルになる。このノードＮｄの電位はＰＭＯＳトランジスタＴＰ６のゲートに出力されてＰＭＯＳトランジスタＴＰ６はオフし、出力端子２７をハイインピーダンス状態にする。
【００４１】
一方、ＰＭＯＳトランジスタＴＰ５がオフし、ＮＭＯＳトランジスタＴＮ５がオンすると、両ＭＯＳトランジスタＴＰ５，ＴＮ５間のノードＮｄはＬレベルになる。このノードＮｄの電位はＰＭＯＳトランジスタＴＰ６のゲートに出力され、ＰＭＯＳトランジスタＴＰ６はオンし、高電位側電源ＶDDを出力端子２７に出力する。その結果、出力端子２７は、Ｈレベルの出力信号ＯＵＴを出力する。
【００４２】
即ち、ＰＭＯＳトランジスタＴＰ６は、Ｈレベルの出力信号ＯＵＴを出力する出力トランジスタとなる。そして、ＰＭＯＳトランジスタＴＰ５は、ＰＭＯＳトランジスタＴＰ６のゲートに対してＨレベル、即ち、高電位側電源ＶDDを供給するパストランジスタとして動作する。また、ＮＭＯＳトランジスタＴＮ５は、出力トランジスタであるＰＭＯＳトランジスタＴＰ６のゲートに対してＬレベル、即ち、低電位側電源Ｖssを供給するパストランジスタとして動作する。
【００４３】
ＰＭＯＳトランジスタＴＰ６のバックゲートは抵抗Ｒ２を介して高電位側電源ＶDDに接続されている。また、ＰＭＯＳトランジスタＴＰ６のソースとゲート間には、コンデンサＣ２が接続されている。
【００４４】
抵抗Ｒ２は、ＰＭＯＳトランジスタＴＰ６のインピーダンスを所定の値に設定するために設けられている。即ち、ＰＭＯＳトランジスタＴＰ６のドレイン電位がバックゲート電位よりも上昇した場合、ドレインとバックゲート間が順方向のダイオード接続となり、出力インピーダンスが非常に低くなる。すると、ＰＭＯＳトランジスタＴＰ６のドレインの電位、即ち、出力端子２７の電位を下降させようとする働きが生じて負荷となり、その負荷によって反射波が生成されてグリッチ等のノイズが発生する原因となる。そのため、抵抗Ｒ２を接続して出力インピーダンスが低くなりすぎるのを抑えることで、出力端子２７の電位を下降させようとする働きを低減して負荷を少なくし、反射波を抑えるわけである。
【００４５】
尚、後述する出力トランジスタとなるＮＭＯＳトランジスタＴＮ１２は、そのバックゲートと低電位側電源Ｖssとの間に抵抗Ｒ４が接続されている。この抵抗Ｒ４は、上記の抵抗Ｒ２と同じ働きをする。この抵抗Ｒ４によって、次の低電位側出力回路部２３においても、ＮＭＯＳトランジスタＴＮ１２のドレイン電位がバックゲート電位よりも低下した場合における反射波を抑えている。
【００４６】
コンデンサＣ２は、ＰＭＯＳトランジスタＴＰ６のドレインとゲート間の寄生容量を補い、ドレイン電位からゲート電位へのフィードバックをより強調するために設けられている。即ち、ＰＭＯＳトランジスタＴＰ６の寄生容量にコンデンサＣ２を並列接続することで容量を大きくしている。
【００４７】
また、ＰＭＯＳトランジスタＴＰ６のゲートには、ＮＭＯＳトランジスタＴＮ６のドレインが接続されている。そのＮＭＯＳトランジスタＴＮ６のゲートはノードＮａに接続され、ソースは抵抗Ｒ１を介して低電位側電源Ｖssに接続されている。その抵抗Ｒ１には並列にコンデンサＣ１が接続されている。
また、ノードＮｄは、ＰＭＯＳトランジスタＴＰ４とＮＭＯＳトランジスタＴＮ４のゲートに接続されている。ＰＭＯＳトランジスタＴＰ４のソースは高電位側電源ＶDDに接続され、ドレインはＮＭＯＳトランジスタＴＮ４のドレインに接続され、そのＮＭＯＳトランジスタＴＮ４のソースは低電位側電源Ｖssに接続されている。そして、両ＭＯＳトランジスタＴＰ４，ＴＮ４のドレインの接続点のノードＮｃは、前記ＰＭＯＳトランジスタＴＰ３とＮＭＯＳトランジスタＴＮ３のゲートに接続されている。
【００４８】
次に、上記のように構成された高電位側出力回路部２２の動作を説明する。
イネーブル信号バーＯＥがＨレベル、又はイネーブル信号バーＯＥと入力信号ＩＮが共にＬレベルの場合、高電位側出力回路部２２にはＨレベルの信号Ｓ１が入力される。
【００４９】
そのＨレベルの信号Ｓ１はＰＭＯＳトランジスタＴＰ１及びＮＭＯＳトランジスタＴＮ１のゲートに入力され、ＰＭＯＳトランジスタＴＰ１はオフし、ＮＭＯＳトランジスタＴＮ１はオンし、両ＭＯＳトランジスタＴＰ１，ＴＮ１間のノードＮａの電位はＬレベルとなる。そのノードＮａの電位はＰＭＯＳトランジスタＴＰ５のゲートに出力され、そのＰＭＯＳトランジスタＴＰ５はオンする。また、ノードＮａの電位はＮＭＯＳトランジスタＴＮ６のゲートに出力され、そのＮＭＯＳトランジスタＴＮ６はオフする。
【００５０】
また、Ｈレベルの信号Ｓ１は、ＰＭＯＳトランジスタＴＰ２及びＮＭＯＳトランジスタＴＮ２のゲートに入力され、ＰＭＯＳトランジスタＴＰ２はオフし、ＮＭＯＳトランジスタＴＮ２はオンし、両ＭＯＳトランジスタＴＰ２，ＴＮ２間のノードＮｂの電位はＬレベルとなる。そのノードＮｂの電位はＮＭＯＳトランジスタＴＮ５のゲートに出力され、そのＮＭＯＳトランジスタＴＮ５はオフする。
【００５１】
すると、オンしたＰＭＯＳトランジスタＴＰ５を介してノードＮｄの電位は高電位側電源ＶDD、即ち、Ｈレベルとなり、そのノードＮｄの電位によってＰＭＯＳトランジスタＴＰ６はオフする。その結果、出力端子２７はハイインピーダンス状態に設定される。尚、出力端子２７がハイインピーダンス状態に設定された時、後述する低電位側出力回路部２３によってＬレベルの出力信号ＯＵＴが出力されており、出力端子２７はＬレベルとなっている。
【００５２】
また、この時、ノードＮｄはＨレベルなので、ＰＭＯＳトランジスタＴＰ４はオフし、ＮＭＯＳトランジスタＴＮ４はオンし、両ＭＯＳトランジスタＴＰ４，ＴＮ４間のノードＮｃの電位はＬレベルとなる。従って、ＰＭＯＳトランジスタＴＰ３はオンし、ＮＭＯＳトランジスタＴＮ３はオフしている。
【００５３】
次に、イネーブル信号バーＯＥがＬレベルの状態で入力信号ＩＮがＬレベルからＨレベルに変化すると、その入力信号ＩＮの変化に従って信号Ｓ１はＨレベルからＬレベルに変化する。
【００５４】
Ｌレベルの信号Ｓ１は、ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ１のゲートに入力され、ＰＭＯＳトランジスタＴＰ１はオンし、ＮＭＯＳトランジスタＴＮ１はオフし、両ＭＯＳトランジスタＴＰ１，ＴＮ１間のノードＮａの電位はＨレベルになる。このノードＮａの電位はＰＭＯＳトランジスタＴＰ５ゲートに出力され、ＰＭＯＳトランジスタＴＰ５はオフする。
【００５５】
また、Ｌレベルの信号Ｓ１は、ＰＭＯＳトランジスタＴＰ２とＮＭＯＳトランジスタＴＮ２のゲートに入力され、ＰＭＯＳトランジスタＴＰ２はオンし、ＮＭＯＳトランジスタＴＮ３はオフする。この時、ＰＭＯＳトランジスタＴＰ３はオンし、ＮＭＯＳトランジスタＴＮ３はオフしているので、ノードＮｂの電位はＨレベルになる。このノードＮｂの電位はＮＭＯＳトランジスタＴＮ５のゲートに出力され、ＮＭＯＳトランジスタＴＮ５はオンする。
【００５６】
すると、オンしたＮＭＯＳトランジスタＴＮ５を介してノードＮｄの電位は下降して低電位側電源Ｖss、即ち、Ｌレベルになり、そのノードＮｄの電位によってＰＭＯＳトランジスタＴＰ６はオンする。そのオンしたＰＭＯＳトランジスタＴＰ６によって、出力端子２７と高電位側電源ＶDDとの間のインピーダンスが低下し、出力端子２７の電位、即ち、出力信号ＯＵＴの電位が上昇する。
【００５７】
また、ノードＮｄの電位が下降することにより、ＰＭＯＳトランジスタＴＰ４がオンし、ＮＭＯＳトランジスタＴＮ４がオフし、両ＭＯＳトランジスタＴＰ４，ＴＮ４間のノードＮｃの電位はＨレベルになる。すると、そのレベルのノードＮｃの電位によって、ＰＭＯＳトランジスタＴＰ３はオフし、ＮＭＯＳトランジスタＴＮ３はオンする。そして、そのオンしたＮＭＯＳトランジスタＴＮ３によって、ノードＮｂの電位は、ＨレベルからＬレベルに変化し、そのＬレベルのノードＮｂの電位によって、ＮＭＯＳトランジスタＴＮ５はオフする。
【００５８】
従って、信号Ｓ１、即ち、入力信号ＩＮの変化によってＰＭＯＳトランジスタＴＰ５がオフし、ＮＭＯＳトランジスタＴＮ５がオンしてＰＭＯＳトランジスタＴＰ６がオンした後、ＮＭＯＳトランジスタＴＮ５はオフする。その結果、ＰＭＯＳトランジスタＴＰ６のゲートは、高電位側電源ＶDDと低電位側電源Ｖssの何れにも接続されない状態となる。
【００５９】
ＰＭＯＳトランジスタＴＰ６がオンした後、ＮＭＯＳトランジスタＴＮ５がオフするタイミングは、そのＰＭＯＳトランジスタＴＰ６のゲート、即ち、ノードＮｄに接続されたＰＭＯＳトランジスタＴＰ４とＮＭＯＳトランジスタＴＮ４のβ比を調整することによって設定される。即ち、ノードＮｄの電位がＰＭＯＳトランジスタＴＰ４とＮＭＯＳトランジスタＴＮ４のしきい値電圧よりも上昇又は下降すると、両ＭＯＳトランジスタＴＰ４，ＴＮ４の状態がオンからオフに、オフからオンに変化する。従って、両ＭＯＳトランジスタＴＰ４，ＴＮ４のβ比を調整してしきい値電圧を変更することにより、ＮＭＯＳトランジスタＴＮ５をＰＭＯＳトランジスタＴＰ６がオンした後にオフさせている。
【００６０】
また、ＮＭＯＳトランジスタＴＮ５がオフした後、ＰＭＯＳトランジスタＴＰ６のゲートは、オンしたＮＭＯＳトランジスタＴＮ６と抵抗Ｒ１とによって設定される電位に保持される。更に、ＰＭＯＳトランジスタＴＰ６のゲート電位は、高抵抗である抵抗Ｒ１の値によって設定されている。また、抵抗Ｒ１が高抵抗であるため、ＮＭＯＳトランジスタＴＮ６に流れる電流が少なくなり、外部から加わる要因でゲート電位が変化し易い状態としている。
【００６１】
そして、図４（ａ）に示すように、送端側、即ち、出力端子２７において、ＬレベルからＨレベルへと出力信号ＯＵＴが変化した場合、受端側では、出力信号ＯＵＴから遅れてＬレベルからＨレベルへ変化する。この時、先ず伝送系のインピーダンスと出力インピーダンスとで分圧された電位に一旦安定する。この安定する電位は、伝送系のインピーダンスに比べて出力インピーダンスは低いので、高電位側電源ＶDD側に低い出力インピーダンスを接続し、低電位側電源Ｖss側に高い伝送系のインピーダンスを接続した等価回路による分圧電圧となる。
【００６２】
一方、受端側では、通常では入力インピーダンスが高いので、妨げとなる負荷がない。そのため、出力信号ＯＵＴは、そのまま順方向、即ち、低電位側電源Ｖssから高電位側電源ＶDD側に向かう反射となり、その反射は送端側へ返ってくる。
【００６３】
この受端側の波形は、図４（ｂ）の一点鎖線で示すように、目標電圧（この場合はＨレベルであって高電位側電源ＶDD）を超えるオーバーシュートを引き起こし、反射波として送端側、即ち、出力回路２１に向かって送出される。すると、図４（ａ）の一点鎖線で示すように、送端側では、出力信号ＯＵＴが目標電圧（この場合はＨレベルであって高電位側電源ＶDD）を超えるオーバーシュートを引き起こす。また、発生したオーバーシュートは、逆に、出力信号ＯＵＴが再び目標電圧を越えるアンダーシュートを引き起こす。
【００６４】
この時、出力トランジスタであるＰＭＯＳトランジスタＴＰ６のゲートは、わずかにＮＭＯＳトランジスタＴＮ６と抵抗Ｒ１によって低電位側電源Ｖss側に引かれるハイインピーダンス状態となっている。そのため、ＰＭＯＳトランジスタＴＰ６のゲート電位は、出力信号ＯＵＴの影響を受ける。
【００６５】
図４（ａ）に示すように、例えば、出力信号ＯＵＴがオーバーシュートした場合、そのオーバーシュートした出力信号ＯＵＴは、ＰＭＯＳトランジスタＴＰ６のドレインとゲート間の寄生容量とコンデンサＣ２を介して、そのゲートに電荷を充電する。従って、ＰＭＯＳトランジスタＴＰ６のゲート電位は、その充電された電荷によって低下し、ゲート−ソース間の電位差が大きくなるので、出力インピーダンスが高くなる。
【００６６】
すると、ＰＭＯＳトランジスタＴＰ６によって出力端子２７の電位を引き下げようとする働きが小さくなって上昇しようとする出力電圧ＯＵＴの妨げとなる負荷成分が軽減される。即ち、送端側から受端側に反射波として伝達される負荷分が少なくなる。受端側に伝達される負荷が少なくなると、その受端側にて反射されて再び送端側に反射される分が少なくなる。
【００６７】
逆に、図４（ａ）に示すように出力信号ＯＵＴがアンダーシュートした場合、そのアンダーシュートした出力信号ＯＵＴは、ＰＭＯＳトランジスタＴＰ６のドレインとゲート間の寄生容量とコンデンサＣ２を介して、そのゲートの電荷を放電させる。従って、ＰＭＯＳトランジスタＴＰ６のゲート電位は、電荷の放電によって上昇し、ゲート−ソース間の電位差が小さくなるので、出力インピーダンスが低くなる。
【００６８】
すると、ＰＭＯＳトランジスタＴＰ６によって出力端子２７の電位を引き上げようとする働き、即ち、目標電圧に近づけようとする働きが強くなり、出力電圧ＯＵＴを上昇させる。その結果、アンダーシュートは、図４（ａ）（ｂ）の一点鎖線で示す場合に比べて、実線で示すように小さくなる。従って、図４（ｂ）に示すように、点Ａに示す従来の出力回路１，５によるグリッチノイズは、点Ｂに示すレベルまで高電位側電源ＶDD側に引き上げられる。そのため、出力信号ＯＵＴが受端側においてしきい値電圧よりも低くなることがなく、受端側のデバイスが誤動作することがない。
【００６９】
即ち、出力信号ＯＵＴがオーバーシュートした場合には、そのオーバーシュートを低減しようとする働きを抑えることで、反射波となる負荷を低減する。また、出力信号ＯＵＴがアンダーシュートした場合には、そのアンダーシュートをより目標電圧に近づけようとする働きを強くすることで、そのアンダーシュートを小さくして誤動作を防止する。
【００７０】
尚、出力端子２７から大きなノイズを受けてノードＮｄの電位が大きく上昇した場合、そのノードＮｄの電位によって、ＰＭＯＳトランジスタＴＰ４がオフし、ＮＭＯＳトランジスタＴＮ４がオンし、ノードＮｃの電位をＬレベルに下降させる。そのＬレベルに下降したノードＮｃの電位によって、ＰＭＯＳトランジスタＴＰ３がオンし、ＮＭＯＳトランジスタＴＮ３がオンする。
【００７１】
この時、入力信号ＩＮに基づいて信号Ｓ１はＬレベルであるので、ＰＭＯＳトランジスタＴＰ２はオンし、ＮＭＯＳトランジスタＴＮ２はオフしている。従って、ノードＮｂの電位がＨレベルに上昇し、そのＨレベルに上昇したノードＮｂの電位によってＮＭＯＳトランジスタＴＮ５がオンし、ノードＮｄの電位をＬレベル、即ち、低電位側電源Ｖssに低下させて安定させる。
【００７２】
従って、ノードＮｄの電位、即ち、ＰＭＯＳトランジスタＴＰ６のゲート電位がノイズ等によって変化した場合、そのゲートに入力される電位が補正されるので、ＰＭＯＳトランジスタＴＰ６が安定して動作する。
【００７３】
そして、ノードＮｄの電位がＬレベルとなるため、ＰＭＳトランジスタＴＰ４たオンし、ＮＭＯＳトランジスタＴＮ４がオフし、ノードＮｃの電位をＨレベルに上昇させる。そして、そのノードＮｃの電位によって、ＰＭＯＳトランジスタＴＰ３がオフし、ＮＭＯＳトランジスタＴＮ３がオンし、ノードＮｂの電位がＬレベルになり、ＮＭＯＳトランジスタＴＮ５が再びオフする。
【００７４】
即ち、ＰＭＯＳトランジスタＴＰ４及びＮＭＯＳトランジスタＴＮ４によって、出力トランジスタとしてのＰＭＯＳトランジスタＴＰ６のゲート電位であるノードＮｄの電位をモニタするモニタ回路が構成されている。そして、そのモニタ回路によって検出したＰＭＯＳトランジスタＴＰ６のゲート電位の変化をフィードバックして、ＰＭＯＳトランジスタＴＰ６のゲートに入力する電位を補正することで、ＰＭＯＳトランジスタＴＰ６を安定して動作させている。
【００７５】
次に、低電位側出力回路部２３の回路構成について詳述する。
図５に示すように、低電位側出力回路部２３は、ＮＭＯＳトランジスタＴＮ７〜ＴＮ１２、ＰＭＯＳトランジスタＴＰ７〜ＴＰ１２、抵抗Ｒ３，Ｒ４、及び、コンデンサＣ３，Ｃ４とから構成されている。低電位側出力回路部２３は、図３に示す高電位側出力回路部２２の高電位側電源ＶDDと低電位側電源Ｖss、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えた形に構成される。
【００７６】
即ち、ＰＭＯＳトランジスタＴＰ１〜ＴＰ６をＮＭＯＳトランジスタＴＮ７〜ＴＮ１２に、ＮＭＯＳトランジスタＴＮ１〜ＴＮ６をＰＭＯＳトランジスタＴＰ７〜ＴＰ１２に、コンデンサＣ１，Ｃ２をコンデンサＣ３，Ｃ４に、抵抗Ｒ１，Ｒ２を抵抗Ｒ３，Ｒ４に置き換える。そして、高電位側電源ＶDDと低電位側電源Ｖssとを入れ替えた回路構成となっている。従って、低電位側出力回路部２３の構成についての詳細な説明を省略し、次にその動作について説明する。
【００７７】
イネーブル信号バーＯＥがＨレベル、又はイネーブル信号バーＯＥがＬレベルであって入力信号ＩＮがＨレベルの場合、低電位側出力回路部２３にはＬレベルの信号Ｓ２が入力される。
【００７８】
そのＬレベルの信号Ｓ２はＮＭＯＳトランジスタＴＮ７及びＰＭＯＳトランジスタＴＰ７のゲートに入力され、ＮＭＯＳトランジスタＴＮ７はオフし、ＰＭＯＳトランジスタＴＰ７はオンし、両ＭＯＳトランジスタＴＮ７，ＴＰ７間のノードＮｅの電位はＨレベルとなる。そのノードＮｅの電位はＮＭＯＳトランジスタＴＮ１１のゲートに出力され、そのＮＭＯＳトランジスタＴＮ１１はオンする。また、ノードＮｅの電位はＰＭＯＳトランジスタＴＰ１２のゲートに出力され、そのＰＭＯＳトランジスタＴＰ１２はオフする。
【００７９】
また、Ｌレベルの信号Ｓ２は、ＮＭＯＳトランジスタＴＮ８及びＰＭＯＳトランジスタＴＰ８のゲートに入力され、ＮＭＯＳトランジスタＴＮ８はオフし、ＰＭＯＳトランジスタＴＰ８はオンし、両ＭＯＳトランジスタＴＮ８，ＴＰ８間のノードＮｆの電位はＨレベルとなる。そのノードＮｆの電位はＰＭＯＳトランジスタＴＰ１１のゲートに出力され、そのＰＭＯＳトランジスタＴＰ１１はオフする。
【００８０】
すると、オンしたＮＭＯＳトランジスタＴＮ１１を介してノードＮｈの電位は低電位側電源Ｖss、即ち、Ｌレベルとなり、そのノードＮｈの電位によってＮＭＯＳトランジスタＴＮ１２はオフする。その結果、出力端子２８はハイインピーダンス状態に設定される。尚、出力端子２８がハイインピーダンス状態に設定された時、前記した高電位側出力回路部２２によってＨレベルの出力信号ＯＵＴが出力されており、出力端子２８はＨレベルとなっている。
また、この時、ノードＮｈはＬレベルなので、ＮＭＯＳトランジスタＴＮ１０はオフし、ＰＭＯＳトランジスタＴＰ１０はオンし、両ＭＯＳトランジスタＴＮ１０，ＴＰ１０間のノードＮｇの電位はＨレベルとなる。従って、ＮＭＯＳトランジスタＴＮ９はオンし、ＰＭＯＳトランジスタＴＰ９はオフしている。
【００８１】
次に、イネーブル信号バーＯＥがＬレベルの状態で入力信号ＩＮがＨレベルからＬレベルに変化すると、その入力信号ＩＮの変化に従って信号Ｓ２はＬレベルからＨレベルに変化する。
【００８２】
Ｈレベルの信号Ｓ２は、ＮＭＯＳトランジスタＴＮ７とＰＭＯＳトランジスタＴＰ７のゲートに入力され、ＮＭＯＳトランジスタＴＮ７はオンし、ＰＭＯＳトランジスタＴＰ７はオフし、両ＭＯＳトランジスタＴＮ７，ＴＰ７間のノードＮｅの電位はＬレベルになる。このノードＮｅの電位はＮＭＯＳトランジスタＴＮ１１ゲートに出力され、ＮＭＯＳトランジスタＴＮ１１はオフする。
【００８３】
また、Ｈレベルの信号Ｓ２は、ＮＭＯＳトランジスタＴＮ８とＰＭＯＳトランジスタＴＰ８のゲートに入力され、ＮＭＯＳトランジスタＴＮ８はオンし、ＰＭＯＳトランジスタＴＰ９はオフする。この時、ＮＭＯＳトランジスタＴＮ９はオンし、ＰＭＯＳトランジスタＴＰ９はオフしているので、ノードＮｆの電位はＬレベルになる。このノードＮｆの電位はＰＭＯＳトランジスタＴＰ１１のゲートに出力され、ＰＭＯＳトランジスタＴＰ１１はオンする。
【００８４】
すると、オンしたＰＭＯＳトランジスタＴＰ１１を介してノードＮｈの電位は上昇して高電位側電源ＶDD、即ち、Ｈレベルになり、そのノードＮｈの電位によってＮＭＯＳトランジスタＴＮ１２はオンする。そのオンしたＮＭＯＳトランジスタＴＮ１２によって、出力端子２８と低電位側電源Ｖssとの間のインピーダンスが低下し、出力端子２８の電位、即ち、出力信号ＯＵＴの電位が下降する。
【００８５】
また、ノードＮｈの電位が上昇することにより、ＮＭＯＳトランジスタＴＮ１０がオンし、ＰＭＯＳトランジスタＴＰ１０がオフし、両ＭＯＳトランジスタＴＮ１０，ＴＰ１０間のノードＮｇの電位はＬレベルになる。すると、そのレベルのノードＮｇの電位によって、ＮＭＯＳトランジスタＴＮ９はオフし、ＰＭＯＳトランジスタＴＰ９はオンする。そして、そのオンしたＰＭＯＳトランジスタＴＰ９によって、ノードＮｆの電位は、ＬレベルからＨレベルに変化し、そのＨレベルのノードＮｆの電位によって、ＰＭＯＳトランジスタＴＰ１１はオフする。
【００８６】
従って、信号Ｓ２、即ち、入力信号ＩＮの変化によってＮＭＯＳトランジスタＴＮ１１がオフし、ＰＭＯＳトランジスタＴＰ１１がオンしてＮＭＯＳトランジスタＴＮ１２がオンした後、ＰＭＯＳトランジスタＴＰ１１はオフする。その結果、ＮＭＯＳトランジスタＴＮ１２のゲートは、低電位側電源Ｖssと高電位側電源ＶDDの何れにも接続されない状態となる。
【００８７】
ＮＭＯＳトランジスタＴＮ１２がオンした後、ＰＭＯＳトランジスタＴＰ１１がオフするタイミングは、そのＮＭＯＳトランジスタＴＮ１２のゲート、即ち、ノードＮｈに接続されたＮＭＯＳトランジスタＴＮ１０とＰＭＯＳトランジスタＴＰ１０のβ比を調整することによって設定される。即ち、ノードＮｈの電位がＮＭＯＳトランジスタＴＮ１０とＰＭＯＳトランジスタＴＰ１０のしきい値電圧よりも下降又は上昇すると、両ＭＯＳトランジスタＴＮ１０，ＴＰ１０の状態がオンからオフに、オフからオンに変化する。従って、両ＭＯＳトランジスタＴＮ１０，ＴＰ１０のβ比を調整してしきい値電圧を変更することにより、ＰＭＯＳトランジスタＴＰ１１をＮＭＯＳトランジスタＴＮ１２がオンした後にオフさせている。
【００８８】
また、ＰＭＯＳトランジスタＴＰ１１がオフした後、ＮＭＯＳトランジスタＴＮ１２のゲートは、オンしたＰＭＯＳトランジスタＴＰ１２と抵抗Ｒ３とによって設定される電位に保持される。更に、ＮＭＯＳトランジスタＴＮ１２のゲート電位は、抵抗Ｒ３の値を適宜設定し、ＰＭＯＳトランジスタＴＰ１２に流れる電流を少なくすることにより、外部から加わる要因でゲート電位が変化し易い状態としている。
【００８９】
そして、図６（ａ）に示すように、送端側、即ち、出力端子２８において、ＨレベルからＬレベルへと出力信号ＯＵＴが変化した場合、受端側では、出力信号ＯＵＴから遅れてＨレベルからＬレベルへ変化する。この時、先ず伝送系のインピーダンスと出力インピーダンスとで分圧された電位に一旦安定する。この安定する電位は、伝送系のインピーダンスに比べて出力インピーダンスは低いので、低電位側電源Ｖss側に低い出力インピーダンスを接続し、高電位側電源ＶDD側に高い伝送系のインピーダンスを接続した等価回路による分圧電圧となる。
【００９０】
一方、受端側では、通常では入力インピーダンスが高いので、妨げとなる負荷がない。そのため、出力信号ＯＵＴは、そのまま順方向、即ち、高電位側電源ＶDDから低電位側電源Ｖss側に向かう反射となり、その反射は送端側へ返ってくる。
【００９１】
この受端側の波形は、図６（ｂ）の一点鎖線で示すように、目標電圧（この場合はＬレベルであって低電位側電源Ｖss）を超えるオーバーシュートを引き起こし、反射波として送端側、即ち、出力回路２１に向かって送出される。すると、図６（ａ）の一点鎖線で示すように、送端側では、出力信号ＯＵＴが目標電圧（この場合はＬレベルであって低電位側電源Ｖss）を超えるオーバーシュートを引き起こす。また、発生したオーバーシュートは、逆に、出力信号ＯＵＴが再び目標電圧を越えるアンダーシュートを引き起こす。
【００９２】
この時、出力トランジスタであるＮＭＯＳトランジスタＴＮ１２のゲートは、わずかにＰＭＯＳトランジスタＴＰ１２と抵抗Ｒ３によって高電位側電源ＶDD側に引かれるハイインピーダンス状態となっている。そのため、ＮＭＯＳトランジスタＴＮ１２のゲート電位は、出力信号ＯＵＴの影響を受ける。
【００９３】
図６（ａ）に示すように、例えば、出力信号ＯＵＴがオーバーシュートした場合、そのオーバーシュートした出力信号ＯＵＴは、ＮＭＯＳトランジスタＴＮ１２のドレインとゲート間の寄生容量とコンデンサＣ４を介して、そのゲートに電荷を充電する。従って、ＮＭＯＳトランジスタＴＮ１２のゲート電位は、その充電された電荷によって低下し、ゲート−ソース間の電位差が大きくなるので、出力インピーダンスが高くなる。
【００９４】
すると、ＮＭＯＳトランジスタＴＮ１２によって出力端子２８の電位を引き下げようとする働きが小さくなって下降しようとする出力電圧ＯＵＴの妨げとなる負荷成分が軽減される。即ち、送端側から受端側に反射波として伝達される負荷分が少なくなる。受端側に伝達される負荷が少なくなると、その受端側にて反射されて再び送端側に反射される分が少なくなる。
【００９５】
逆に、図６（ａ）に示すように出力信号ＯＵＴがアンダーシュートした場合、そのアンダーシュートした出力信号ＯＵＴは、ＮＭＯＳトランジスタＴＮ１２のドレインとゲート間の寄生容量とコンデンサＣ４を介して、そのゲートの電荷を放電させる。従って、ＮＭＯＳトランジスタＴＮ１２のゲート電位は、電荷の放電によって下降し、ゲート−ソース間の電位差が小さくなるので、出力インピーダンスが低くなる。
【００９６】
すると、ＮＭＯＳトランジスタＴＮ１２によって出力端子２８の電位を引き上げようとする働き、即ち、目標電圧に近づけようとする働きが強くなり、出力電圧ＯＵＴを下降させる。その結果、アンダーシュートは、図６（ａ）（ｂ）の一点鎖線で示す場合に比べて、実線で示すように小さくなる。従って、図６（ｂ）に示すように、点Ａに示す従来の出力回路１，５によるグリッチノイズは、点Ｂに示すレベルまで低電位側電源Ｖss側に引き上げられる。そのため、出力信号ＯＵＴが受端側においてしきい値電圧よりも低くなることがなく、受端側のデバイスが誤動作することがない。
【００９７】
即ち、出力信号ＯＵＴがオーバーシュートした場合には、そのオーバーシュートを低減しようとする働きを抑えることで、反射波となる負荷を低減する。また、出力信号ＯＵＴがアンダーシュートした場合には、そのアンダーシュートをより目標電圧に近づけようとする働きを強くすることで、そのアンダーシュートを小さくして誤動作を防止する。
【００９８】
尚、出力端子２８から大きなノイズを受けてノードＮｈの電位が大きく下降した場合、そのノードＮｈの電位によって、ＮＭＯＳトランジスタＴＮ１０がオフし、ＰＭＯＳトランジスタＴＰ１０がオンし、ノードＮｇの電位をＨレベルに上昇させる。そのＨレベルに上昇したノードＮｇの電位によって、ＮＭＯＳトランジスタＴＮ９がオンし、ＰＭＯＳトランジスタＴＰ９がオンする。
【００９９】
この時、入力信号ＩＮに基づいて信号Ｓ２はＨレベルであるので、ＮＭＯＳトランジスタＴＮ８はオンし、ＰＭＯＳトランジスタＴＰ８はオフしている。従って、ノードＮｆの電位がＬレベルに下降し、そのＬレベルに下降したノードＮｆの電位によってＰＭＯＳトランジスタＴＰ１１がオンし、ノードＮｈの電位をＨレベル、即ち、高電位側電源ＶDDに上昇させて安定させる。
【０１００】
従って、ノードＮｈの電位、即ち、ＮＭＯＳトランジスタＴＮ１２のゲート電位がノイズ等によって変化した場合、そのゲートに入力される電位が補正されるので、ＮＭＯＳトランジスタＴＮ１２が安定して動作する。
【０１０１】
そして、ノードＮｈの電位がＨレベルとなるため、ＰＭＳトランジスタＴＮ１０たオンし、ＰＭＯＳトランジスタＴＰ１０がオフし、ノードＮｇの電位をＬレベルに下降させる。そして、そのノードＮｇの電位によって、ＮＭＯＳトランジスタＴＮ９がオフし、ＰＭＯＳトランジスタＴＰ９がオンし、ノードＮｆの電位がＨレベルになり、ＰＭＯＳトランジスタＴＰ１１が再びオフする。
【０１０２】
即ち、ＮＭＯＳトランジスタＴＮ１０及びＰＭＯＳトランジスタＴＰ１０によって、出力トランジスタとしてのＮＭＯＳトランジスタＴＮ１２のゲート電位であるノードＮｈの電位をモニタするモニタ回路が構成されている。そして、そのモニタ回路によって検出したＮＭＯＳトランジスタＴＮ１２のゲート電位の変化をフィードバックして、ＮＭＯＳトランジスタＴＮ１２のゲートに入力する電位を補正することで、ＮＭＯＳトランジスタＴＮ１２を安定して動作させている。
【０１０３】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）出力回路２１の高電位側出力回路部２２には出力トランジスタとなるＰＭＯＳトランジスタＴＰ６が備えられる。高電位側出力回路部２２は、入力信号ＩＮに基づいて、ＰＭＯＳトランジスタＴＰ６オンしてＨレベルの出力信号ＯＵＴを出力した後、ＰＭＯＳトランジスタＴＰ６のゲートをハイインピーダンス状態に設定する。そして、出力電圧ＯＵＴが目標とする高電位側電源ＶDDよりも高い場合にはＰＭＯＳトランジスタＴＰ６のゲートに電荷を充電してそのゲート電位を低下させ、出力インピーダンスを高する。また、出力電圧ＯＵＴが目標とする高電位側電源ＶDDよりも低い場合にはＰＭＯＳトランジスタＴＰ６のゲートから電荷を放電させてそのゲート電位を上昇させ、出力インピーダンスを低くするようにした。
【０１０４】
その結果、出力信号ＯＵＴがオーバーシュートした場合には、そのオーバーシュートを低減しようとする働きを抑えることで、反射波となる負荷を低減する。また、出力信号ＯＵＴがアンダーシュートした場合には、そのアンダーシュートをより目標電圧に近づけようとする働きを強くすることで、そのアンダーシュートを小さくして誤動作を防止することができる。
【０１０５】
（２）出力回路２１の低電位側出力回路部２３には出力トランジスタとなるＮＭＯＳトランジスタＴＮ１２が備えられる。低電位側出力回路部２２は、入力信号ＩＮに基づいて、ＮＭＯＳトランジスタＴＮ１２オンしてＬレベルの出力信号ＯＵＴを出力した後、ＮＭＯＳトランジスタＴＮ１２のゲートをハイインピーダンス状態に設定する。そして、出力電圧ＯＵＴが目標とする低電位側電源Ｖssよりも低い場合にはＮＭＯＳトランジスタＴＮ１２のゲートに電荷を充電してそのゲート電位を低下させ、出力インピーダンスを高する。また、出力電圧ＯＵＴが目標とする低電位側電源Ｖssよりも高い場合にはＮＭＯＳトランジスタＴＮ１２のゲートから電荷を放電させてそのゲート電位を上昇させ、出力インピーダンスを低くするようにした。
【０１０６】
その結果、出力信号ＯＵＴがオーバーシュートした場合には、そのオーバーシュートを低減しようとする働きを抑えることで、反射波となる負荷を低減する。また、出力信号ＯＵＴがアンダーシュートした場合には、そのアンダーシュートをより目標電圧に近づけようとする働きを強くすることで、そのアンダーシュートを小さくして誤動作を防止することができる。
【０１０７】
尚、本発明は前記実施の形態の他、以下の態様で実施してもよい。
（１）上記実施形態において、高電位側出力回路部２２、又は、低電位側出力回路部２３の何れか一方を省略した所謂オープンドレイン型出力回路を構成として実施してもよい。高電位側出力回路部２２のみの場合、出力回路２１は、入力信号ＩＮに基づいて、その入力信号ＩＮがＬレベルの場合にＨレベルの出力信号ＯＵＴを出力し、入力信号ＩＮがＨレベルの場合に出力端子をハイインピーダンス状態に設定する。また、低電位側出力回路部２３のみの場合、出力回路２１は、入力信号ＩＮに基づいて、その入力信号ＩＮがＬレベルの場合に出力端子をハイインピーダンス状態に設定し、入力信号ＩＮがＨレベルの場合にＬレベルの出力信号ＯＵＴを出力する。
【０１０８】
（２）上記実施形態において、高電位側出力回路部２２を、図７（ａ）（ｂ）に示す従来のＰＭＯＳトランジスタ２又はＮＭＯＳトランジスタ６とインバータ回路８との構成に置き換えて実施してもよい。また、低電位側出力回路部２３を、図７（ａ）（ｂ）に示す従来のＮＭＯＳトランジスタ３，７に置き換えて実施してもよい。
【０１０９】
（３）上記実施形態の高電位側出力回路部２２において、出力トランジスタとなるＰＭＯＳトランジスタＴＰ６のゲートと高電位側電源ＶDDとの間に接続したＮＭＯＳトランジスタＴＮ６、抵抗Ｒ１、及び、コンデンサＣ１を省略して実施してもよい。また、低電位側出力回路部２３において、出力トランジスタとなるＮＭＯＳトランジスタＴＮ１２のゲートと低電位側電源Ｖssとの間に接続したＰＭＯＳトランジスタＴＰ１２、抵抗Ｒ３、及び、コンデンサＣ３を省略して実施してもよい。
【０１１０】
（４）上記実施形態において、出力トランジスタとなるＰＭＯＳトランジスタＴＰ６のゲートとドレイン間に接続したコンデンサＣ２を省略して実施してもよい。また、出力トランジスタとなるＰＭＯＳトランジスタＴＮ１２のゲートとドレイン間に接続したコンデンサＣ４を省略して実施してもよい。
【０１１１】
【発明の効果】
以上詳述したように、本発明によれば、反射波によるノイズを低減することが可能な出力回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図。
【図２】 １実施の形態の出力回路のブロック図。
【図３】 １実施の形態の高電位側出力回路部の回路図。
【図４】 高電位側出力回路部出力信号の波形図であって、（ａ）は送端側の波形図、（ｂ）は受端側の波形図。
【図５】 １実施の形態の低電位側出力回路部の回路図。
【図６】 低電位側出力回路部の出力信号の波形図であって、（ａ）は送端側の波形図、（ｂ）は受端側の波形図。
【図７】 （ａ），（ｂ）は従来の出力回路の回路図。
【図８】 従来の出力回路による出力信号の波形図であって、（ａ）は送端側の波形図、（ｂ）は受端側の波形図。
【符号の説明】
１１ 出力トランジスタ
１２ 制御回路
ＩＮ 入力信号
ＯＵＴ 出力信号
【発明の属する技術分野】
本発明は出力回路に係り、詳しくは伝送系における反射波等によるノイズを低減することができる出力回路に関する。
【０００２】
近年、半導体装置の処理の高速化に従って、高調波成分のノイズが問題になってきている。特に、半導体装置間の伝送系におけるインピーダンスの不整合による反射波ノイズが問題となっている。このインピーダンスの不整合は、伝送経路にデバイスが何個も接続され、しかも、高密度化における配線の微細化が進められることにより配線のＬ成分が増大して伝送線路のインピーダンスが高くなることに起因する。この反射波ノイズは、動作不良の原因となることから、反射波を低減することが要求されている。
【０００３】
【従来の技術】
図７（ａ）は、従来の半導体装置の出力回路１を示す。出力回路１は、一対のＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３とから構成され、両ＭＯＳトランジスタ２，３は電源ＶDD，ＶSS間に直列に接続されている。両ＭＯＳトランジスタ２，３ゲートには入力信号ＩＮが入力されている。そして、入力信号ＩＮがＬレベルになると、ＰＭＯＳトランジスタ２がオンし、ＮＭＯＳトランジスタ３がオフし、Ｈレベルの出力信号ＯＵＴが出力される。又、逆に入力信号ＩＮがＨレベルになると、ＰＭＯＳトランジスタ２がオフし、ＮＭＯＳトランジスタ３がオンして、Ｌレベルの出力信号ＯＵＴが出力される。
【０００４】
また、図７（ｂ）に示される出力回路５は、一対のＮＭＯＳトランジスタ６，７と、インバータ８とを備える。ＮＭＯＳトランジスタ６，７は電源ＶDD，ＶSS間に直列に接続されている。ＮＭＯＳトランジスタ６のゲートにはインバータ８を介して入力信号ＩＮを反転した信号が入力され、ＮＭＯＳトランジスタ７のゲートには入力信号ＩＮが入力されている。そして、入力信号ＩＮがＬレベルになると、インバータ８の出力はＨレベルとなってＮＭＯＳトランジスタ６がオンし、ＮＭＯＳトランジスタ７がオフし、Ｈレベルの出力信号ＯＵＴが出力される。又、逆に入力信号ＩＮがＨレベルになると、インバータ８の出力はＬレベルとなってＮＭＯＳトランジスタ６がオフし、ＮＭＯＳトランジスタ７がオンして、Ｌレベルの出力信号ＯＵＴが出力される。
【０００５】
【発明が解決しようとする課題】
ところで、出力回路１，５と、他の回路や半導体装置等のデバイスとの間の伝送経路のインピーダンスは、その伝送経路に接続されたデバイスの数や、高密度化による配線の微細化に伴ってインピーダンスが高くなってきている。しかしながら、出力回路１，５の出力インピーダンスは低いため、インピーダンスのミスマッチングによって、図８に示すように、出力信号ＯＵＴの反射波やインダクタンスによる逆起電力等によって出力信号ＯＵＴにリンギングが起きたりする。
【０００６】
例えば、、図８（ａ）に示すように、送端側、即ち、出力端子４，９において、ＬレベルからＨレベルへと出力信号ＯＵＴが変化した場合、受端側では、出力信号ＯＵＴから遅れてＬレベルからＨレベルへ変化する。この時、先ず伝送系のインピーダンスと出力インピーダンスとで分圧された電位に一旦安定する。この安定する電位は、伝送系のインピーダンスに比べて出力インピーダンスは低いので、高電位側電源ＶDD側に低い出力インピーダンスを接続し、低電位側電源Ｖss側に高い伝送系のインピーダンスを接続した等価回路による分圧電圧となる。
【０００７】
一方、受端側では、通常では入力インピーダンスが高いので、妨げとなる負荷がない。そのため、出力信号ＯＵＴは、そのまま順方向、即ち、低電位側電源Ｖssから高電位側電源ＶDD側に向かう反射となり、その反射は送端側へ返ってくる。
【０００８】
この受端側の波形は、図８（ｂ）に示すように、目標電圧（この場合はＨレベルであって高電位側電源ＶDD）を超えるオーバーシュートを引き起こし、反射波として送端側、即ち、出力回路１，５に向かって送出される。送端側では、目標電圧（この場合はＨレベルであって高電位側電源ＶDD）を超えるオーバーシュートを引き起こす。
【０００９】
この時、出力回路１，５では、出力トランジスタ２，６によって高電位側電源ＶDDに安定させようとする、即ち、オーバーシュートした電位を高電位側電源ＶDDに下げようとする働きが生じて負荷となる。この負荷分が送端側からの反射波となって受端側に伝達され、また、電位を引き上げようとする反射となって再び送端側に送出される。この繰り返しによって出力電圧ＯＵＴのリンギングノイズが発生する。そして、このリンギングノイズは、伝送系の抵抗成分と送端側及び受端側でのインピーダンスによる抵抗成分によってエネルギーを消費して小さくなっていき、最終的には目標電圧（高電位側電源ＶDD）に安定する。
【００１０】
出力信号ＯＵＴのリンギングが大きくなると、その出力信号ＯＵＴの受端側、即ち、出力信号ＯＵＴを入力するデバイス側では、誤動作を起こす場合がある。例えば、図８（ａ）に示すように、出力信号ＯＵＴがＬレベル（低電位側電源電圧Ｖss）からＨレベル（高電位側電源電圧ＶDD）に変化する場合、図８（ｂ）に示すように、受端側では、点Ａにおいて入力する出力信号ＯＵＴがデバイスのしきい値電圧よりも低くなり、その出力信号ＯＵＴがＨレベルであるにも関わらずＬレベルと判定されてしまう場合がある。その結果、受端側のデバイスでは、誤動作を起こすという問題がある。
【００１１】
上記の誤動作を防止する方法として、出力トランジスタのスタガ動作による出力インピーダンスの急激な変化を抑制して、徐々に出力インピーダンスを変化させることで、高調波ノイズを抑制して反射波ノイズを低減する方法がある。しかしながら、この方法では、半導体装置の回路規模が大きくなり、消費電流も増大することになる。また、他の方法として、出力トランジスタの出力インピーダンスを高くして伝送系のインピーダンスに近づける方法もあるが、出力波形がなまり、他のデバイスへの駆動能力が低下する。
【００１２】
本発明は上記問題点を解決するためになされたものであって、その目的は反射波によるノイズを低減することのできる出力回路を提供することにある。
【００１３】
【課題を解決するための手段】
図１は本発明の原理説明図である。出力回路には、高電位側電源又は低電位側電源を駆動電源とする出力トランジスタ１１が備えられ、その出力トランジスタ１１から駆動電源電圧が出力信号ＯＵＴとして出力される。その出力トランジスタ１１のゲートは制御回路１２に接続されている。制御回路１２には入力信号ＩＮが入力される。制御回路１２は、入力信号ＩＮに基づいて出力トランジスタ１１をオンに制御した後、その出力トランジスタ１１のゲートをハイインピーダンス状態に制御する。そして、出力信号ＯＵＴの変動に従って、出力トランジスタ１１のハイインピーダンス状態のゲートに対して電荷の充放電が行われ、その充放電された電荷により変動するゲート電位によって出力インピーダンスが変動する出力電圧ＯＵＴの変動に対応して変更される。
【００１４】
また、前記制御回路は、前記出力トランジスタのゲートと前記高電位側電源との間に接続されている第１のパストランジスタと、前記出力トランジスタのゲートと前記低電位側電源との間に接続されている第２のパストランジスタとを備え、前記入力信号に基づいて前記第１又は第２のパストランジスタの一方をオンに制御して前記出力トランジスタをオンに制御した後、前記一方のパストランジスタをオフに制御して前記出力トランジスタのゲートをハイインピーダンス状態に制御するようにしたことを要旨とする。
【００１５】
また、請求項２に記載の発明は、請求項１に記載の出力回路において、前記出力トランジスタのドレインとゲートとの間にコンデンサを接続し、該コンデンサと前記出力トランジスタの寄生容量とにより、前記出力信号の変動に従ってゲートに対して電荷の充放電を行うようにしたことを要旨とする。
【００１６】
また、請求項３に記載の発明は、請求項１又は２に記載の出力回路において、前記制御回路には、前記出力トランジスタのゲート電位を検出する検出回路が更に備えられており、前記制御回路は、前記検出回路の検出結果に基づいて、ハイインピーダンス状態にある前記出力トランジスタのゲート電位が変動した場合に、該前記一方のパストランジスタをオンに制御してゲート電位を安定させた後、再びハイインピーダンス状態に制御するようにしたことを要旨とする。
【００１７】
また、請求項４に記載の発明は、請求項１乃至３のうち何れか一項に記載の出力回路において、前記出力トランジスタのゲートは、高抵抗素子を介して前記駆動電源とは逆の電源に接続されたことを要旨とする。
【００１８】
また、請求項５に記載の発明は、請求項４に記載の出力回路において、前記出力トランジスタのゲートと前記高抵抗素子との間にはＭＯＳトランジスタが接続され、前記制御回路は、そのＭＯＳトランジスタを、前記出力トランジスタがオンに制御されたときにオンに制御するようにしたことを要旨とする。
【００１９】
また、請求項６に記載の発明は、請求項１乃至５のうち何れか一項に記載の出力回路において、前記出力トランジスタのバックゲートは抵抗を介して駆動電源に接続されたことを要旨とする。
【００２０】
また、請求項７に記載の発明は、高電位側電源を駆動電源とする請求項１乃至６のうち何れか一項に記載された出力回路よりなる高電位側出力回路部と、低電位側電源を駆動電源とする請求項１乃至６のうち何れか一項に記載された出力回路よりなる低電位側出力回路部とから構成されたことを要旨とする。
【００２１】
（作用）
従って、請求項１に記載の発明によれば、出力電圧が目標とする電位よりも高い場合には出力インピーダンスを高く、出力電圧が目標とする電位よりも低い場合には出力インピーダンスを低くなるようにが変更されることにより、反射波が低減される。
【００２２】
また、制御回路には、出力トランジスタのゲートと高電位側電源との間に接続された第１のパストランジスタと、出力トランジスタのゲートと低電位側電源との間に接続された第２のパストランジスタとが備えられる。そして、入力信号に基づいて第１又は第２のパストランジスタの一方がオンに制御されて出力トランジスタがオンに制御された後、一方のパストランジスタがオフに制御されて出力トランジスタのゲートがハイインピーダンス状態に制御される。
【００２３】
また、請求項２に記載の発明によれば、出力トランジスタのドレインとゲートとの間にはコンデンサが接続され、そのコンデンサと出力トランジスタの寄生容量とにより、出力信号の変動に従ってゲートに対して電荷の充放電が行われる。
【００２４】
また、請求項３に記載の発明によれば、制御回路には、出力トランジスタのゲート電位を検出する検出回路が更に備えられ、その検出回路の検出結果に基づいて、ハイインピーダンス状態にある出力トランジスタのゲート電位が変動した場合に、一方のパストランジスタがオンに制御されてゲート電位が安定した後、再びハイインピーダンス状態に制御される。
【００２５】
また、請求項４に記載の発明によれば、出力トランジスタのゲートは、高抵抗素子を介して駆動電源とは逆の電源に接続される。
また、請求項５に記載の発明によれば、出力トランジスタのゲートと高抵抗素子との間にはＭＯＳトランジスタが接続され、そのＭＯＳトランジスタは、出力トランジスタがオンに制御されたときにオンに制御される。
【００２６】
また、請求項６に記載の発明によれば、出力トランジスタのバックゲートは抵抗を介して駆動電源に接続される。
また、請求項７に記載の発明によれば、出力回路は、高電位側電源を駆動電源とする出力トランジスタと、その出力トランジスタのゲートをハイインピーダンス状態に制御する制御回路とを備えた高電位側出力回路部と、低電位側電源を駆動電源とする出力トランジスタと、その出力トランジスタのゲートをハイインピーダンス状態に制御する制御回路とを備えた低電位側出力回路部とから構成される。
【００２７】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図２〜図６に従って説明する。
図２に示すように、出力回路２１は、高電位側出力回路部２２、低電位側出力回路部２３、ノア回路２４、ナンド回路２５、及び、インバータ回路２６とを備えている。出力回路２１には、図示しない内部回路から入力信号ＩＮ及びイネーブル信号バーＯＥが入力される。
【００２８】
ナンド回路２５の一方の入力端子には入力信号ＩＮが入力され、他方の入力端子にはイネーブル信号バーＯＥがインバータ回路２６により反転されて入力される。ナンド回路２５は、インバータ回路２６から入力される信号がＨレベル、即ち、イネーブル信号バーＯＥがＬレベルの場合、入力信号ＩＮを反転させた信号Ｓ１を高電位側出力回路部２２に出力する。一方、ナンド回路２５は、インバータ回路２６から入力される信号がＬレベル、即ち、イネーブル信号バーＯＥがＨレベルの場合、常にＨレベルの信号Ｓ１を高電位側出力回路部２２に出力する。
【００２９】
高電位側出力回路部２２は、入力される信号Ｓ１がＨレベルの場合、出力をハイインピーダンス状態に設定する。一方、高電位側出力回路部２２は、入力される信号Ｓ１がＬレベルの場合、Ｈレベルの出力信号ＯＵＴを出力する。
【００３０】
ノア回路２４の一方の入力端子には入力信号ＩＮが入力され、他方の入力端子にはイネーブル信号バーＯＥが入力される。ノア回路２４は、イネーブル信号バーＯＥがＬレベルの場合に入力信号ＩＮを反転させた信号Ｓ２を低電位側出力回路部２３に出力する。一方、ノア回路２４は、イネーブル信号バーＯＥがＨレベルの場合に常にＬレベルの信号Ｓ２を低電位側出力回路部２３に出力する。
【００３１】
低電位側出力回路部２３は、入力される信号Ｓ２がＨレベルの場合、Ｌレベルの出力信号ＯＵＴを出力する。一方、低電位側出力回路部２３は、入力される信号Ｓ２がＬレベルの場合、出力をハイインピーダンス状態に設定する。
【００３２】
従って、イネーブル信号バーＯＥがＨレベルの場合、両出力回路部２２，２３は、出力をハイインピーダンス状態に設定する。一方、イネーブル信号バーＯＥがＬレベルの場合、両出力回路部２２，２３は、入力信号ＩＮに基づいて、その入力信号ＩＮがＬレベルの場合、高電位側出力回路部２２はＬレベルの出力信号ＯＵＴを出力し、低電位側出力回路部２３は出力をハイインピーダンスに設定する。また、入力信号ＩＮがＨレベルの場合、高電位側出力回路部２２は出力をハイインピーダンスに設定し、低電位側出力回路部２３はＬレベルの出力信号ＯＵＴを出力する。
【００３３】
即ち、出力回路２１は、イネーブル信号バーＯＥがＨレベルの場合、出力をハイインピーダンスに設定する。一方、イネーブル信号バーＯＥがＬレベルの場合、出力回路２１は、入力信号ＩＮのレベルを反転させたレベルの出力信号ＯＵＴを出力する。
【００３４】
次に、高電位側出力回路部２２の回路構成について詳述する。
図３に示すように、高電位側出力回路部２２は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）ＴＰ１〜ＴＰ６、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）ＴＮ１〜ＴＮ６、抵抗Ｒ１，Ｒ２、及び、コンデンサＣ１，Ｃ２とから構成されている。
【００３５】
信号Ｓ１は、ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ１のゲートに入力される。ＰＭＯＳトランジスタＴＰ１のソースは高電位側電源ＶDDに接続され、ドレインはＮＭＯＳトランジスタＴＮ１のドレインに接続され、そのＮＭＯＳトランジスタＴＮ１のソースは低電位側電源Ｖssに接続されている。そして、両ＭＯＳトランジスタＴＰ１，ＴＮ１のドレインの接続点のノードＮａは、ＰＭＯＳトランジスタＴＰ５のゲートに接続されている。
【００３６】
また、信号Ｓ１は、ＰＭＯＳトランジスタＴＰ２とＮＭＯＳトランジスタＴＮ２のゲートに入力される。ＰＭＯＳトランジスタＴＰ２のソースはＰＭＯＳトランジスタＴＰ３のドレインに接続され、ＰＭＯＳトランジスタＴＰ３のソースは高電位側電源ＶDDに接続されている。ＰＭＯＳトランジスタＴＰ２のドレインはＮＭＯＳトランジスタＴＮ２のドレインに接続され、そのＮＭＯＳトランジスタＴＮ２のソースは低電位側電源Ｖssに接続されている。
【００３７】
また、ＮＭＯＳトランジスタＴＮ３のドレインはＮＭＯＳトランジスタＴＮ３のドレインに接続され、そのＮＭＯＳトランジスタＴＮ３のソースは低電位側電源Ｖssに接続されている。そのＮＭＯＳトランジスタＴＮ３のゲートはＰＭＯＳトランジスタＴＰ３のゲートに接続されている。そして、ＰＭＯＳトランジスタＴＰ２のドレインとＮＭＯＳトランジスタＴＮ２，ＴＮ３のドレインの接続点のノードＮｂは、ＮＭＯＳトランジスタＴＮ５のゲートに接続されている。
【００３８】
ＮＭＯＳトランジスタＴＮ５のドレインは上記ＰＭＯＳトランジスタＴＰ５のドレインに接続され、そのＰＭＯＳトランジスタＴＰ５のソースは高電位側電源ＶDDに接続されている。ＮＭＯＳトランジスタＮ５のソースは低電位側電源Ｖssに接続されている。両ＭＯＳトランジスタＴＰ５，ＴＮ５のドレインの接続点のノードＮｄは、出力トランジスタとしてのＰＭＯＳトランジスタＴＰ６のゲートに接続されている。
【００３９】
ＰＭＯＳトランジスタＴＰ６のソースは高電位側電源ＶDDに接続され、ドレインは出力端子２７に接続されている。そのＰＭＯＳトランジスタＴＰ６のゲート電位は、ＰＭＯＳトランジスタＴＰ５とＮＭＯＳトランジスタＴＮ５によって設定される。
【００４０】
ＰＭＯＳトランジスタＴＰ５がオンし、ＮＭＯＳトランジスタＴＮ５がオフすると、両ＭＯＳトランジスタＴＰ５，ＴＮ５間のノードＮｄはＨレベルになる。このノードＮｄの電位はＰＭＯＳトランジスタＴＰ６のゲートに出力されてＰＭＯＳトランジスタＴＰ６はオフし、出力端子２７をハイインピーダンス状態にする。
【００４１】
一方、ＰＭＯＳトランジスタＴＰ５がオフし、ＮＭＯＳトランジスタＴＮ５がオンすると、両ＭＯＳトランジスタＴＰ５，ＴＮ５間のノードＮｄはＬレベルになる。このノードＮｄの電位はＰＭＯＳトランジスタＴＰ６のゲートに出力され、ＰＭＯＳトランジスタＴＰ６はオンし、高電位側電源ＶDDを出力端子２７に出力する。その結果、出力端子２７は、Ｈレベルの出力信号ＯＵＴを出力する。
【００４２】
即ち、ＰＭＯＳトランジスタＴＰ６は、Ｈレベルの出力信号ＯＵＴを出力する出力トランジスタとなる。そして、ＰＭＯＳトランジスタＴＰ５は、ＰＭＯＳトランジスタＴＰ６のゲートに対してＨレベル、即ち、高電位側電源ＶDDを供給するパストランジスタとして動作する。また、ＮＭＯＳトランジスタＴＮ５は、出力トランジスタであるＰＭＯＳトランジスタＴＰ６のゲートに対してＬレベル、即ち、低電位側電源Ｖssを供給するパストランジスタとして動作する。
【００４３】
ＰＭＯＳトランジスタＴＰ６のバックゲートは抵抗Ｒ２を介して高電位側電源ＶDDに接続されている。また、ＰＭＯＳトランジスタＴＰ６のソースとゲート間には、コンデンサＣ２が接続されている。
【００４４】
抵抗Ｒ２は、ＰＭＯＳトランジスタＴＰ６のインピーダンスを所定の値に設定するために設けられている。即ち、ＰＭＯＳトランジスタＴＰ６のドレイン電位がバックゲート電位よりも上昇した場合、ドレインとバックゲート間が順方向のダイオード接続となり、出力インピーダンスが非常に低くなる。すると、ＰＭＯＳトランジスタＴＰ６のドレインの電位、即ち、出力端子２７の電位を下降させようとする働きが生じて負荷となり、その負荷によって反射波が生成されてグリッチ等のノイズが発生する原因となる。そのため、抵抗Ｒ２を接続して出力インピーダンスが低くなりすぎるのを抑えることで、出力端子２７の電位を下降させようとする働きを低減して負荷を少なくし、反射波を抑えるわけである。
【００４５】
尚、後述する出力トランジスタとなるＮＭＯＳトランジスタＴＮ１２は、そのバックゲートと低電位側電源Ｖssとの間に抵抗Ｒ４が接続されている。この抵抗Ｒ４は、上記の抵抗Ｒ２と同じ働きをする。この抵抗Ｒ４によって、次の低電位側出力回路部２３においても、ＮＭＯＳトランジスタＴＮ１２のドレイン電位がバックゲート電位よりも低下した場合における反射波を抑えている。
【００４６】
コンデンサＣ２は、ＰＭＯＳトランジスタＴＰ６のドレインとゲート間の寄生容量を補い、ドレイン電位からゲート電位へのフィードバックをより強調するために設けられている。即ち、ＰＭＯＳトランジスタＴＰ６の寄生容量にコンデンサＣ２を並列接続することで容量を大きくしている。
【００４７】
また、ＰＭＯＳトランジスタＴＰ６のゲートには、ＮＭＯＳトランジスタＴＮ６のドレインが接続されている。そのＮＭＯＳトランジスタＴＮ６のゲートはノードＮａに接続され、ソースは抵抗Ｒ１を介して低電位側電源Ｖssに接続されている。その抵抗Ｒ１には並列にコンデンサＣ１が接続されている。
また、ノードＮｄは、ＰＭＯＳトランジスタＴＰ４とＮＭＯＳトランジスタＴＮ４のゲートに接続されている。ＰＭＯＳトランジスタＴＰ４のソースは高電位側電源ＶDDに接続され、ドレインはＮＭＯＳトランジスタＴＮ４のドレインに接続され、そのＮＭＯＳトランジスタＴＮ４のソースは低電位側電源Ｖssに接続されている。そして、両ＭＯＳトランジスタＴＰ４，ＴＮ４のドレインの接続点のノードＮｃは、前記ＰＭＯＳトランジスタＴＰ３とＮＭＯＳトランジスタＴＮ３のゲートに接続されている。
【００４８】
次に、上記のように構成された高電位側出力回路部２２の動作を説明する。
イネーブル信号バーＯＥがＨレベル、又はイネーブル信号バーＯＥと入力信号ＩＮが共にＬレベルの場合、高電位側出力回路部２２にはＨレベルの信号Ｓ１が入力される。
【００４９】
そのＨレベルの信号Ｓ１はＰＭＯＳトランジスタＴＰ１及びＮＭＯＳトランジスタＴＮ１のゲートに入力され、ＰＭＯＳトランジスタＴＰ１はオフし、ＮＭＯＳトランジスタＴＮ１はオンし、両ＭＯＳトランジスタＴＰ１，ＴＮ１間のノードＮａの電位はＬレベルとなる。そのノードＮａの電位はＰＭＯＳトランジスタＴＰ５のゲートに出力され、そのＰＭＯＳトランジスタＴＰ５はオンする。また、ノードＮａの電位はＮＭＯＳトランジスタＴＮ６のゲートに出力され、そのＮＭＯＳトランジスタＴＮ６はオフする。
【００５０】
また、Ｈレベルの信号Ｓ１は、ＰＭＯＳトランジスタＴＰ２及びＮＭＯＳトランジスタＴＮ２のゲートに入力され、ＰＭＯＳトランジスタＴＰ２はオフし、ＮＭＯＳトランジスタＴＮ２はオンし、両ＭＯＳトランジスタＴＰ２，ＴＮ２間のノードＮｂの電位はＬレベルとなる。そのノードＮｂの電位はＮＭＯＳトランジスタＴＮ５のゲートに出力され、そのＮＭＯＳトランジスタＴＮ５はオフする。
【００５１】
すると、オンしたＰＭＯＳトランジスタＴＰ５を介してノードＮｄの電位は高電位側電源ＶDD、即ち、Ｈレベルとなり、そのノードＮｄの電位によってＰＭＯＳトランジスタＴＰ６はオフする。その結果、出力端子２７はハイインピーダンス状態に設定される。尚、出力端子２７がハイインピーダンス状態に設定された時、後述する低電位側出力回路部２３によってＬレベルの出力信号ＯＵＴが出力されており、出力端子２７はＬレベルとなっている。
【００５２】
また、この時、ノードＮｄはＨレベルなので、ＰＭＯＳトランジスタＴＰ４はオフし、ＮＭＯＳトランジスタＴＮ４はオンし、両ＭＯＳトランジスタＴＰ４，ＴＮ４間のノードＮｃの電位はＬレベルとなる。従って、ＰＭＯＳトランジスタＴＰ３はオンし、ＮＭＯＳトランジスタＴＮ３はオフしている。
【００５３】
次に、イネーブル信号バーＯＥがＬレベルの状態で入力信号ＩＮがＬレベルからＨレベルに変化すると、その入力信号ＩＮの変化に従って信号Ｓ１はＨレベルからＬレベルに変化する。
【００５４】
Ｌレベルの信号Ｓ１は、ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ１のゲートに入力され、ＰＭＯＳトランジスタＴＰ１はオンし、ＮＭＯＳトランジスタＴＮ１はオフし、両ＭＯＳトランジスタＴＰ１，ＴＮ１間のノードＮａの電位はＨレベルになる。このノードＮａの電位はＰＭＯＳトランジスタＴＰ５ゲートに出力され、ＰＭＯＳトランジスタＴＰ５はオフする。
【００５５】
また、Ｌレベルの信号Ｓ１は、ＰＭＯＳトランジスタＴＰ２とＮＭＯＳトランジスタＴＮ２のゲートに入力され、ＰＭＯＳトランジスタＴＰ２はオンし、ＮＭＯＳトランジスタＴＮ３はオフする。この時、ＰＭＯＳトランジスタＴＰ３はオンし、ＮＭＯＳトランジスタＴＮ３はオフしているので、ノードＮｂの電位はＨレベルになる。このノードＮｂの電位はＮＭＯＳトランジスタＴＮ５のゲートに出力され、ＮＭＯＳトランジスタＴＮ５はオンする。
【００５６】
すると、オンしたＮＭＯＳトランジスタＴＮ５を介してノードＮｄの電位は下降して低電位側電源Ｖss、即ち、Ｌレベルになり、そのノードＮｄの電位によってＰＭＯＳトランジスタＴＰ６はオンする。そのオンしたＰＭＯＳトランジスタＴＰ６によって、出力端子２７と高電位側電源ＶDDとの間のインピーダンスが低下し、出力端子２７の電位、即ち、出力信号ＯＵＴの電位が上昇する。
【００５７】
また、ノードＮｄの電位が下降することにより、ＰＭＯＳトランジスタＴＰ４がオンし、ＮＭＯＳトランジスタＴＮ４がオフし、両ＭＯＳトランジスタＴＰ４，ＴＮ４間のノードＮｃの電位はＨレベルになる。すると、そのレベルのノードＮｃの電位によって、ＰＭＯＳトランジスタＴＰ３はオフし、ＮＭＯＳトランジスタＴＮ３はオンする。そして、そのオンしたＮＭＯＳトランジスタＴＮ３によって、ノードＮｂの電位は、ＨレベルからＬレベルに変化し、そのＬレベルのノードＮｂの電位によって、ＮＭＯＳトランジスタＴＮ５はオフする。
【００５８】
従って、信号Ｓ１、即ち、入力信号ＩＮの変化によってＰＭＯＳトランジスタＴＰ５がオフし、ＮＭＯＳトランジスタＴＮ５がオンしてＰＭＯＳトランジスタＴＰ６がオンした後、ＮＭＯＳトランジスタＴＮ５はオフする。その結果、ＰＭＯＳトランジスタＴＰ６のゲートは、高電位側電源ＶDDと低電位側電源Ｖssの何れにも接続されない状態となる。
【００５９】
ＰＭＯＳトランジスタＴＰ６がオンした後、ＮＭＯＳトランジスタＴＮ５がオフするタイミングは、そのＰＭＯＳトランジスタＴＰ６のゲート、即ち、ノードＮｄに接続されたＰＭＯＳトランジスタＴＰ４とＮＭＯＳトランジスタＴＮ４のβ比を調整することによって設定される。即ち、ノードＮｄの電位がＰＭＯＳトランジスタＴＰ４とＮＭＯＳトランジスタＴＮ４のしきい値電圧よりも上昇又は下降すると、両ＭＯＳトランジスタＴＰ４，ＴＮ４の状態がオンからオフに、オフからオンに変化する。従って、両ＭＯＳトランジスタＴＰ４，ＴＮ４のβ比を調整してしきい値電圧を変更することにより、ＮＭＯＳトランジスタＴＮ５をＰＭＯＳトランジスタＴＰ６がオンした後にオフさせている。
【００６０】
また、ＮＭＯＳトランジスタＴＮ５がオフした後、ＰＭＯＳトランジスタＴＰ６のゲートは、オンしたＮＭＯＳトランジスタＴＮ６と抵抗Ｒ１とによって設定される電位に保持される。更に、ＰＭＯＳトランジスタＴＰ６のゲート電位は、高抵抗である抵抗Ｒ１の値によって設定されている。また、抵抗Ｒ１が高抵抗であるため、ＮＭＯＳトランジスタＴＮ６に流れる電流が少なくなり、外部から加わる要因でゲート電位が変化し易い状態としている。
【００６１】
そして、図４（ａ）に示すように、送端側、即ち、出力端子２７において、ＬレベルからＨレベルへと出力信号ＯＵＴが変化した場合、受端側では、出力信号ＯＵＴから遅れてＬレベルからＨレベルへ変化する。この時、先ず伝送系のインピーダンスと出力インピーダンスとで分圧された電位に一旦安定する。この安定する電位は、伝送系のインピーダンスに比べて出力インピーダンスは低いので、高電位側電源ＶDD側に低い出力インピーダンスを接続し、低電位側電源Ｖss側に高い伝送系のインピーダンスを接続した等価回路による分圧電圧となる。
【００６２】
一方、受端側では、通常では入力インピーダンスが高いので、妨げとなる負荷がない。そのため、出力信号ＯＵＴは、そのまま順方向、即ち、低電位側電源Ｖssから高電位側電源ＶDD側に向かう反射となり、その反射は送端側へ返ってくる。
【００６３】
この受端側の波形は、図４（ｂ）の一点鎖線で示すように、目標電圧（この場合はＨレベルであって高電位側電源ＶDD）を超えるオーバーシュートを引き起こし、反射波として送端側、即ち、出力回路２１に向かって送出される。すると、図４（ａ）の一点鎖線で示すように、送端側では、出力信号ＯＵＴが目標電圧（この場合はＨレベルであって高電位側電源ＶDD）を超えるオーバーシュートを引き起こす。また、発生したオーバーシュートは、逆に、出力信号ＯＵＴが再び目標電圧を越えるアンダーシュートを引き起こす。
【００６４】
この時、出力トランジスタであるＰＭＯＳトランジスタＴＰ６のゲートは、わずかにＮＭＯＳトランジスタＴＮ６と抵抗Ｒ１によって低電位側電源Ｖss側に引かれるハイインピーダンス状態となっている。そのため、ＰＭＯＳトランジスタＴＰ６のゲート電位は、出力信号ＯＵＴの影響を受ける。
【００６５】
図４（ａ）に示すように、例えば、出力信号ＯＵＴがオーバーシュートした場合、そのオーバーシュートした出力信号ＯＵＴは、ＰＭＯＳトランジスタＴＰ６のドレインとゲート間の寄生容量とコンデンサＣ２を介して、そのゲートに電荷を充電する。従って、ＰＭＯＳトランジスタＴＰ６のゲート電位は、その充電された電荷によって低下し、ゲート−ソース間の電位差が大きくなるので、出力インピーダンスが高くなる。
【００６６】
すると、ＰＭＯＳトランジスタＴＰ６によって出力端子２７の電位を引き下げようとする働きが小さくなって上昇しようとする出力電圧ＯＵＴの妨げとなる負荷成分が軽減される。即ち、送端側から受端側に反射波として伝達される負荷分が少なくなる。受端側に伝達される負荷が少なくなると、その受端側にて反射されて再び送端側に反射される分が少なくなる。
【００６７】
逆に、図４（ａ）に示すように出力信号ＯＵＴがアンダーシュートした場合、そのアンダーシュートした出力信号ＯＵＴは、ＰＭＯＳトランジスタＴＰ６のドレインとゲート間の寄生容量とコンデンサＣ２を介して、そのゲートの電荷を放電させる。従って、ＰＭＯＳトランジスタＴＰ６のゲート電位は、電荷の放電によって上昇し、ゲート−ソース間の電位差が小さくなるので、出力インピーダンスが低くなる。
【００６８】
すると、ＰＭＯＳトランジスタＴＰ６によって出力端子２７の電位を引き上げようとする働き、即ち、目標電圧に近づけようとする働きが強くなり、出力電圧ＯＵＴを上昇させる。その結果、アンダーシュートは、図４（ａ）（ｂ）の一点鎖線で示す場合に比べて、実線で示すように小さくなる。従って、図４（ｂ）に示すように、点Ａに示す従来の出力回路１，５によるグリッチノイズは、点Ｂに示すレベルまで高電位側電源ＶDD側に引き上げられる。そのため、出力信号ＯＵＴが受端側においてしきい値電圧よりも低くなることがなく、受端側のデバイスが誤動作することがない。
【００６９】
即ち、出力信号ＯＵＴがオーバーシュートした場合には、そのオーバーシュートを低減しようとする働きを抑えることで、反射波となる負荷を低減する。また、出力信号ＯＵＴがアンダーシュートした場合には、そのアンダーシュートをより目標電圧に近づけようとする働きを強くすることで、そのアンダーシュートを小さくして誤動作を防止する。
【００７０】
尚、出力端子２７から大きなノイズを受けてノードＮｄの電位が大きく上昇した場合、そのノードＮｄの電位によって、ＰＭＯＳトランジスタＴＰ４がオフし、ＮＭＯＳトランジスタＴＮ４がオンし、ノードＮｃの電位をＬレベルに下降させる。そのＬレベルに下降したノードＮｃの電位によって、ＰＭＯＳトランジスタＴＰ３がオンし、ＮＭＯＳトランジスタＴＮ３がオンする。
【００７１】
この時、入力信号ＩＮに基づいて信号Ｓ１はＬレベルであるので、ＰＭＯＳトランジスタＴＰ２はオンし、ＮＭＯＳトランジスタＴＮ２はオフしている。従って、ノードＮｂの電位がＨレベルに上昇し、そのＨレベルに上昇したノードＮｂの電位によってＮＭＯＳトランジスタＴＮ５がオンし、ノードＮｄの電位をＬレベル、即ち、低電位側電源Ｖssに低下させて安定させる。
【００７２】
従って、ノードＮｄの電位、即ち、ＰＭＯＳトランジスタＴＰ６のゲート電位がノイズ等によって変化した場合、そのゲートに入力される電位が補正されるので、ＰＭＯＳトランジスタＴＰ６が安定して動作する。
【００７３】
そして、ノードＮｄの電位がＬレベルとなるため、ＰＭＳトランジスタＴＰ４たオンし、ＮＭＯＳトランジスタＴＮ４がオフし、ノードＮｃの電位をＨレベルに上昇させる。そして、そのノードＮｃの電位によって、ＰＭＯＳトランジスタＴＰ３がオフし、ＮＭＯＳトランジスタＴＮ３がオンし、ノードＮｂの電位がＬレベルになり、ＮＭＯＳトランジスタＴＮ５が再びオフする。
【００７４】
即ち、ＰＭＯＳトランジスタＴＰ４及びＮＭＯＳトランジスタＴＮ４によって、出力トランジスタとしてのＰＭＯＳトランジスタＴＰ６のゲート電位であるノードＮｄの電位をモニタするモニタ回路が構成されている。そして、そのモニタ回路によって検出したＰＭＯＳトランジスタＴＰ６のゲート電位の変化をフィードバックして、ＰＭＯＳトランジスタＴＰ６のゲートに入力する電位を補正することで、ＰＭＯＳトランジスタＴＰ６を安定して動作させている。
【００７５】
次に、低電位側出力回路部２３の回路構成について詳述する。
図５に示すように、低電位側出力回路部２３は、ＮＭＯＳトランジスタＴＮ７〜ＴＮ１２、ＰＭＯＳトランジスタＴＰ７〜ＴＰ１２、抵抗Ｒ３，Ｒ４、及び、コンデンサＣ３，Ｃ４とから構成されている。低電位側出力回路部２３は、図３に示す高電位側出力回路部２２の高電位側電源ＶDDと低電位側電源Ｖss、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えた形に構成される。
【００７６】
即ち、ＰＭＯＳトランジスタＴＰ１〜ＴＰ６をＮＭＯＳトランジスタＴＮ７〜ＴＮ１２に、ＮＭＯＳトランジスタＴＮ１〜ＴＮ６をＰＭＯＳトランジスタＴＰ７〜ＴＰ１２に、コンデンサＣ１，Ｃ２をコンデンサＣ３，Ｃ４に、抵抗Ｒ１，Ｒ２を抵抗Ｒ３，Ｒ４に置き換える。そして、高電位側電源ＶDDと低電位側電源Ｖssとを入れ替えた回路構成となっている。従って、低電位側出力回路部２３の構成についての詳細な説明を省略し、次にその動作について説明する。
【００７７】
イネーブル信号バーＯＥがＨレベル、又はイネーブル信号バーＯＥがＬレベルであって入力信号ＩＮがＨレベルの場合、低電位側出力回路部２３にはＬレベルの信号Ｓ２が入力される。
【００７８】
そのＬレベルの信号Ｓ２はＮＭＯＳトランジスタＴＮ７及びＰＭＯＳトランジスタＴＰ７のゲートに入力され、ＮＭＯＳトランジスタＴＮ７はオフし、ＰＭＯＳトランジスタＴＰ７はオンし、両ＭＯＳトランジスタＴＮ７，ＴＰ７間のノードＮｅの電位はＨレベルとなる。そのノードＮｅの電位はＮＭＯＳトランジスタＴＮ１１のゲートに出力され、そのＮＭＯＳトランジスタＴＮ１１はオンする。また、ノードＮｅの電位はＰＭＯＳトランジスタＴＰ１２のゲートに出力され、そのＰＭＯＳトランジスタＴＰ１２はオフする。
【００７９】
また、Ｌレベルの信号Ｓ２は、ＮＭＯＳトランジスタＴＮ８及びＰＭＯＳトランジスタＴＰ８のゲートに入力され、ＮＭＯＳトランジスタＴＮ８はオフし、ＰＭＯＳトランジスタＴＰ８はオンし、両ＭＯＳトランジスタＴＮ８，ＴＰ８間のノードＮｆの電位はＨレベルとなる。そのノードＮｆの電位はＰＭＯＳトランジスタＴＰ１１のゲートに出力され、そのＰＭＯＳトランジスタＴＰ１１はオフする。
【００８０】
すると、オンしたＮＭＯＳトランジスタＴＮ１１を介してノードＮｈの電位は低電位側電源Ｖss、即ち、Ｌレベルとなり、そのノードＮｈの電位によってＮＭＯＳトランジスタＴＮ１２はオフする。その結果、出力端子２８はハイインピーダンス状態に設定される。尚、出力端子２８がハイインピーダンス状態に設定された時、前記した高電位側出力回路部２２によってＨレベルの出力信号ＯＵＴが出力されており、出力端子２８はＨレベルとなっている。
また、この時、ノードＮｈはＬレベルなので、ＮＭＯＳトランジスタＴＮ１０はオフし、ＰＭＯＳトランジスタＴＰ１０はオンし、両ＭＯＳトランジスタＴＮ１０，ＴＰ１０間のノードＮｇの電位はＨレベルとなる。従って、ＮＭＯＳトランジスタＴＮ９はオンし、ＰＭＯＳトランジスタＴＰ９はオフしている。
【００８１】
次に、イネーブル信号バーＯＥがＬレベルの状態で入力信号ＩＮがＨレベルからＬレベルに変化すると、その入力信号ＩＮの変化に従って信号Ｓ２はＬレベルからＨレベルに変化する。
【００８２】
Ｈレベルの信号Ｓ２は、ＮＭＯＳトランジスタＴＮ７とＰＭＯＳトランジスタＴＰ７のゲートに入力され、ＮＭＯＳトランジスタＴＮ７はオンし、ＰＭＯＳトランジスタＴＰ７はオフし、両ＭＯＳトランジスタＴＮ７，ＴＰ７間のノードＮｅの電位はＬレベルになる。このノードＮｅの電位はＮＭＯＳトランジスタＴＮ１１ゲートに出力され、ＮＭＯＳトランジスタＴＮ１１はオフする。
【００８３】
また、Ｈレベルの信号Ｓ２は、ＮＭＯＳトランジスタＴＮ８とＰＭＯＳトランジスタＴＰ８のゲートに入力され、ＮＭＯＳトランジスタＴＮ８はオンし、ＰＭＯＳトランジスタＴＰ９はオフする。この時、ＮＭＯＳトランジスタＴＮ９はオンし、ＰＭＯＳトランジスタＴＰ９はオフしているので、ノードＮｆの電位はＬレベルになる。このノードＮｆの電位はＰＭＯＳトランジスタＴＰ１１のゲートに出力され、ＰＭＯＳトランジスタＴＰ１１はオンする。
【００８４】
すると、オンしたＰＭＯＳトランジスタＴＰ１１を介してノードＮｈの電位は上昇して高電位側電源ＶDD、即ち、Ｈレベルになり、そのノードＮｈの電位によってＮＭＯＳトランジスタＴＮ１２はオンする。そのオンしたＮＭＯＳトランジスタＴＮ１２によって、出力端子２８と低電位側電源Ｖssとの間のインピーダンスが低下し、出力端子２８の電位、即ち、出力信号ＯＵＴの電位が下降する。
【００８５】
また、ノードＮｈの電位が上昇することにより、ＮＭＯＳトランジスタＴＮ１０がオンし、ＰＭＯＳトランジスタＴＰ１０がオフし、両ＭＯＳトランジスタＴＮ１０，ＴＰ１０間のノードＮｇの電位はＬレベルになる。すると、そのレベルのノードＮｇの電位によって、ＮＭＯＳトランジスタＴＮ９はオフし、ＰＭＯＳトランジスタＴＰ９はオンする。そして、そのオンしたＰＭＯＳトランジスタＴＰ９によって、ノードＮｆの電位は、ＬレベルからＨレベルに変化し、そのＨレベルのノードＮｆの電位によって、ＰＭＯＳトランジスタＴＰ１１はオフする。
【００８６】
従って、信号Ｓ２、即ち、入力信号ＩＮの変化によってＮＭＯＳトランジスタＴＮ１１がオフし、ＰＭＯＳトランジスタＴＰ１１がオンしてＮＭＯＳトランジスタＴＮ１２がオンした後、ＰＭＯＳトランジスタＴＰ１１はオフする。その結果、ＮＭＯＳトランジスタＴＮ１２のゲートは、低電位側電源Ｖssと高電位側電源ＶDDの何れにも接続されない状態となる。
【００８７】
ＮＭＯＳトランジスタＴＮ１２がオンした後、ＰＭＯＳトランジスタＴＰ１１がオフするタイミングは、そのＮＭＯＳトランジスタＴＮ１２のゲート、即ち、ノードＮｈに接続されたＮＭＯＳトランジスタＴＮ１０とＰＭＯＳトランジスタＴＰ１０のβ比を調整することによって設定される。即ち、ノードＮｈの電位がＮＭＯＳトランジスタＴＮ１０とＰＭＯＳトランジスタＴＰ１０のしきい値電圧よりも下降又は上昇すると、両ＭＯＳトランジスタＴＮ１０，ＴＰ１０の状態がオンからオフに、オフからオンに変化する。従って、両ＭＯＳトランジスタＴＮ１０，ＴＰ１０のβ比を調整してしきい値電圧を変更することにより、ＰＭＯＳトランジスタＴＰ１１をＮＭＯＳトランジスタＴＮ１２がオンした後にオフさせている。
【００８８】
また、ＰＭＯＳトランジスタＴＰ１１がオフした後、ＮＭＯＳトランジスタＴＮ１２のゲートは、オンしたＰＭＯＳトランジスタＴＰ１２と抵抗Ｒ３とによって設定される電位に保持される。更に、ＮＭＯＳトランジスタＴＮ１２のゲート電位は、抵抗Ｒ３の値を適宜設定し、ＰＭＯＳトランジスタＴＰ１２に流れる電流を少なくすることにより、外部から加わる要因でゲート電位が変化し易い状態としている。
【００８９】
そして、図６（ａ）に示すように、送端側、即ち、出力端子２８において、ＨレベルからＬレベルへと出力信号ＯＵＴが変化した場合、受端側では、出力信号ＯＵＴから遅れてＨレベルからＬレベルへ変化する。この時、先ず伝送系のインピーダンスと出力インピーダンスとで分圧された電位に一旦安定する。この安定する電位は、伝送系のインピーダンスに比べて出力インピーダンスは低いので、低電位側電源Ｖss側に低い出力インピーダンスを接続し、高電位側電源ＶDD側に高い伝送系のインピーダンスを接続した等価回路による分圧電圧となる。
【００９０】
一方、受端側では、通常では入力インピーダンスが高いので、妨げとなる負荷がない。そのため、出力信号ＯＵＴは、そのまま順方向、即ち、高電位側電源ＶDDから低電位側電源Ｖss側に向かう反射となり、その反射は送端側へ返ってくる。
【００９１】
この受端側の波形は、図６（ｂ）の一点鎖線で示すように、目標電圧（この場合はＬレベルであって低電位側電源Ｖss）を超えるオーバーシュートを引き起こし、反射波として送端側、即ち、出力回路２１に向かって送出される。すると、図６（ａ）の一点鎖線で示すように、送端側では、出力信号ＯＵＴが目標電圧（この場合はＬレベルであって低電位側電源Ｖss）を超えるオーバーシュートを引き起こす。また、発生したオーバーシュートは、逆に、出力信号ＯＵＴが再び目標電圧を越えるアンダーシュートを引き起こす。
【００９２】
この時、出力トランジスタであるＮＭＯＳトランジスタＴＮ１２のゲートは、わずかにＰＭＯＳトランジスタＴＰ１２と抵抗Ｒ３によって高電位側電源ＶDD側に引かれるハイインピーダンス状態となっている。そのため、ＮＭＯＳトランジスタＴＮ１２のゲート電位は、出力信号ＯＵＴの影響を受ける。
【００９３】
図６（ａ）に示すように、例えば、出力信号ＯＵＴがオーバーシュートした場合、そのオーバーシュートした出力信号ＯＵＴは、ＮＭＯＳトランジスタＴＮ１２のドレインとゲート間の寄生容量とコンデンサＣ４を介して、そのゲートに電荷を充電する。従って、ＮＭＯＳトランジスタＴＮ１２のゲート電位は、その充電された電荷によって低下し、ゲート−ソース間の電位差が大きくなるので、出力インピーダンスが高くなる。
【００９４】
すると、ＮＭＯＳトランジスタＴＮ１２によって出力端子２８の電位を引き下げようとする働きが小さくなって下降しようとする出力電圧ＯＵＴの妨げとなる負荷成分が軽減される。即ち、送端側から受端側に反射波として伝達される負荷分が少なくなる。受端側に伝達される負荷が少なくなると、その受端側にて反射されて再び送端側に反射される分が少なくなる。
【００９５】
逆に、図６（ａ）に示すように出力信号ＯＵＴがアンダーシュートした場合、そのアンダーシュートした出力信号ＯＵＴは、ＮＭＯＳトランジスタＴＮ１２のドレインとゲート間の寄生容量とコンデンサＣ４を介して、そのゲートの電荷を放電させる。従って、ＮＭＯＳトランジスタＴＮ１２のゲート電位は、電荷の放電によって下降し、ゲート−ソース間の電位差が小さくなるので、出力インピーダンスが低くなる。
【００９６】
すると、ＮＭＯＳトランジスタＴＮ１２によって出力端子２８の電位を引き上げようとする働き、即ち、目標電圧に近づけようとする働きが強くなり、出力電圧ＯＵＴを下降させる。その結果、アンダーシュートは、図６（ａ）（ｂ）の一点鎖線で示す場合に比べて、実線で示すように小さくなる。従って、図６（ｂ）に示すように、点Ａに示す従来の出力回路１，５によるグリッチノイズは、点Ｂに示すレベルまで低電位側電源Ｖss側に引き上げられる。そのため、出力信号ＯＵＴが受端側においてしきい値電圧よりも低くなることがなく、受端側のデバイスが誤動作することがない。
【００９７】
即ち、出力信号ＯＵＴがオーバーシュートした場合には、そのオーバーシュートを低減しようとする働きを抑えることで、反射波となる負荷を低減する。また、出力信号ＯＵＴがアンダーシュートした場合には、そのアンダーシュートをより目標電圧に近づけようとする働きを強くすることで、そのアンダーシュートを小さくして誤動作を防止する。
【００９８】
尚、出力端子２８から大きなノイズを受けてノードＮｈの電位が大きく下降した場合、そのノードＮｈの電位によって、ＮＭＯＳトランジスタＴＮ１０がオフし、ＰＭＯＳトランジスタＴＰ１０がオンし、ノードＮｇの電位をＨレベルに上昇させる。そのＨレベルに上昇したノードＮｇの電位によって、ＮＭＯＳトランジスタＴＮ９がオンし、ＰＭＯＳトランジスタＴＰ９がオンする。
【００９９】
この時、入力信号ＩＮに基づいて信号Ｓ２はＨレベルであるので、ＮＭＯＳトランジスタＴＮ８はオンし、ＰＭＯＳトランジスタＴＰ８はオフしている。従って、ノードＮｆの電位がＬレベルに下降し、そのＬレベルに下降したノードＮｆの電位によってＰＭＯＳトランジスタＴＰ１１がオンし、ノードＮｈの電位をＨレベル、即ち、高電位側電源ＶDDに上昇させて安定させる。
【０１００】
従って、ノードＮｈの電位、即ち、ＮＭＯＳトランジスタＴＮ１２のゲート電位がノイズ等によって変化した場合、そのゲートに入力される電位が補正されるので、ＮＭＯＳトランジスタＴＮ１２が安定して動作する。
【０１０１】
そして、ノードＮｈの電位がＨレベルとなるため、ＰＭＳトランジスタＴＮ１０たオンし、ＰＭＯＳトランジスタＴＰ１０がオフし、ノードＮｇの電位をＬレベルに下降させる。そして、そのノードＮｇの電位によって、ＮＭＯＳトランジスタＴＮ９がオフし、ＰＭＯＳトランジスタＴＰ９がオンし、ノードＮｆの電位がＨレベルになり、ＰＭＯＳトランジスタＴＰ１１が再びオフする。
【０１０２】
即ち、ＮＭＯＳトランジスタＴＮ１０及びＰＭＯＳトランジスタＴＰ１０によって、出力トランジスタとしてのＮＭＯＳトランジスタＴＮ１２のゲート電位であるノードＮｈの電位をモニタするモニタ回路が構成されている。そして、そのモニタ回路によって検出したＮＭＯＳトランジスタＴＮ１２のゲート電位の変化をフィードバックして、ＮＭＯＳトランジスタＴＮ１２のゲートに入力する電位を補正することで、ＮＭＯＳトランジスタＴＮ１２を安定して動作させている。
【０１０３】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）出力回路２１の高電位側出力回路部２２には出力トランジスタとなるＰＭＯＳトランジスタＴＰ６が備えられる。高電位側出力回路部２２は、入力信号ＩＮに基づいて、ＰＭＯＳトランジスタＴＰ６オンしてＨレベルの出力信号ＯＵＴを出力した後、ＰＭＯＳトランジスタＴＰ６のゲートをハイインピーダンス状態に設定する。そして、出力電圧ＯＵＴが目標とする高電位側電源ＶDDよりも高い場合にはＰＭＯＳトランジスタＴＰ６のゲートに電荷を充電してそのゲート電位を低下させ、出力インピーダンスを高する。また、出力電圧ＯＵＴが目標とする高電位側電源ＶDDよりも低い場合にはＰＭＯＳトランジスタＴＰ６のゲートから電荷を放電させてそのゲート電位を上昇させ、出力インピーダンスを低くするようにした。
【０１０４】
その結果、出力信号ＯＵＴがオーバーシュートした場合には、そのオーバーシュートを低減しようとする働きを抑えることで、反射波となる負荷を低減する。また、出力信号ＯＵＴがアンダーシュートした場合には、そのアンダーシュートをより目標電圧に近づけようとする働きを強くすることで、そのアンダーシュートを小さくして誤動作を防止することができる。
【０１０５】
（２）出力回路２１の低電位側出力回路部２３には出力トランジスタとなるＮＭＯＳトランジスタＴＮ１２が備えられる。低電位側出力回路部２２は、入力信号ＩＮに基づいて、ＮＭＯＳトランジスタＴＮ１２オンしてＬレベルの出力信号ＯＵＴを出力した後、ＮＭＯＳトランジスタＴＮ１２のゲートをハイインピーダンス状態に設定する。そして、出力電圧ＯＵＴが目標とする低電位側電源Ｖssよりも低い場合にはＮＭＯＳトランジスタＴＮ１２のゲートに電荷を充電してそのゲート電位を低下させ、出力インピーダンスを高する。また、出力電圧ＯＵＴが目標とする低電位側電源Ｖssよりも高い場合にはＮＭＯＳトランジスタＴＮ１２のゲートから電荷を放電させてそのゲート電位を上昇させ、出力インピーダンスを低くするようにした。
【０１０６】
その結果、出力信号ＯＵＴがオーバーシュートした場合には、そのオーバーシュートを低減しようとする働きを抑えることで、反射波となる負荷を低減する。また、出力信号ＯＵＴがアンダーシュートした場合には、そのアンダーシュートをより目標電圧に近づけようとする働きを強くすることで、そのアンダーシュートを小さくして誤動作を防止することができる。
【０１０７】
尚、本発明は前記実施の形態の他、以下の態様で実施してもよい。
（１）上記実施形態において、高電位側出力回路部２２、又は、低電位側出力回路部２３の何れか一方を省略した所謂オープンドレイン型出力回路を構成として実施してもよい。高電位側出力回路部２２のみの場合、出力回路２１は、入力信号ＩＮに基づいて、その入力信号ＩＮがＬレベルの場合にＨレベルの出力信号ＯＵＴを出力し、入力信号ＩＮがＨレベルの場合に出力端子をハイインピーダンス状態に設定する。また、低電位側出力回路部２３のみの場合、出力回路２１は、入力信号ＩＮに基づいて、その入力信号ＩＮがＬレベルの場合に出力端子をハイインピーダンス状態に設定し、入力信号ＩＮがＨレベルの場合にＬレベルの出力信号ＯＵＴを出力する。
【０１０８】
（２）上記実施形態において、高電位側出力回路部２２を、図７（ａ）（ｂ）に示す従来のＰＭＯＳトランジスタ２又はＮＭＯＳトランジスタ６とインバータ回路８との構成に置き換えて実施してもよい。また、低電位側出力回路部２３を、図７（ａ）（ｂ）に示す従来のＮＭＯＳトランジスタ３，７に置き換えて実施してもよい。
【０１０９】
（３）上記実施形態の高電位側出力回路部２２において、出力トランジスタとなるＰＭＯＳトランジスタＴＰ６のゲートと高電位側電源ＶDDとの間に接続したＮＭＯＳトランジスタＴＮ６、抵抗Ｒ１、及び、コンデンサＣ１を省略して実施してもよい。また、低電位側出力回路部２３において、出力トランジスタとなるＮＭＯＳトランジスタＴＮ１２のゲートと低電位側電源Ｖssとの間に接続したＰＭＯＳトランジスタＴＰ１２、抵抗Ｒ３、及び、コンデンサＣ３を省略して実施してもよい。
【０１１０】
（４）上記実施形態において、出力トランジスタとなるＰＭＯＳトランジスタＴＰ６のゲートとドレイン間に接続したコンデンサＣ２を省略して実施してもよい。また、出力トランジスタとなるＰＭＯＳトランジスタＴＮ１２のゲートとドレイン間に接続したコンデンサＣ４を省略して実施してもよい。
【０１１１】
【発明の効果】
以上詳述したように、本発明によれば、反射波によるノイズを低減することが可能な出力回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図。
【図２】 １実施の形態の出力回路のブロック図。
【図３】 １実施の形態の高電位側出力回路部の回路図。
【図４】 高電位側出力回路部出力信号の波形図であって、（ａ）は送端側の波形図、（ｂ）は受端側の波形図。
【図５】 １実施の形態の低電位側出力回路部の回路図。
【図６】 低電位側出力回路部の出力信号の波形図であって、（ａ）は送端側の波形図、（ｂ）は受端側の波形図。
【図７】 （ａ），（ｂ）は従来の出力回路の回路図。
【図８】 従来の出力回路による出力信号の波形図であって、（ａ）は送端側の波形図、（ｂ）は受端側の波形図。
【符号の説明】
１１ 出力トランジスタ
１２ 制御回路
ＩＮ 入力信号
ＯＵＴ 出力信号
Claims (7)
- 高電位側電源又は低電位側電源を駆動電源とし、該駆動電源を出力信号として出力する出力トランジスタと、
前記出力トランジスタのゲートに接続され、入力信号に基づいて前記出力トランジスタをオンに制御した後、前記出力トランジスタのゲートをハイインピーダンス状態に制御する制御回路と
を備え、前記制御回路は、前記出力トランジスタのゲートと前記高電位側電源との間に接続されている第１のパストランジスタと、前記出力トランジスタのゲートと前記低電位側電源との間に接続されている第２のパストランジスタとを備えており、前記入力信号に基づいて前記第１又は第２のパストランジスタの一方をオンに制御することにより前記出力トランジスタをオンに制御した後、前記一方のパストランジスタをオフに制御することにより前記出力トランジスタのゲートをハイインピーダンス状態に制御するようにし、かつ、前記出力信号の変動に従ってハイインピーダンス状態である前記出力トランジスタのゲートに対して電荷の充放電を行い、その充放電される電荷に基づいて前記ゲートのゲート電位を変化させることにより前記出力トランジスタの出力インピーダンスを前記出力信号の変動に対応させて変更するようにした出力回路。 - 請求項１に記載の出力回路において、
前記出力トランジスタのドレインとゲートとの間にコンデンサを接続し、該コンデンサと前記出力トランジスタの寄生容量とにより、前記出力信号の変動に従ってゲートに対して電荷の充放電を行うようにした出力回路。 - 請求項１又は２に記載の出力回路において、
前記制御回路には、前記出力トランジスタのゲート電位を検出する検出回路が更に備えられており、前記制御回路は、前記検出回路の検出結果に基づいて、ハイインピーダンス状態にある前記出力トランジスタのゲート電位が変動した場合に、該前記一方のパストランジスタをオンに制御してゲート電位を安定させた後、再びハイインピーダンス状態に制御するようにした出力回路。 - 請求項１乃至３のうち何れか一項に記載の出力回路において、
前記出力トランジスタのゲートは、高抵抗素子を介して前記駆動電源とは逆の電源に接続された出力回路。 - 請求項４に記載の出力回路において、
前記出力トランジスタのゲートと前記高抵抗素子との間にはＭＯＳトランジスタが接続され、前記制御回路は、そのＭＯＳトランジスタを、前記出力トランジスタがオンに制御されたときにオンに制御するようにした出力回路。 - 請求項１乃至５のうち何れか一項に記載の出力回路において、
前記出力トランジスタのバックゲートは抵抗を介して駆動電源に接続されている出力回路。 - 高電位側電源を駆動電源とする請求項１乃至６のうち何れか一項に記載された出力回路よりなる高電位側出力回路部と、
低電位側電源を駆動電源とする請求項１乃至６のうち何れか一項に記載された出力回路よりなる低電位側出力回路部と
から構成された出力回路。
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| JP25175696A Expired - Lifetime JP3739497B2 (ja) | 1996-09-24 | 1996-09-24 | 出力回路 |
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|---|---|---|---|---|
| JP5565336B2 (ja) * | 2011-02-14 | 2014-08-06 | 富士通セミコンダクター株式会社 | 出力回路、システム、及び出力回路の制御方法 |
-
1996
- 1996-09-24 JP JP25175696A patent/JP3739497B2/ja not_active Expired - Lifetime
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