JPH1098373A

JPH1098373A - 出力回路

Info

Publication number: JPH1098373A
Application number: JP8251756A
Authority: JP
Inventors: Takahiro Yamamoto; 恭弘山本
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1996-09-24
Filing date: 1996-09-24
Publication date: 1998-04-14
Anticipated expiration: 2016-09-24
Also published as: JP3739497B2

Abstract

(57)【要約】【課題】反射波によるノイズを低減することができる出
力回路を提供する。【解決手段】出力回路には、高電位側電源又は低電位側
電源を動作電源とする出力トランジスタ１１が備えら
れ、その出力トランジスタ１１から動作電源電圧が出力
信号ＯＵＴとして出力される。その出力トランジスタ１
１のゲートは制御回路１２に接続されている。制御回路
１２には入力信号ＩＮが入力される。制御回路１２は、
入力信号ＩＮに基づいて出力トランジスタ１１をオンに
制御した後、その出力トランジスタ１１のゲートを浮遊
状態に制御する。そして、出力信号ＯＵＴの変動に従っ
て、出力トランジスタ１１の浮遊状態のゲートに対して
電荷の充放電が行われ、その充放電された電荷により変
動するゲート電位によって出力インピーダンスが変動す
る出力電圧ＯＵＴの変動に対応して変更される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は出力回路に係り、詳
しくは伝送系における反射波等によるノイズを低減する
ことができる出力回路に関する。

【０００２】近年、半導体装置の処理の高速化に従っ
て、高調波成分のノイズが問題になってきている。特
に、半導体装置間の伝送系におけるインピーダンスの不
整合による反射波ノイズが問題となっている。このイン
ピーダンスの不整合は、伝送経路にデバイスが何個も接
続され、しかも、高密度化における配線の微細化が進め
られることにより配線のＬ成分が増大して伝送線路のイ
ンピーダンスが高くなることに起因する。この反射波ノ
イズは、動作不良の原因となることから、反射波を低減
することが要求されている。

【０００３】

【従来の技術】図７（ａ）は、従来の半導体装置の出力
回路１を示す。出力回路１は、一対のＰＭＯＳトランジ
スタ２とＮＭＯＳトランジスタ３とから構成され、両Ｍ
ＯＳトランジスタ２，３は電源ＶDD，ＶSS間に直列に接
続されている。両ＭＯＳトランジスタ２，３ゲートには
入力信号ＩＮが入力されている。そして、入力信号ＩＮ
がＬレベルになると、ＰＭＯＳトランジスタ２がオン
し、ＮＭＯＳトランジスタ３がオフし、Ｈレベルの出力
信号ＯＵＴが出力される。又、逆に入力信号ＩＮがＨレ
ベルになると、ＰＭＯＳトランジスタ２がオフし、ＮＭ
ＯＳトランジスタ３がオンして、Ｌレベルの出力信号Ｏ
ＵＴが出力される。

【０００４】また、図７（ｂ）に示される出力回路５
は、一対のＮＭＯＳトランジスタ６，７と、インバータ
８とを備える。ＮＭＯＳトランジスタ６，７は電源ＶD
D，ＶSS間に直列に接続されている。ＮＭＯＳトランジ
スタ６のゲートにはインバータ８を介して入力信号ＩＮ
を反転した信号が入力され、ＮＭＯＳトランジスタ７の
ゲートには入力信号ＩＮが入力されている。そして、入
力信号ＩＮがＬレベルになると、インバータ８の出力は
ＨレベルとなってＮＭＯＳトランジスタ６がオンし、Ｎ
ＭＯＳトランジスタ７がオフし、Ｈレベルの出力信号Ｏ
ＵＴが出力される。又、逆に入力信号ＩＮがＨレベルに
なると、インバータ８の出力はＬレベルとなってＮＭＯ
Ｓトランジスタ６がオフし、ＮＭＯＳトランジスタ７が
オンして、Ｌレベルの出力信号ＯＵＴが出力される。

【０００５】

【発明が解決しようとする課題】ところで、出力回路
１，５と、他の回路や半導体装置等のデバイスとの間の
伝送経路のインピーダンスは、その伝送経路に接続され
たデバイスの数や、高密度化による配線の微細化に伴っ
てインピーダンスが高くなってきている。しかしなが
ら、出力回路１，５の出力インピーダンスは低いため、
インピーダンスのミスマッチングによって、図８に示す
ように、出力信号ＯＵＴの反射波やインダクタンスによ
る逆起電力等によって出力信号ＯＵＴにリンギングが起
きたりする。

【０００６】例えば、、図８（ａ）に示すように、送端
側、即ち、出力端子４，９において、ＬレベルからＨレ
ベルへと出力信号ＯＵＴが変化した場合、受端側では、
出力信号ＯＵＴから遅れてＬレベルからＨレベルへ変化
する。この時、先ず伝送系のインピーダンスと出力イン
ピーダンスとで分圧された電位に一旦安定する。この安
定する電位は、伝送系のインピーダンスに比べて出力イ
ンピーダンスは低いので、高電位側電源ＶDD側に低い出
力インピーダンスを接続し、低電位側電源Ｖss側に高い
伝送系のインピーダンスを接続した等価回路による分圧
電圧となる。

【０００７】一方、受端側では、通常では入力インピー
ダンスが高いので、妨げとなる負荷がない。そのため、
出力信号ＯＵＴは、そのまま順方向、即ち、低電位側電
源Ｖssから高電位側電源ＶDD側に向かう反射となり、そ
の反射は送端側へ返ってくる。

【０００８】この受端側の波形は、図８（ｂ）に示すよ
うに、目標電圧（この場合はＨレベルであって高電位側
電源ＶDD）を超えるオーバーシュートを引き起こし、反
射波として送端側、即ち、出力回路１，５に向かって送
出される。送端側では、目標電圧（この場合はＨレベル
であって高電位側電源ＶDD）を超えるオーバーシュート
を引き起こす。

【０００９】この時、出力回路１，５では、出力トラン
ジスタ２，６によって高電位側電源ＶDDに安定させよう
とする、即ち、オーバーシュートした電位を高電位側電
源ＶDDに下げようとする働きが生じて負荷となる。この
負荷分が送端側からの反射波となって受端側に伝達さ
れ、また、電位を引き上げようとする反射となって再び
送端側に送出される。この繰り返しによって出力電圧Ｏ
ＵＴのリンギングノイズが発生する。そして、このリン
ギングノイズは、伝送系の抵抗成分と送端側及び受端側
でのインピーダンスによる抵抗成分によってエネルギー
を消費して小さくなっていき、最終的には目標電圧（高
電位側電源ＶDD）に安定する。

【００１０】出力信号ＯＵＴのリンギングが大きくなる
と、その出力信号ＯＵＴの受端側、即ち、出力信号ＯＵ
Ｔを入力するデバイス側では、誤動作を起こす場合があ
る。例えば、図８（ａ）に示すように、出力信号ＯＵＴ
がＬレベル（低電位側電源電圧Ｖss）からＨレベル（高
電位側電源電圧ＶDD）に変化する場合、図８（ｂ）に示
すように、受端側では、点Ａにおいて入力する出力信号
ＯＵＴがデバイスのしきい値電圧よりも低くなり、その
出力信号ＯＵＴがＨレベルであるにも関わらずＬレベル
と判定されてしまう場合がある。その結果、受端側のデ
バイスでは、誤動作を起こすという問題がある。

【００１１】上記の誤動作を防止する方法として、出力
トランジスタのスタガ動作による出力インピーダンスの
急激な変化を抑制して、徐々に出力インピーダンスを変
化させることで、高調波ノイズを抑制して反射波ノイズ
を低減する方法がある。しかしながら、この方法では、
半導体装置の回路規模が大きくなり、消費電流も増大す
ることになる。また、他の方法として、出力トランジス
タの出力インピーダンスを高くして伝送系のインピーダ
ンスに近づける方法もあるが、出力波形がなまり、他の
デバイスへの駆動能力が低下する。

【００１２】本発明は上記問題点を解決するためになさ
れたものであって、その目的は反射波によるノイズを低
減することのできる出力回路を提供することにある。

【００１３】

【課題を解決するための手段】図１は本発明の原理説明
図である。出力回路には、高電位側電源又は低電位側電
源を動作電源とする出力トランジスタ１１が備えられ、
その出力トランジスタ１１から動作電源電圧が出力信号
ＯＵＴとして出力される。その出力トランジスタ１１の
ゲートは制御回路１２に接続されている。制御回路１２
には入力信号ＩＮが入力される。制御回路１２は、入力
信号ＩＮに基づいて出力トランジスタ１１をオンに制御
した後、その出力トランジスタ１１のゲートを浮遊状態
に制御する。そして、出力信号ＯＵＴの変動に従って、
出力トランジスタ１１の浮遊状態のゲートに対して電荷
の充放電が行われ、その充放電された電荷により変動す
るゲート電位によって出力インピーダンスが変動する出
力電圧ＯＵＴの変動に対応して変更される。

【００１４】また、請求項２に記載の発明は、請求項１
に記載の出力回路において、前記制御回路は、前記出力
トランジスタの制御端子と高電位側電源との間に接続さ
れた第１のパストランジスタと、前記出力トランジスタ
の制御端子と低電位側電源との間に接続された第２のパ
ストランジスタとを備え、前記入力信号に基づいて前記
第１又は第２のパストランジスタの一方をオンに制御し
て前記出力トランジスタをオンに制御した後、前記一方
のパストランジスタをオフに制御して前記出力トランジ
スタのゲートを浮遊状態に制御するようにしたことを要
旨とする。

【００１５】また、請求項３に記載の発明は、請求項１
又は２に記載の出力回路において、前記出力トランジス
タのドレインとゲート間にコンデンサを接続し、該コン
デンサと前記出力トランジスタの寄生容量とにより、前
記出力信号の変動に従ってゲートに対して電荷の充放電
を行うようにしたことを要旨とする。

【００１６】また、請求項４に記載の発明は、請求項１
乃至３に記載の出力回路において、前記制御回路には、
前記出力トランジスタのゲート電位を検出する検出回路
を備えられ、該制御回路は、前記検出回路の検出結果に
基づいて、浮遊状態にある前記出力トランジスタのゲー
ト電位が変動した場合に、該前記一方のパストランジス
タをオンに制御してゲート電位を安定させた後、再び浮
遊状態に制御するようにしたことを要旨とする。

【００１７】また、請求項５に記載の発明は、請求項１
乃至４に記載の出力回路において、前記出力トランジス
タのゲートは、高抵抗素子を介して前記駆動電源とは逆
の電源に接続されたことを要旨とする。

【００１８】また、請求項６に記載の発明は、請求項５
に記載の出力回路において、前記出力トランジスタのゲ
ートと高抵抗素子の間にはＭＯＳトランジスタが接続さ
れ、前記制御回路は、そのＭＯＳトランジスタは、前記
出力トランジスタがオンに制御されたときにオンに制御
するようにしたことを要旨とする。

【００１９】また、請求項７に記載の発明は、請求項１
乃至６に記載の出力回路において、前記出力トランジス
タのバックゲートは抵抗を介して駆動電源に接続された
ことを要旨とする。

【００２０】また、請求項８に記載の発明は、高電位側
電源を駆動電源とする請求項１乃至７に記載された出力
回路よりなる高電位側出力回路部と、低電位側電源を駆
動電源とする請求項１乃至７に記載された出力回路より
なる低電位側出力回路部とから構成されたことを要旨と
する。

【００２１】（作用）従って、請求項１に記載の発明に
よれば、出力電圧が目標とする電位よりも高い場合には
出力インピーダンスを高く、出力電圧が目標とする電位
よりも低い場合には出力インピーダンスを低くなるよう
にが変更されることにより、反射波が低減される。

【００２２】また、請求項２に記載の発明によれば、制
御回路には、出力トランジスタの制御端子と高電位側電
源との間に接続された第１のパストランジスタと、出力
トランジスタの制御端子と低電位側電源との間に接続さ
れた第２のパストランジスタとが備えられる。そして、
入力信号に基づいて第１又は第２のパストランジスタの
一方がオンに制御されて出力トランジスタがオンに制御
された後、一方のパストランジスタがオフに制御されて
出力トランジスタのゲートが浮遊状態に制御される。

【００２３】また、請求項３に記載の発明によれば、出
力トランジスタのドレインとゲート間にはコンデンサが
接続され、そのコンデンサと出力トランジスタの寄生容
量とにより、出力信号の変動に従ってゲートに対して電
荷の充放電が行われる。

【００２４】また、請求項４に記載の発明によれば、制
御回路には、出力トランジスタのゲート電位を検出する
検出回路を備えられ、その検出回路の検出結果に基づい
て、浮遊状態にある出力トランジスタのゲート電位が変
動した場合に、一方のパストランジスタがオンに制御さ
れてゲート電位が安定した後、再び浮遊状態に制御され
る。

【００２５】また、請求項５に記載の発明によれば、出
力トランジスタのゲートは、高抵抗素子を介して駆動電
源とは逆の電源に接続される。また、請求項６に記載の
発明によれば、出力トランジスタのゲートと高抵抗素子
の間にはＭＯＳトランジスタが接続され、そのＭＯＳト
ランジスタは、出力トランジスタがオンに制御されたと
きにオンに制御される。

【００２６】また、請求項７に記載の発明によれば、出
力トランジスタのバックゲートは抵抗を介して駆動電源
に接続される。また、請求項８に記載の発明によれば、
出力回路は、高電位側電源を駆動電源とする出力トラン
ジスタと、その出力トランジスタのゲートを浮遊状態に
制御する制御回路とを備えた高電位側出力回路部と、低
電位側電源を駆動電源とする出力トランジスタと、その
出力トランジスタのゲートを浮遊状態に制御する制御回
路とを備えた低電位側出力回路部とから構成される。

【００２７】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図２〜図６に従って説明する。図２に示すよう
に、出力回路２１は、高電位側出力回路部２２、低電位
側出力回路部２３、ノア回路２４、ナンド回路２５、及
び、インバータ回路２６とを備えている。出力回路２１
には、図示しない内部回路から入力信号ＩＮ及びイネー
ブル信号バーＯＥが入力される。

【００２８】ナンド回路２５の一方の入力端子には入力
信号ＩＮが入力され、他方の入力端子にはイネーブル信
号バーＯＥがインバータ回路２６により反転されて入力
される。ナンド回路２５は、インバータ回路２６から入
力される信号がＨレベル、即ち、イネーブル信号バーＯ
ＥがＬレベルの場合、入力信号ＩＮを反転させた信号Ｓ
１を高電位側出力回路部２２に出力する。一方、ナンド
回路２５は、インバータ回路２６から入力される信号が
Ｌレベル、即ち、イネーブル信号バーＯＥがＨレベルの
場合、常にＨレベルの信号Ｓ１を高電位側出力回路部２
２に出力する。

【００２９】高電位側出力回路部２２は、入力される信
号Ｓ１がＨレベルの場合、出力をハイインピーダンス状
態に設定する。一方、高電位側出力回路部２２は、入力
される信号Ｓ１がＬレベルの場合、Ｈレベルの出力信号
ＯＵＴを出力する。

【００３０】ノア回路２４の一方の入力端子には入力信
号ＩＮが入力され、他方の入力端子にはイネーブル信号
バーＯＥが入力される。ノア回路２４は、イネーブル信
号バーＯＥがＬレベルの場合に入力信号ＩＮを反転させ
た信号Ｓ２を低電位側出力回路部２３に出力する。一
方、ノア回路２４は、イネーブル信号バーＯＥがＨレベ
ルの場合に常にＬレベルの信号Ｓ２を低電位側出力回路
部２３に出力する。

【００３１】低電位側出力回路部２３は、入力される信
号Ｓ２がＨレベルの場合、Ｌレベルの出力信号ＯＵＴを
出力する。一方、低電位側出力回路部２３は、入力され
る信号Ｓ２がＬレベルの場合、出力をハイインピーダン
ス状態に設定する。

【００３２】従って、イネーブル信号バーＯＥがＨレベ
ルの場合、両出力回路部２２，２３は、出力をハイイン
ピーダンス状態に設定する。一方、イネーブル信号バー
ＯＥがＬレベルの場合、両出力回路部２２，２３は、入
力信号ＩＮに基づいて、その入力信号ＩＮがＬレベルの
場合、高電位側出力回路部２２はＬレベルの出力信号Ｏ
ＵＴを出力し、低電位側出力回路部２３は出力をハイイ
ンピーダンスに設定する。また、入力信号ＩＮがＨレベ
ルの場合、高電位側出力回路部２２は出力をハイインピ
ーダンスに設定し、低電位側出力回路部２３はＬレベル
の出力信号ＯＵＴを出力する。

【００３３】即ち、出力回路２１は、イネーブル信号バ
ーＯＥがＨレベルの場合、出力をハイインピーダンスに
設定する。一方、イネーブル信号バーＯＥがＬレベルの
場合、出力回路２１は、入力信号ＩＮのレベルを反転さ
せたレベルの出力信号ＯＵＴを出力する。

【００３４】次に、高電位側出力回路部２２の回路構成
について詳述する。図３に示すように、高電位側出力回
路部２２は、ＰチャネルＭＯＳトランジスタ（以下、Ｐ
ＭＯＳトランジスタという）ＴＰ１〜ＴＰ６、Ｎチャネ
ルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと
いう）ＴＮ１〜ＴＮ６、抵抗Ｒ１，Ｒ２、及び、コンデ
ンサＣ１，Ｃ２とから構成されている。

【００３５】信号Ｓ１は、ＰＭＯＳトランジスタＴＰ１
とＮＭＯＳトランジスタＴＮ１のゲートに入力される。
ＰＭＯＳトランジスタＴＰ１のソースは高電位側電源Ｖ
DDに接続され、ドレインはＮＭＯＳトランジスタＴＮ１
のドレインに接続され、そのＮＭＯＳトランジスタＴＮ
１のソースは低電位側電源Ｖssに接続されている。そし
て、両ＭＯＳトランジスタＴＰ１，ＴＮ１のドレインの
接続点のノードＮａは、ＰＭＯＳトランジスタＴＰ５の
ゲートに接続されている。

【００３６】また、信号Ｓ１は、ＰＭＯＳトランジスタ
ＴＰ２とＮＭＯＳトランジスタＴＮ２のゲートに入力さ
れる。ＰＭＯＳトランジスタＴＰ２のソースはＰＭＯＳ
トランジスタＴＰ３のドレインに接続され、ＰＭＯＳト
ランジスタＴＰ３のソースは高電位側電源ＶDDに接続さ
れている。ＰＭＯＳトランジスタＴＰ２のドレインはＮ
ＭＯＳトランジスタＴＮ２のドレインに接続され、その
ＮＭＯＳトランジスタＴＮ２のソースは低電位側電源Ｖ
ssに接続されている。

【００３７】また、ＮＭＯＳトランジスタＴＮ３のドレ
インはＮＭＯＳトランジスタＴＮ３のドレインに接続さ
れ、そのＮＭＯＳトランジスタＴＮ３のソースは低電位
側電源Ｖssに接続されている。そのＮＭＯＳトランジス
タＴＮ３のゲートはＰＭＯＳトランジスタＴＰ３のゲー
トに接続されている。そして、ＰＭＯＳトランジスタＴ
Ｐ２のドレインとＮＭＯＳトランジスタＴＮ２，ＴＮ３
のドレインの接続点のノードＮｂは、ＮＭＯＳトランジ
スタＴＮ５のゲートに接続されている。

【００３８】ＮＭＯＳトランジスタＴＮ５のドレインは
上記ＰＭＯＳトランジスタＴＰ５のドレインに接続さ
れ、そのＰＭＯＳトランジスタＴＰ５のソースは高電位
側電源ＶDDに接続されている。ＮＭＯＳトランジスタＮ
５のソースは低電位側電源Ｖssに接続されている。両Ｍ
ＯＳトランジスタＴＰ５，ＴＮ５のドレインの接続点の
ノードＮｄは、出力トランジスタとしてのＰＭＯＳトラ
ンジスタＴＰ６のゲートに接続されている。

【００３９】ＰＭＯＳトランジスタＴＰ６のソースは高
電位側電源ＶDDに接続され、ドレインは出力端子２７に
接続されている。そのＰＭＯＳトランジスタＴＰ６のゲ
ート電位は、ＰＭＯＳトランジスタＴＰ５とＮＭＯＳト
ランジスタＴＮ５によって設定される。

【００４０】ＰＭＯＳトランジスタＴＰ５がオンし、Ｎ
ＭＯＳトランジスタＴＮ５がオフすると、両ＭＯＳトラ
ンジスタＴＰ５，ＴＮ５間のノードＮｄはＨレベルにな
る。このノードＮｄの電位はＰＭＯＳトランジスタＴＰ
６のゲートに出力されてＰＭＯＳトランジスタＴＰ６は
オフし、出力端子２７をハイインピーダンス状態にす
る。

【００４１】一方、ＰＭＯＳトランジスタＴＰ５がオフ
し、ＮＭＯＳトランジスタＴＮ５がオンすると、両ＭＯ
ＳトランジスタＴＰ５，ＴＮ５間のノードＮｄはＬレベ
ルになる。このノードＮｄの電位はＰＭＯＳトランジス
タＴＰ６のゲートに出力され、ＰＭＯＳトランジスタＴ
Ｐ６はオンし、高電位側電源ＶDDを出力端子２７に出力
する。その結果、出力端子２７は、Ｈレベルの出力信号
ＯＵＴを出力する。

【００４２】即ち、ＰＭＯＳトランジスタＴＰ６は、Ｈ
レベルの出力信号ＯＵＴを出力する出力トランジスタと
なる。そして、ＰＭＯＳトランジスタＴＰ５は、ＰＭＯ
ＳトランジスタＴＰ６のゲートに対してＨレベル、即
ち、高電位側電源ＶDDを供給するパストランジスタとし
て動作する。また、ＮＭＯＳトランジスタＴＮ５は、出
力トランジスタであるＰＭＯＳトランジスタＴＰ６のゲ
ートに対してＬレベル、即ち、低電位側電源Ｖssを供給
するパストランジスタとして動作する。

【００４３】ＰＭＯＳトランジスタＴＰ６のバックゲー
トは抵抗Ｒ２を介して高電位側電源ＶDDに接続されてい
る。また、ＰＭＯＳトランジスタＴＰ６のソースとゲー
ト間には、コンデンサＣ２が接続されている。

【００４４】抵抗Ｒ２は、ＰＭＯＳトランジスタＴＰ６
のインピーダンスを所定の値に設定するために設けられ
ている。即ち、ＰＭＯＳトランジスタＴＰ６のドレイン
電位がバックゲート電位よりも上昇した場合、ドレイン
とバックゲート間が順方向のダイオード接続となり、出
力インピーダンスが非常に低くなる。すると、ＰＭＯＳ
トランジスタＴＰ６のドレインの電位、即ち、出力端子
２７の電位を下降させようとする働きが生じて負荷とな
り、その負荷によって反射波が生成されてグリッチ等の
ノイズが発生する原因となる。そのため、抵抗Ｒ２を接
続して出力インピーダンスが低くなりすぎるのを抑える
ことで、出力端子２７の電位を下降させようとする働き
を低減して負荷を少なくし、反射波を抑えるわけであ
る。

【００４５】尚、後述する出力トランジスタとなるＮＭ
ＯＳトランジスタＴＮ１２は、そのバックゲートと低電
位側電源Ｖssとの間に抵抗Ｒ４が接続されている。この
抵抗Ｒ４は、上記の抵抗Ｒ２と同じ働きをする。この抵
抗Ｒ４によって、次の低電位側出力回路部２３において
も、ＮＭＯＳトランジスタＴＮ１２のドレイン電位がバ
ックゲート電位よりも低下した場合における反射波を抑
えている。

【００４６】コンデンサＣ２は、ＰＭＯＳトランジスタ
ＴＰ６のドレインとゲート間の寄生容量を補い、ドレイ
ン電位からゲート電位へのフィードバックをより強調す
るために設けられている。即ち、ＰＭＯＳトランジスタ
ＴＰ６の寄生容量にコンデンサＣ２を並列接続すること
で容量を大きくしている。

【００４７】また、ＰＭＯＳトランジスタＴＰ６のゲー
トには、ＮＭＯＳトランジスタＴＮ６のドレインが接続
されている。そのＮＭＯＳトランジスタＴＮ６のゲート
はノードＮａに接続され、ソースは抵抗Ｒ１を介して低
電位側電源Ｖssに接続されている。その抵抗Ｒ１には並
列にコンデンサＣ１が接続されている。また、ノードＮ
ｄは、ＰＭＯＳトランジスタＴＰ４とＮＭＯＳトランジ
スタＴＮ４のゲートに接続されている。ＰＭＯＳトラン
ジスタＴＰ４のソースは高電位側電源ＶDDに接続され、
ドレインはＮＭＯＳトランジスタＴＮ４のドレインに接
続され、そのＮＭＯＳトランジスタＴＮ４のソースは低
電位側電源Ｖssに接続されている。そして、両ＭＯＳト
ランジスタＴＰ４，ＴＮ４のドレインの接続点のノード
Ｎｃは、前記ＰＭＯＳトランジスタＴＰ３とＮＭＯＳト
ランジスタＴＮ３のゲートに接続されている。

【００４８】次に、上記のように構成された高電位側出
力回路部２２の動作を説明する。イネーブル信号バーＯ
ＥがＨレベル、又はイネーブル信号バーＯＥと入力信号
ＩＮが共にＬレベルの場合、高電位側出力回路部２２に
はＨレベルの信号Ｓ１が入力される。

【００４９】そのＨレベルの信号Ｓ１はＰＭＯＳトラン
ジスタＴＰ１及びＮＭＯＳトランジスタＴＮ１のゲート
に入力され、ＰＭＯＳトランジスタＴＰ１はオフし、Ｎ
ＭＯＳトランジスタＴＮ１はオンし、両ＭＯＳトランジ
スタＴＰ１，ＴＮ１間のノードＮａの電位はＬレベルと
なる。そのノードＮａの電位はＰＭＯＳトランジスタＴ
Ｐ５のゲートに出力され、そのＰＭＯＳトランジスタＴ
Ｐ５はオンする。また、ノードＮａの電位はＮＭＯＳト
ランジスタＴＮ６のゲートに出力され、そのＮＭＯＳト
ランジスタＴＮ６はオフする。

【００５０】また、Ｈレベルの信号Ｓ１は、ＰＭＯＳト
ランジスタＴＰ２及びＮＭＯＳトランジスタＴＮ２のゲ
ートに入力され、ＰＭＯＳトランジスタＴＰ２はオフ
し、ＮＭＯＳトランジスタＴＮ２はオンし、両ＭＯＳト
ランジスタＴＰ２，ＴＮ２間のノードＮｂの電位はＬレ
ベルとなる。そのノードＮｂの電位はＮＭＯＳトランジ
スタＴＮ５のゲートに出力され、そのＮＭＯＳトランジ
スタＴＮ５はオフする。

【００５１】すると、オンしたＰＭＯＳトランジスタＴ
Ｐ５を介してノードＮｄの電位は高電位側電源ＶDD、即
ち、Ｈレベルとなり、そのノードＮｄの電位によってＰ
ＭＯＳトランジスタＴＰ６はオフする。その結果、出力
端子２７はハイインピーダンス状態に設定される。尚、
出力端子２７がハイインピーダンス状態に設定された
時、後述する低電位側出力回路部２３によってＬレベル
の出力信号ＯＵＴが出力されており、出力端子２７はＬ
レベルとなっている。

【００５２】また、この時、ノードＮｄはＨレベルなの
で、ＰＭＯＳトランジスタＴＰ４はオフし、ＮＭＯＳト
ランジスタＴＮ４はオンし、両ＭＯＳトランジスタＴＰ
４，ＴＮ４間のノードＮｃの電位はＬレベルとなる。従
って、ＰＭＯＳトランジスタＴＰ３はオンし、ＮＭＯＳ
トランジスタＴＮ３はオフしている。

【００５３】次に、イネーブル信号バーＯＥがＬレベル
の状態で入力信号ＩＮがＬレベルからＨレベルに変化す
ると、その入力信号ＩＮの変化に従って信号Ｓ１はＨレ
ベルからＬレベルに変化する。

【００５４】Ｌレベルの信号Ｓ１は、ＰＭＯＳトランジ
スタＴＰ１とＮＭＯＳトランジスタＴＮ１のゲートに入
力され、ＰＭＯＳトランジスタＴＰ１はオンし、ＮＭＯ
ＳトランジスタＴＮ１はオフし、両ＭＯＳトランジスタ
ＴＰ１，ＴＮ１間のノードＮａの電位はＨレベルにな
る。このノードＮａの電位はＰＭＯＳトランジスタＴＰ
５ゲートに出力され、ＰＭＯＳトランジスタＴＰ５はオ
フする。

【００５５】また、Ｌレベルの信号Ｓ１は、ＰＭＯＳト
ランジスタＴＰ２とＮＭＯＳトランジスタＴＮ２のゲー
トに入力され、ＰＭＯＳトランジスタＴＰ２はオンし、
ＮＭＯＳトランジスタＴＮ３はオフする。この時、ＰＭ
ＯＳトランジスタＴＰ３はオンし、ＮＭＯＳトランジス
タＴＮ３はオフしているので、ノードＮｂの電位はＨレ
ベルになる。このノードＮｂの電位はＮＭＯＳトランジ
スタＴＮ５のゲートに出力され、ＮＭＯＳトランジスタ
ＴＮ５はオンする。

【００５６】すると、オンしたＮＭＯＳトランジスタＴ
Ｎ５を介してノードＮｄの電位は下降して低電位側電源
Ｖss、即ち、Ｌレベルになり、そのノードＮｄの電位に
よってＰＭＯＳトランジスタＴＰ６はオンする。そのオ
ンしたＰＭＯＳトランジスタＴＰ６によって、出力端子
２７と高電位側電源ＶDDとの間のインピーダンスが低下
し、出力端子２７の電位、即ち、出力信号ＯＵＴの電位
が上昇する。

【００５７】また、ノードＮｄの電位が下降することに
より、ＰＭＯＳトランジスタＴＰ４がオンし、ＮＭＯＳ
トランジスタＴＮ４がオフし、両ＭＯＳトランジスタＴ
Ｐ４，ＴＮ４間のノードＮｃの電位はＨレベルになる。
すると、そのレベルのノードＮｃの電位によって、ＰＭ
ＯＳトランジスタＴＰ３はオフし、ＮＭＯＳトランジス
タＴＮ３はオンする。そして、そのオンしたＮＭＯＳト
ランジスタＴＮ３によって、ノードＮｂの電位は、Ｈレ
ベルからＬレベルに変化し、そのＬレベルのノードＮｂ
の電位によって、ＮＭＯＳトランジスタＴＮ５はオフす
る。

【００５８】従って、信号Ｓ１、即ち、入力信号ＩＮの
変化によってＰＭＯＳトランジスタＴＰ５がオフし、Ｎ
ＭＯＳトランジスタＴＮ５がオンしてＰＭＯＳトランジ
スタＴＰ６がオンした後、ＮＭＯＳトランジスタＴＮ５
はオフする。その結果、ＰＭＯＳトランジスタＴＰ６の
ゲートは、高電位側電源ＶDDと低電位側電源Ｖssの何れ
にも接続されない状態となる。

【００５９】ＰＭＯＳトランジスタＴＰ６がオンした
後、ＮＭＯＳトランジスタＴＮ５がオフするタイミング
は、そのＰＭＯＳトランジスタＴＰ６のゲート、即ち、
ノードＮｄに接続されたＰＭＯＳトランジスタＴＰ４と
ＮＭＯＳトランジスタＴＮ４のβ比を調整することによ
って設定される。即ち、ノードＮｄの電位がＰＭＯＳト
ランジスタＴＰ４とＮＭＯＳトランジスタＴＮ４のしき
い値電圧よりも上昇又は下降すると、両ＭＯＳトランジ
スタＴＰ４，ＴＮ４の状態がオンからオフに、オフから
オンに変化する。従って、両ＭＯＳトランジスタＴＰ
４，ＴＮ４のβ比を調整してしきい値電圧を変更するこ
とにより、ＮＭＯＳトランジスタＴＮ５をＰＭＯＳトラ
ンジスタＴＰ６がオンした後にオフさせている。

【００６０】また、ＮＭＯＳトランジスタＴＮ５がオフ
した後、ＰＭＯＳトランジスタＴＰ６のゲートは、オン
したＮＭＯＳトランジスタＴＮ６と抵抗Ｒ１とによって
設定される電位に保持される。更に、ＰＭＯＳトランジ
スタＴＰ６のゲート電位は、高抵抗である抵抗Ｒ１の値
によって設定されている。また、抵抗Ｒ１が高抵抗であ
るため、ＮＭＯＳトランジスタＴＮ６に流れる電流が少
なくなり、外部から加わる要因でゲート電位が変化し易
い状態としている。

【００６１】そして、図４（ａ）に示すように、送端
側、即ち、出力端子２７において、ＬレベルからＨレベ
ルへと出力信号ＯＵＴが変化した場合、受端側では、出
力信号ＯＵＴから遅れてＬレベルからＨレベルへ変化す
る。この時、先ず伝送系のインピーダンスと出力インピ
ーダンスとで分圧された電位に一旦安定する。この安定
する電位は、伝送系のインピーダンスに比べて出力イン
ピーダンスは低いので、高電位側電源ＶDD側に低い出力
インピーダンスを接続し、低電位側電源Ｖss側に高い伝
送系のインピーダンスを接続した等価回路による分圧電
圧となる。

【００６２】一方、受端側では、通常では入力インピー
ダンスが高いので、妨げとなる負荷がない。そのため、
出力信号ＯＵＴは、そのまま順方向、即ち、低電位側電
源Ｖssから高電位側電源ＶDD側に向かう反射となり、そ
の反射は送端側へ返ってくる。

【００６３】この受端側の波形は、図４（ｂ）の一点鎖
線で示すように、目標電圧（この場合はＨレベルであっ
て高電位側電源ＶDD）を超えるオーバーシュートを引き
起こし、反射波として送端側、即ち、出力回路２１に向
かって送出される。すると、図４（ａ）の一点鎖線で示
すように、送端側では、出力信号ＯＵＴが目標電圧（こ
の場合はＨレベルであって高電位側電源ＶDD）を超える
オーバーシュートを引き起こす。また、発生したオーバ
ーシュートは、逆に、出力信号ＯＵＴが再び目標電圧を
越えるアンダーシュートを引き起こす。

【００６４】この時、出力トランジスタであるＰＭＯＳ
トランジスタＴＰ６のゲートは、わずかにＮＭＯＳトラ
ンジスタＴＮ６と抵抗Ｒ１によって低電位側電源Ｖss側
に引かれるハイインピーダンス状態となっている。その
ため、ＰＭＯＳトランジスタＴＰ６のゲート電位は、出
力信号ＯＵＴの影響を受ける。

【００６５】図４（ａ）に示すように、例えば、出力信
号ＯＵＴがオーバーシュートした場合、そのオーバーシ
ュートした出力信号ＯＵＴは、ＰＭＯＳトランジスタＴ
Ｐ６のドレインとゲート間の寄生容量とコンデンサＣ２
を介して、そのゲートに電荷を充電する。従って、ＰＭ
ＯＳトランジスタＴＰ６のゲート電位は、その充電され
た電荷によって低下し、ゲート−ソース間の電位差が大
きくなるので、出力インピーダンスが高くなる。

【００６６】すると、ＰＭＯＳトランジスタＴＰ６によ
って出力端子２７の電位を引き下げようとする働きが小
さくなって上昇しようとする出力電圧ＯＵＴの妨げとな
る負荷成分が軽減される。即ち、送端側から受端側に反
射波として伝達される負荷分が少なくなる。受端側に伝
達される負荷が少なくなると、その受端側にて反射され
て再び送端側に反射される分が少なくなる。

【００６７】逆に、図４（ａ）に示すように出力信号Ｏ
ＵＴがアンダーシュートした場合、そのアンダーシュー
トした出力信号ＯＵＴは、ＰＭＯＳトランジスタＴＰ６
のドレインとゲート間の寄生容量とコンデンサＣ２を介
して、そのゲートの電荷を放電させる。従って、ＰＭＯ
ＳトランジスタＴＰ６のゲート電位は、電荷の放電によ
って上昇し、ゲート−ソース間の電位差が小さくなるの
で、出力インピーダンスが低くなる。

【００６８】すると、ＰＭＯＳトランジスタＴＰ６によ
って出力端子２７の電位を引き上げようとする働き、即
ち、目標電圧に近づけようとする働きが強くなり、出力
電圧ＯＵＴを上昇させる。その結果、アンダーシュート
は、図４（ａ）（ｂ）の一点鎖線で示す場合に比べて、
実線で示すように小さくなる。従って、図４（ｂ）に示
すように、点Ａに示す従来の出力回路１，５によるグリ
ッチノイズは、点Ｂに示すレベルまで高電位側電源ＶDD
側に引き上げられる。そのため、出力信号ＯＵＴが受端
側においてしきい値電圧よりも低くなることがなく、受
端側のデバイスが誤動作することがない。

【００６９】即ち、出力信号ＯＵＴがオーバーシュート
した場合には、そのオーバーシュートを低減しようとす
る働きを抑えることで、反射波となる負荷を低減する。
また、出力信号ＯＵＴがアンダーシュートした場合に
は、そのアンダーシュートをより目標電圧に近づけよう
とする働きを強くすることで、そのアンダーシュートを
小さくして誤動作を防止する。

【００７０】尚、出力端子２７から大きなノイズを受け
てノードＮｄの電位が大きく上昇した場合、そのノード
Ｎｄの電位によって、ＰＭＯＳトランジスタＴＰ４がオ
フし、ＮＭＯＳトランジスタＴＮ４がオンし、ノードＮ
ｃの電位をＬレベルに下降させる。そのＬレベルに下降
したノードＮｃの電位によって、ＰＭＯＳトランジスタ
ＴＰ３がオンし、ＮＭＯＳトランジスタＴＮ３がオンす
る。

【００７１】この時、入力信号ＩＮに基づいて信号Ｓ１
はＬレベルであるので、ＰＭＯＳトランジスタＴＰ２は
オンし、ＮＭＯＳトランジスタＴＮ２はオフしている。
従って、ノードＮｂの電位がＨレベルに上昇し、そのＨ
レベルに上昇したノードＮｂの電位によってＮＭＯＳト
ランジスタＴＮ５がオンし、ノードＮｄの電位をＬレベ
ル、即ち、低電位側電源Ｖssに低下させて安定させる。

【００７２】従って、ノードＮｄの電位、即ち、ＰＭＯ
ＳトランジスタＴＰ６のゲート電位がノイズ等によって
変化した場合、そのゲートに入力される電位が補正され
るので、ＰＭＯＳトランジスタＴＰ６が安定して動作す
る。

【００７３】そして、ノードＮｄの電位がＬレベルとな
るため、ＰＭＳトランジスタＴＰ４たオンし、ＮＭＯＳ
トランジスタＴＮ４がオフし、ノードＮｃの電位をＨレ
ベルに上昇させる。そして、そのノードＮｃの電位によ
って、ＰＭＯＳトランジスタＴＰ３がオフし、ＮＭＯＳ
トランジスタＴＮ３がオンし、ノードＮｂの電位がＬレ
ベルになり、ＮＭＯＳトランジスタＴＮ５が再びオフす
る。

【００７４】即ち、ＰＭＯＳトランジスタＴＰ４及びＮ
ＭＯＳトランジスタＴＮ４によって、出力トランジスタ
としてのＰＭＯＳトランジスタＴＰ６のゲート電位であ
るノードＮｄの電位をモニタするモニタ回路が構成され
ている。そして、そのモニタ回路によって検出したＰＭ
ＯＳトランジスタＴＰ６のゲート電位の変化をフィード
バックして、ＰＭＯＳトランジスタＴＰ６のゲートに入
力する電位を補正することで、ＰＭＯＳトランジスタＴ
Ｐ６を安定して動作させている。

【００７５】次に、低電位側出力回路部２３の回路構成
について詳述する。図５に示すように、低電位側出力回
路部２３は、ＮＭＯＳトランジスタＴＮ７〜ＴＮ１２、
ＰＭＯＳトランジスタＴＰ７〜ＴＰ１２、抵抗Ｒ３，Ｒ
４、及び、コンデンサＣ３，Ｃ４とから構成されてい
る。低電位側出力回路部２３は、図３に示す高電位側出
力回路部２２の高電位側電源ＶDDと低電位側電源Ｖss、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ
替えた形に構成される。

【００７６】即ち、ＰＭＯＳトランジスタＴＰ１〜ＴＰ
６をＮＭＯＳトランジスタＴＮ７〜ＴＮ１２に、ＮＭＯ
ＳトランジスタＴＮ１〜ＴＮ６をＰＭＯＳトランジスタ
ＴＰ７〜ＴＰ１２に、コンデンサＣ１，Ｃ２をコンデン
サＣ３，Ｃ４に、抵抗Ｒ１，Ｒ２を抵抗Ｒ３，Ｒ４に置
き換える。そして、高電位側電源ＶDDと低電位側電源Ｖ
ssとを入れ替えた回路構成となっている。従って、低電
位側出力回路部２３の構成についての詳細な説明を省略
し、次にその動作について説明する。

【００７７】イネーブル信号バーＯＥがＨレベル、又は
イネーブル信号バーＯＥがＬレベルであって入力信号Ｉ
ＮがＨレベルの場合、低電位側出力回路部２３にはＬレ
ベルの信号Ｓ２が入力される。

【００７８】そのＬレベルの信号Ｓ２はＮＭＯＳトラン
ジスタＴＮ７及びＰＭＯＳトランジスタＴＰ７のゲート
に入力され、ＮＭＯＳトランジスタＴＮ７はオフし、Ｐ
ＭＯＳトランジスタＴＰ７はオンし、両ＭＯＳトランジ
スタＴＮ７，ＴＰ７間のノードＮｅの電位はＨレベルと
なる。そのノードＮｅの電位はＮＭＯＳトランジスタＴ
Ｎ１１のゲートに出力され、そのＮＭＯＳトランジスタ
ＴＮ１１はオンする。また、ノードＮｅの電位はＰＭＯ
ＳトランジスタＴＰ１２のゲートに出力され、そのＰＭ
ＯＳトランジスタＴＰ１２はオフする。

【００７９】また、Ｌレベルの信号Ｓ２は、ＮＭＯＳト
ランジスタＴＮ８及びＰＭＯＳトランジスタＴＰ８のゲ
ートに入力され、ＮＭＯＳトランジスタＴＮ８はオフ
し、ＰＭＯＳトランジスタＴＰ８はオンし、両ＭＯＳト
ランジスタＴＮ８，ＴＰ８間のノードＮｆの電位はＨレ
ベルとなる。そのノードＮｆの電位はＰＭＯＳトランジ
スタＴＰ１１のゲートに出力され、そのＰＭＯＳトラン
ジスタＴＰ１１はオフする。

【００８０】すると、オンしたＮＭＯＳトランジスタＴ
Ｎ１１を介してノードＮｈの電位は低電位側電源Ｖss、
即ち、Ｌレベルとなり、そのノードＮｈの電位によって
ＮＭＯＳトランジスタＴＮ１２はオフする。その結果、
出力端子２８はハイインピーダンス状態に設定される。
尚、出力端子２８がハイインピーダンス状態に設定され
た時、前記した高電位側出力回路部２２によってＨレベ
ルの出力信号ＯＵＴが出力されており、出力端子２８は
Ｈレベルとなっている。また、この時、ノードＮｈはＬ
レベルなので、ＮＭＯＳトランジスタＴＮ１０はオフ
し、ＰＭＯＳトランジスタＴＰ１０はオンし、両ＭＯＳ
トランジスタＴＮ１０，ＴＰ１０間のノードＮｇの電位
はＨレベルとなる。従って、ＮＭＯＳトランジスタＴＮ
９はオンし、ＰＭＯＳトランジスタＴＰ９はオフしてい
る。

【００８１】次に、イネーブル信号バーＯＥがＬレベル
の状態で入力信号ＩＮがＨレベルからＬレベルに変化す
ると、その入力信号ＩＮの変化に従って信号Ｓ２はＬレ
ベルからＨレベルに変化する。

【００８２】Ｈレベルの信号Ｓ２は、ＮＭＯＳトランジ
スタＴＮ７とＰＭＯＳトランジスタＴＰ７のゲートに入
力され、ＮＭＯＳトランジスタＴＮ７はオンし、ＰＭＯ
ＳトランジスタＴＰ７はオフし、両ＭＯＳトランジスタ
ＴＮ７，ＴＰ７間のノードＮｅの電位はＬレベルにな
る。このノードＮｅの電位はＮＭＯＳトランジスタＴＮ
１１ゲートに出力され、ＮＭＯＳトランジスタＴＮ１１
はオフする。

【００８３】また、Ｈレベルの信号Ｓ２は、ＮＭＯＳト
ランジスタＴＮ８とＰＭＯＳトランジスタＴＰ８のゲー
トに入力され、ＮＭＯＳトランジスタＴＮ８はオンし、
ＰＭＯＳトランジスタＴＰ９はオフする。この時、ＮＭ
ＯＳトランジスタＴＮ９はオンし、ＰＭＯＳトランジス
タＴＰ９はオフしているので、ノードＮｆの電位はＬレ
ベルになる。このノードＮｆの電位はＰＭＯＳトランジ
スタＴＰ１１のゲートに出力され、ＰＭＯＳトランジス
タＴＰ１１はオンする。

【００８４】すると、オンしたＰＭＯＳトランジスタＴ
Ｐ１１を介してノードＮｈの電位は上昇して高電位側電
源ＶDD、即ち、Ｈレベルになり、そのノードＮｈの電位
によってＮＭＯＳトランジスタＴＮ１２はオンする。そ
のオンしたＮＭＯＳトランジスタＴＮ１２によって、出
力端子２８と低電位側電源Ｖssとの間のインピーダンス
が低下し、出力端子２８の電位、即ち、出力信号ＯＵＴ
の電位が下降する。

【００８５】また、ノードＮｈの電位が上昇することに
より、ＮＭＯＳトランジスタＴＮ１０がオンし、ＰＭＯ
ＳトランジスタＴＰ１０がオフし、両ＭＯＳトランジス
タＴＮ１０，ＴＰ１０間のノードＮｇの電位はＬレベル
になる。すると、そのレベルのノードＮｇの電位によっ
て、ＮＭＯＳトランジスタＴＮ９はオフし、ＰＭＯＳト
ランジスタＴＰ９はオンする。そして、そのオンしたＰ
ＭＯＳトランジスタＴＰ９によって、ノードＮｆの電位
は、ＬレベルからＨレベルに変化し、そのＨレベルのノ
ードＮｆの電位によって、ＰＭＯＳトランジスタＴＰ１
１はオフする。

【００８６】従って、信号Ｓ２、即ち、入力信号ＩＮの
変化によってＮＭＯＳトランジスタＴＮ１１がオフし、
ＰＭＯＳトランジスタＴＰ１１がオンしてＮＭＯＳトラ
ンジスタＴＮ１２がオンした後、ＰＭＯＳトランジスタ
ＴＰ１１はオフする。その結果、ＮＭＯＳトランジスタ
ＴＮ１２のゲートは、低電位側電源Ｖssと高電位側電源
ＶDDの何れにも接続されない状態となる。

【００８７】ＮＭＯＳトランジスタＴＮ１２がオンした
後、ＰＭＯＳトランジスタＴＰ１１がオフするタイミン
グは、そのＮＭＯＳトランジスタＴＮ１２のゲート、即
ち、ノードＮｈに接続されたＮＭＯＳトランジスタＴＮ
１０とＰＭＯＳトランジスタＴＰ１０のβ比を調整する
ことによって設定される。即ち、ノードＮｈの電位がＮ
ＭＯＳトランジスタＴＮ１０とＰＭＯＳトランジスタＴ
Ｐ１０のしきい値電圧よりも下降又は上昇すると、両Ｍ
ＯＳトランジスタＴＮ１０，ＴＰ１０の状態がオンから
オフに、オフからオンに変化する。従って、両ＭＯＳト
ランジスタＴＮ１０，ＴＰ１０のβ比を調整してしきい
値電圧を変更することにより、ＰＭＯＳトランジスタＴ
Ｐ１１をＮＭＯＳトランジスタＴＮ１２がオンした後に
オフさせている。

【００８８】また、ＰＭＯＳトランジスタＴＰ１１がオ
フした後、ＮＭＯＳトランジスタＴＮ１２のゲートは、
オンしたＰＭＯＳトランジスタＴＰ１２と抵抗Ｒ３とに
よって設定される電位に保持される。更に、ＮＭＯＳト
ランジスタＴＮ１２のゲート電位は、抵抗Ｒ３の値を適
宜設定し、ＰＭＯＳトランジスタＴＰ１２に流れる電流
を少なくすることにより、外部から加わる要因でゲート
電位が変化し易い状態としている。

【００８９】そして、図６（ａ）に示すように、送端
側、即ち、出力端子２８において、ＨレベルからＬレベ
ルへと出力信号ＯＵＴが変化した場合、受端側では、出
力信号ＯＵＴから遅れてＨレベルからＬレベルへ変化す
る。この時、先ず伝送系のインピーダンスと出力インピ
ーダンスとで分圧された電位に一旦安定する。この安定
する電位は、伝送系のインピーダンスに比べて出力イン
ピーダンスは低いので、低電位側電源Ｖss側に低い出力
インピーダンスを接続し、高電位側電源ＶDD側に高い伝
送系のインピーダンスを接続した等価回路による分圧電
圧となる。

【００９０】一方、受端側では、通常では入力インピー
ダンスが高いので、妨げとなる負荷がない。そのため、
出力信号ＯＵＴは、そのまま順方向、即ち、高電位側電
源ＶDDから低電位側電源Ｖss側に向かう反射となり、そ
の反射は送端側へ返ってくる。

【００９１】この受端側の波形は、図６（ｂ）の一点鎖
線で示すように、目標電圧（この場合はＬレベルであっ
て低電位側電源Ｖss）を超えるオーバーシュートを引き
起こし、反射波として送端側、即ち、出力回路２１に向
かって送出される。すると、図６（ａ）の一点鎖線で示
すように、送端側では、出力信号ＯＵＴが目標電圧（こ
の場合はＬレベルであって低電位側電源Ｖss）を超える
オーバーシュートを引き起こす。また、発生したオーバ
ーシュートは、逆に、出力信号ＯＵＴが再び目標電圧を
越えるアンダーシュートを引き起こす。

【００９２】この時、出力トランジスタであるＮＭＯＳ
トランジスタＴＮ１２のゲートは、わずかにＰＭＯＳト
ランジスタＴＰ１２と抵抗Ｒ３によって高電位側電源Ｖ
DD側に引かれるハイインピーダンス状態となっている。
そのため、ＮＭＯＳトランジスタＴＮ１２のゲート電位
は、出力信号ＯＵＴの影響を受ける。

【００９３】図６（ａ）に示すように、例えば、出力信
号ＯＵＴがオーバーシュートした場合、そのオーバーシ
ュートした出力信号ＯＵＴは、ＮＭＯＳトランジスタＴ
Ｎ１２のドレインとゲート間の寄生容量とコンデンサＣ
４を介して、そのゲートに電荷を充電する。従って、Ｎ
ＭＯＳトランジスタＴＮ１２のゲート電位は、その充電
された電荷によって低下し、ゲート−ソース間の電位差
が大きくなるので、出力インピーダンスが高くなる。

【００９４】すると、ＮＭＯＳトランジスタＴＮ１２に
よって出力端子２８の電位を引き下げようとする働きが
小さくなって下降しようとする出力電圧ＯＵＴの妨げと
なる負荷成分が軽減される。即ち、送端側から受端側に
反射波として伝達される負荷分が少なくなる。受端側に
伝達される負荷が少なくなると、その受端側にて反射さ
れて再び送端側に反射される分が少なくなる。

【００９５】逆に、図６（ａ）に示すように出力信号Ｏ
ＵＴがアンダーシュートした場合、そのアンダーシュー
トした出力信号ＯＵＴは、ＮＭＯＳトランジスタＴＮ１
２のドレインとゲート間の寄生容量とコンデンサＣ４を
介して、そのゲートの電荷を放電させる。従って、ＮＭ
ＯＳトランジスタＴＮ１２のゲート電位は、電荷の放電
によって下降し、ゲート−ソース間の電位差が小さくな
るので、出力インピーダンスが低くなる。

【００９６】すると、ＮＭＯＳトランジスタＴＮ１２に
よって出力端子２８の電位を引き上げようとする働き、
即ち、目標電圧に近づけようとする働きが強くなり、出
力電圧ＯＵＴを下降させる。その結果、アンダーシュー
トは、図６（ａ）（ｂ）の一点鎖線で示す場合に比べ
て、実線で示すように小さくなる。従って、図６（ｂ）
に示すように、点Ａに示す従来の出力回路１，５による
グリッチノイズは、点Ｂに示すレベルまで低電位側電源
Ｖss側に引き上げられる。そのため、出力信号ＯＵＴが
受端側においてしきい値電圧よりも低くなることがな
く、受端側のデバイスが誤動作することがない。

【００９７】即ち、出力信号ＯＵＴがオーバーシュート
した場合には、そのオーバーシュートを低減しようとす
る働きを抑えることで、反射波となる負荷を低減する。
また、出力信号ＯＵＴがアンダーシュートした場合に
は、そのアンダーシュートをより目標電圧に近づけよう
とする働きを強くすることで、そのアンダーシュートを
小さくして誤動作を防止する。

【００９８】尚、出力端子２８から大きなノイズを受け
てノードＮｈの電位が大きく下降した場合、そのノード
Ｎｈの電位によって、ＮＭＯＳトランジスタＴＮ１０が
オフし、ＰＭＯＳトランジスタＴＰ１０がオンし、ノー
ドＮｇの電位をＨレベルに上昇させる。そのＨレベルに
上昇したノードＮｇの電位によって、ＮＭＯＳトランジ
スタＴＮ９がオンし、ＰＭＯＳトランジスタＴＰ９がオ
ンする。

【００９９】この時、入力信号ＩＮに基づいて信号Ｓ２
はＨレベルであるので、ＮＭＯＳトランジスタＴＮ８は
オンし、ＰＭＯＳトランジスタＴＰ８はオフしている。
従って、ノードＮｆの電位がＬレベルに下降し、そのＬ
レベルに下降したノードＮｆの電位によってＰＭＯＳト
ランジスタＴＰ１１がオンし、ノードＮｈの電位をＨレ
ベル、即ち、高電位側電源ＶDDに上昇させて安定させ
る。

【０１００】従って、ノードＮｈの電位、即ち、ＮＭＯ
ＳトランジスタＴＮ１２のゲート電位がノイズ等によっ
て変化した場合、そのゲートに入力される電位が補正さ
れるので、ＮＭＯＳトランジスタＴＮ１２が安定して動
作する。

【０１０１】そして、ノードＮｈの電位がＨレベルとな
るため、ＰＭＳトランジスタＴＮ１０たオンし、ＰＭＯ
ＳトランジスタＴＰ１０がオフし、ノードＮｇの電位を
Ｌレベルに下降させる。そして、そのノードＮｇの電位
によって、ＮＭＯＳトランジスタＴＮ９がオフし、ＰＭ
ＯＳトランジスタＴＰ９がオンし、ノードＮｆの電位が
Ｈレベルになり、ＰＭＯＳトランジスタＴＰ１１が再び
オフする。

【０１０２】即ち、ＮＭＯＳトランジスタＴＮ１０及び
ＰＭＯＳトランジスタＴＰ１０によって、出力トランジ
スタとしてのＮＭＯＳトランジスタＴＮ１２のゲート電
位であるノードＮｈの電位をモニタするモニタ回路が構
成されている。そして、そのモニタ回路によって検出し
たＮＭＯＳトランジスタＴＮ１２のゲート電位の変化を
フィードバックして、ＮＭＯＳトランジスタＴＮ１２の
ゲートに入力する電位を補正することで、ＮＭＯＳトラ
ンジスタＴＮ１２を安定して動作させている。

【０１０３】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。（１）出力回路２１の高電位側出力回路部２２には出力
トランジスタとなるＰＭＯＳトランジスタＴＰ６が備え
られる。高電位側出力回路部２２は、入力信号ＩＮに基
づいて、ＰＭＯＳトランジスタＴＰ６オンしてＨレベル
の出力信号ＯＵＴを出力した後、ＰＭＯＳトランジスタ
ＴＰ６のゲートをハイインピーダンス状態に設定する。
そして、出力電圧ＯＵＴが目標とする高電位側電源ＶDD
よりも高い場合にはＰＭＯＳトランジスタＴＰ６のゲー
トに電荷を充電してそのゲート電位を低下させ、出力イ
ンピーダンスを高する。また、出力電圧ＯＵＴが目標と
する高電位側電源ＶDDよりも低い場合にはＰＭＯＳトラ
ンジスタＴＰ６のゲートから電荷を放電させてそのゲー
ト電位を上昇させ、出力インピーダンスを低くするよう
にした。

【０１０４】その結果、出力信号ＯＵＴがオーバーシュ
ートした場合には、そのオーバーシュートを低減しよう
とする働きを抑えることで、反射波となる負荷を低減す
る。また、出力信号ＯＵＴがアンダーシュートした場合
には、そのアンダーシュートをより目標電圧に近づけよ
うとする働きを強くすることで、そのアンダーシュート
を小さくして誤動作を防止することができる。

【０１０５】（２）出力回路２１の低電位側出力回路部
２３には出力トランジスタとなるＮＭＯＳトランジスタ
ＴＮ１２が備えられる。低電位側出力回路部２２は、入
力信号ＩＮに基づいて、ＮＭＯＳトランジスタＴＮ１２
オンしてＬレベルの出力信号ＯＵＴを出力した後、ＮＭ
ＯＳトランジスタＴＮ１２のゲートをハイインピーダン
ス状態に設定する。そして、出力電圧ＯＵＴが目標とす
る低電位側電源Ｖssよりも低い場合にはＮＭＯＳトラン
ジスタＴＮ１２のゲートに電荷を充電してそのゲート電
位を低下させ、出力インピーダンスを高する。また、出
力電圧ＯＵＴが目標とする低電位側電源Ｖssよりも高い
場合にはＮＭＯＳトランジスタＴＮ１２のゲートから電
荷を放電させてそのゲート電位を上昇させ、出力インピ
ーダンスを低くするようにした。

【０１０６】その結果、出力信号ＯＵＴがオーバーシュ
ートした場合には、そのオーバーシュートを低減しよう
とする働きを抑えることで、反射波となる負荷を低減す
る。また、出力信号ＯＵＴがアンダーシュートした場合
には、そのアンダーシュートをより目標電圧に近づけよ
うとする働きを強くすることで、そのアンダーシュート
を小さくして誤動作を防止することができる。

【０１０７】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。（１）上記実施形態において、高電位側出力回路部２
２、又は、低電位側出力回路部２３の何れか一方を省略
した所謂オープンドレイン型出力回路を構成として実施
してもよい。高電位側出力回路部２２のみの場合、出力
回路２１は、入力信号ＩＮに基づいて、その入力信号Ｉ
ＮがＬレベルの場合にＨレベルの出力信号ＯＵＴを出力
し、入力信号ＩＮがＨレベルの場合に出力端子をハイイ
ンピーダンス状態に設定する。また、低電位側出力回路
部２３のみの場合、出力回路２１は、入力信号ＩＮに基
づいて、その入力信号ＩＮがＬレベルの場合に出力端子
をハイインピーダンス状態に設定し、入力信号ＩＮがＨ
レベルの場合にＬレベルの出力信号ＯＵＴを出力する。

【０１０８】（２）上記実施形態において、高電位側出
力回路部２２を、図７（ａ）（ｂ）に示す従来のＰＭＯ
Ｓトランジスタ２又はＮＭＯＳトランジスタ６とインバ
ータ回路８との構成に置き換えて実施してもよい。ま
た、低電位側出力回路部２３を、図７（ａ）（ｂ）に示
す従来のＮＭＯＳトランジスタ３，７に置き換えて実施
してもよい。

【０１０９】（３）上記実施形態の高電位側出力回路部
２２において、出力トランジスタとなるＰＭＯＳトラン
ジスタＴＰ６のゲートと高電位側電源ＶDDとの間に接続
したＮＭＯＳトランジスタＴＮ６、抵抗Ｒ１、及び、コ
ンデンサＣ１を省略して実施してもよい。また、低電位
側出力回路部２３において、出力トランジスタとなるＮ
ＭＯＳトランジスタＴＮ１２のゲートと低電位側電源Ｖ
ssとの間に接続したＰＭＯＳトランジスタＴＰ１２、抵
抗Ｒ３、及び、コンデンサＣ３を省略して実施してもよ
い。

【０１１０】（４）上記実施形態において、出力トラン
ジスタとなるＰＭＯＳトランジスタＴＰ６のゲートとド
レイン間に接続したコンデンサＣ２を省略して実施して
もよい。また、出力トランジスタとなるＰＭＯＳトラン
ジスタＴＮ１２のゲートとドレイン間に接続したコンデ
ンサＣ４を省略して実施してもよい。

【０１１１】

【発明の効果】以上詳述したように、本発明によれば、
反射波によるノイズを低減することが可能な出力回路を
提供することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図。

【図２】１実施の形態の出力回路のブロック図。

【図３】１実施の形態の高電位側出力回路部の回路
図。

【図４】高電位側出力回路部出力信号の波形図であっ
て、（ａ）は送端側の波形図、（ｂ）は受端側の波形
図。

【図５】１実施の形態の低電位側出力回路部の回路
図。

【図６】低電位側出力回路部の出力信号の波形図であ
って、（ａ）は送端側の波形図、（ｂ）は受端側の波形
図。

【図７】（ａ），（ｂ）は従来の出力回路の回路図。

【図８】従来の出力回路による出力信号の波形図であ
って、（ａ）は送端側の波形図、（ｂ）は受端側の波形
図。

【符号の説明】

１１出力トランジスタ１２制御回路ＩＮ入力信号ＯＵＴ出力信号

Claims

【特許請求の範囲】

【請求項１】高電位側電源又は低電位側電源を駆動電
源とし、該動作電源を出力信号として出力する出力トラ
ンジスタと、前記出力トランジスタのゲートに接続され、入力信号に
基づいて前記出力トランジスタをオンに制御した後、前
記出力トランジスタのゲートを浮遊状態に制御する制御
回路とを備え、前記出力トランジスタは、浮遊状態のゲートに対して出
力信号の変動に従って電荷の充放電を行い、その充放電
される電荷に基づいてゲート電位を変化させて出力イン
ピーダンスを前記出力信号の変動に対応させて変更する
ようにした出力回路。
【請求項２】請求項１に記載の出力回路において、前記制御回路は、前記出力トランジスタの制御端子と高電位側電源との間
に接続された第１のパストランジスタと、前記出力トランジスタの制御端子と低電位側電源との間
に接続された第２のパストランジスタとを備え、前記入力信号に基づいて前記第１又は第２のパストラン
ジスタの一方をオンに制御して前記出力トランジスタを
オンに制御した後、前記一方のパストランジスタをオフ
に制御して前記出力トランジスタのゲートを浮遊状態に
制御するようにした出力回路。
【請求項３】請求項１又は２に記載の出力回路におい
て、前記出力トランジスタのドレインとゲート間にコンデン
サを接続し、該コンデンサと前記出力トランジスタの寄
生容量とにより、前記出力信号の変動に従ってゲートに
対して電荷の充放電を行うようにした出力回路。
【請求項４】請求項１乃至３に記載の出力回路におい
て、前記制御回路には、前記出力トランジスタのゲート電位
を検出する検出回路を備えられ、該制御回路は、前記検
出回路の検出結果に基づいて、浮遊状態にある前記出力
トランジスタのゲート電位が変動した場合に、該前記一
方のパストランジスタをオンに制御してゲート電位を安
定させた後、再び浮遊状態に制御するようにした出力回
路。
【請求項５】請求項１乃至４に記載の出力回路におい
て、前記出力トランジスタのゲートは、高抵抗素子を介して
前記駆動電源とは逆の電源に接続された出力回路。
【請求項６】請求項５に記載の出力回路において、前記出力トランジスタのゲートと高抵抗素子の間にはＭ
ＯＳトランジスタが接続され、前記制御回路は、そのＭ
ＯＳトランジスタは、前記出力トランジスタがオンに制
御されたときにオンに制御するようにした出力回路。
【請求項７】請求項１乃至６に記載の出力回路におい
て、前記出力トランジスタのバックゲートは抵抗を介して駆
動電源に接続された出力回路。
【請求項８】高電位側電源を駆動電源とする請求項１
乃至７に記載された出力回路よりなる高電位側出力回路
部と、低電位側電源を駆動電源とする請求項１乃至７に記載さ
れた出力回路よりなる低電位側出力回路部とから構成さ
れた出力回路。