KR20010026921A - 유에스비 시스템의 고속 송신기 - Google Patents

유에스비 시스템의 고속 송신기 Download PDF

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KR20010026921A KR1019990038428A KR19990038428A KR20010026921A KR 20010026921 A KR20010026921 A KR 20010026921A KR 1019990038428 A KR1019990038428 A KR 1019990038428A KR 19990038428 A KR19990038428 A KR 19990038428A KR 20010026921 A KR20010026921 A KR 20010026921A
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Abstract

본 발명은 USB(Universal Serial Bus) 시스템에 구비되는 고속 송신기(high speed transmitter)에 관한 것으로, USB 표준 규격 V 1.1에 적합한 고속 송신기를 제공한다. 본 발명의 고속 송신기는 컨트롤 로직과 제 1 및 제 2 버퍼 회로를 포함한다. 상기 컨트롤 로직은 데이터 신호, 전송 끝 신호, 및 인에이블 신호를 받아들여 상기 데이터 신호와 위상이 동일한 제 1 제어 신호와 상기 데이터 신호와 상보적인 제 2 제어 신호를 발생하고, 상기 제 1 및 제 2 버퍼 회로는 상기 제 1 및 제 2 제어 신호를 각각 받아들여 소정 시간 지연시킨 후 출력한다. 따라서, 상기 제 1 및 제 버퍼 회로에서의 지연 시간을 조절함으로써 상기 고속 송신기의 출력 신호들(D+, D-)의 천이 속도를 USB 표준 규격 V 1.1에 적합하도록 조절할 수 있다.

Description

유에스비 시스템의 고속 송신기{HIGH SPEED TRANSMITTER OF UNIVERSAL SERIAL BUS SYSTEM}
본 발명은 USB(Universal Serial Bus) 시스템에 관한 것으로, 좀 더 구체적으로는 USB 시스템에 구비되는 고속 송신기(high speed transmitter)에 관한 것이다.
컴퓨터 프로세서의 기능 발전과 어플리케이션 프로그램의 발전에 따라 여러 가지의 주변기기들을 컴퓨터에 연결하여 사용할 수 있게되면서 컴퓨터 주변기기 포트의 용량이 한계에 다다르게 되었다. 보다 다양하고 쓰기 쉬운 주변기기 요구에 대한 응답으로 컴퓨터와 전화 업계의 주도 회사들(Intel, Microsoft, Compaq, NEC 등)에 의해 USB가 개발되었다. 즉, USB는 컴퓨터와 주변기기간의 새로운 인터페이스 규격이다.
이러한 USB 규격은 1996년 1월 15일 USB V1.0으로 처음 정의되었으며, 많은 필드 테스트를 거친 후 1998년 7월 28일 USB V1.1로 개정되었다.
USB 시스템에는 127 개의 주변기기가 접속될 수 있고, 하나의 주변기기에는 최대 16 개의 엔드 포인트(end point)가 정의된다. 바꾸어 말하면, 최대 16 종류의 기능을 1 대의 주변 기기에 내장할 수 있는 것이다. USB 시스템에 접속될 수 있는 주변기기의 예로는 전화 또는 전화 네트워크, 모뎀, 프린터, 스캐너, 게임패드, 마이크, 디지털 스피커, 스타일러스, 조이스틱, 마우스, 키보드, 모니터, 디지털 카메라 등이 있다.
호스트 컴퓨터와 주변기기 또는 주변기기와 주변기기를 연결하는 케이블은 전원 전압(VDD) 라인과 접지 전압(GND) 라인, 그리고 두 개의 데이터(D+, D-) 라인으로 구성되고, 그 길이는 최대 5m이다. 데이터 신호는 3.3V CMOS 드라이브 레벨을 따라야 하며, 비트 속도는 저속의 1.5M 비트/초 또는 고속의 12M 비트/초 가운데 하나이어야 한다.
상기 데이터 신호들(D+, D-)은 서로 위상이 반대인 차동 신호들로서 하이 레벨(논리 '1')에서 로우 레벨(논리 '0')로 천이될 때 또는 로우 레벨에서 하이 레벨로 천이될 때 미리 규정된 기울기를 갖는 속도로 천이되어야 한다. 상기 두 데이터 신호들(D+, D-)이 각각 하이 레벨에서 로우 레벨로 천이되고, 로우 레벨에서 하이 레벨로 천이될 때 만나는 점(crossover point) 역시 USB 규격에 미리 설정되어 있다. 만일 USB 송신단에서 상기 두 데이터 신호들(D+, D-)의 천이 속도 차에 의한 시간차 왜곡(jitter)이 발생한다면 USB 수신단은 정확한 데이터를 수신할 수 없게 된다.
따라서, 본 발명의 목적은 USB 시스템에 구비되는 USB 표준 규격에 적합한 고속 송신기를 제공하는 데 있다.
도 1은 본 발명의 바람직한 실시예에 따른 고속 USB 송신기의 구성을 보여주는 블럭도;
도 2는 도 1에 도시된 컨트롤 로직의 상세 회로도;
도 3a는 도 1에 도시된 비반전 버퍼 회로의 상세 회로도; 그리고
도 3b는 도 1에 도시된 반전 버퍼 회로의 상세 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 컨트롤 로직 200 : 버퍼 회로
210 : 비반전 데이터 버퍼 220 : 반전 데이터 버퍼
212, 222 : PMOS-드라이버 214, 224 : NMOS-드라이버
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, USB 시스템에 구비되는 고속 송신기는: 데이터 신호, 전송 끝 신호, 및 인에이블 신호를 받아들여 상기 데이터 신호와 위상이 동일한 제 1 제어 신호와 상기 데이터 신호와 상보적인 제 2 제어 신호를 발생하는 컨트롤 로직과; 상기 제 1 제어 신호를 받아들여 소정 시간 지연시킨 후 출력하는 제 1 버퍼 회로 및; 상기 제 2 제어 신호를 받아들여 소정 시간 지연시킨 후 출력하는 제 2 버퍼 회로를 포함한다. 상기 제 1 버퍼 회로는 상기 제 1 제어 신호를 받아들여 소정 시간 지연시키는 제 1 지연 회로와; 하나의 전류 통로를 가지며, 상기 제 1 지연 회로로부터 출력되는 신호에 의해 제어되는 제 1 PMOS 트랜지스터와; 상기 제 1 제어 신호를 받아들여 소정 시간 지연시키는 제 2 지연 회로 및; 하나의 전류 통로를 가지며, 상기 제 2 지연 회로로부터 출력되는 신호에 의해 제어되는 제 1 NMOS 트랜지스터를 포함하고, 상기 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터의 전류 통로들은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성된다.
바람직한 실시예에 있어서, 상기 제 2 버퍼 회로는, 상기 제 2 제어 신호를 받아들여 소정 시간 지연시키는 제 3 지연 회로와; 하나의 전류 통로를 가지며, 상기 제 3 지연 회로로부터 출력되는 신호에 의해 제어되는 제 2 PMOS 트랜지스터와; 상기 제 2 제어 신호를 받아들여 소정 시간 지연시키는 제 4 지연 회로 및; 하나의 전류 통로를 가지며, 상기 제 4 지연 회로로부터 출력되는 신호에 의해 제어되는 제 2 NMOS 트랜지스터를 포함하고, 상기 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터의 전류 통로들은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성된다.
바람직한 실시예에 있어서, 상기 제 1 버퍼 회로는, 상기 제 1 제어 신호를 받아들여 소정 시간 지연시키는 다수 개의 제 1 지연 회로들과; 상기 제 1 지연 회로들에 각각 대응하고, 하나의 전류 통로를 가지며 대응하는 제 1 지연 회로로부터 출력되는 신호에 의해 제어되는 제 1 PMOS 트랜지스터들과; 상기 제 1 제어 신호를 받아들여 소정 시간 지연시키는 다수 개의 제 2 지연 회로들 및; 상기 제 2 지연 회로들에 각각 대응하고, 하나의 전류 통로를 가지며 대응하는 제 2 지연 회로로부터 출력되는 신호에 의해 제어되는 제 1 NMOS 트랜지스터들을 포함하고, 상기 제 1 PMOS 트랜지스터들과 상기 제 1 PMOS 트랜지스터들에 대응하는 제 1 NMOS 트랜지스터들의 전류 통로들은 각각 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성된다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 1 내지 도 3을 참조하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 고속 USB 송신기의 구성을 보여주는 블럭도이다.
도 1을 참조하면, 상기 USB 고속 송신기(1)는 컨트롤 로직(100)과 버퍼 회로(200)를 포함한다. 상기 버퍼 회로(200)는 비반전 데이터 버퍼(210)와 반전 데이터 버퍼(220)를 포함한다. 상기 컨트롤 로직(100)은 데이터 신호(NRZI), 전송 끝 신호(EOP), 인에이블 신호(ENH) 등을 받아들여 제어 신호들(A, B, C, D)을 출력한다. 상기 인에이블 신호는 상기 고속 USB 송신기(1)의 동작을 인에이블 시키는 신호이고, 전송 끝 신호(EOP)는 비반전 데이터 신호(D+)와 반전 데이터 신호(D-)를 모두 로우 레벨(논리 '0')로 하기 위한 신호이다.
USB의 전송 데이터 열은 최종적으로 NRZI라는 방식으로 코드화된 후 송신된다. NRZI(Non Return to Zero Invert)의 코드화 방식에서는 원래의 데이터 비트가 '0'일 때는 송신 데이터 비트를 반전시키고, 원래의 데이터가 '1'일 때는 송신 데이터 비트는 그대로의 값을 유지한다. 즉, 원래 데이터 비트에 '0'이 나열되어 있는 경우, 송신 데이터 비트는 비트 시간마다 그 값이 변화되고, 원래 데이터 비트에 '1'이 나열되어 있는 경우는 송신 데이터 비트의 레벨은 변화되지 않게 된다는 것이다.
상기 비반전 데이터 버퍼(210)와 반전 데이터 버퍼(220)는 제어 신호들(A, B)과 제어 신호들(C, D)을 각각 받아들여 비반전 데이터 신호(D+)와 반전 데이터 신호(D-)를 출력한다.
다음 표 1은 상기 데이터 신호(NRZI), 전송 끝 신호(EOP), 인에이블 신호(ENH)가 상기 고속 송신기의 컨트롤 로직(100)으로 입력될 때 상기 버퍼 회로(200)로부터 출력되는 비반전 데이터와 반전 데이터를 보여주고 있다.
[표 1]
상기 표 1에 나타난 바와 같이, 인에이블 신호(ENH)가 하이 레벨(논리 '1')이고 전송 끝 신호(EOP)가 로우 레벨(논리 '0')일 때, 상기 비반전 데이터(D+)는 상기 입력 데이터(NRZI)와 동일한 위상을 가지며 상기 반전 데이터(D-)는 상기 입력 데이터(NRZI)와 상보적인 위상을 갖는 것을 알 수 있다.
도 2에는 도 1에 도시된 컨트롤 로직의 상세 회로가 도시되어 있다.
도 2를 참조하면, 상기 컨트롤 로직(100)은 인버터들(102, 104, 110, 114, 120), 앤드 게이트들(106, 112), 낸드 게이트들(108, 118), 그리고 노아 게이트들(116, 122)을 포함한다. 상기 인버터(102)는 상기 데이터 신호(NRZI)를 받아들이는 입력 단자와 출력 단자를 갖는다. 상기 인버터(104)는 상기 인버터(102)의 출력 단자와 연결된 입력 단자와 출력 단자를 갖는다. 상기 인버터(110)는 상기 전송 끝 신호(EOP)를 받아들이는 입력 단자와 출력 단자를 갖는다. 상기 앤드 게이트(106)는 상기 인버터들(104, 110)의 출력 신호를 받아들이고, 상기 앤드 게이트(112)는 상기 인버터들(102, 110)의 출력 신호를 받아들여 앤드 연산한다.
상기 낸드 게이트(108)는 상기 앤드 게이트(106)의 출력 신호와 상기 인에이블 신호(ENH)를 받아들여 상기 인에이블 신호(ENH)가 하이 레벨일 때 상기 데이터 신호(NRZI)의 반전된 신호를 제어 신호(A)로 출력한다. 상기 노아 게이트(116)는 상기 앤드 게이트(106)의 출력 신호와 상기 인버터(114)의 출력 신호 즉, 상기 인에이블 신호(ENH)의 반전된 신호를 받아들여, 상기 인에이블 신호(ENH)가 하이 레벨일 때 상기 데이터 신호(NRZI)의 반전된 신호를 제어 신호(B)로 출력한다. 다시 말하면, 상기 제어 신호들(A, B)은 상기 데이터 신호(NRZI)의 반전된 신호이다.
상기 낸드 게이트(118)는 상기 앤드 게이트(112)의 출력 신호와 상기 인에이블 신호(ENH)를 받아들여, 상기 인에이블 신호(ENH)가 하이 레벨일 때 상기 데이터 신호(NRZI)를 제어 신호(C)로 출력한다. 상기 노아 게이트(122)는 상기 앤드 게이트(112)의 출력 신호와 상기 인버터(120)의 출력 신호 즉, 인에이블 신호(ENH)의 반전된 신호를 받아들여, 상기 인에이블 신호(ENH)가 하이 레벨일 때 상기 데이터 신호(NRZI)를 데이터 신호(D)로 출력한다. 다시 말하면, 상기 제어 신호들(C, D)은 상기 데이터 신호(NRZI)와 동일한 위상을 갖는다.
도 3a는 도 1에 도시된 비반전 버퍼 회로의 상세 회로도이다.
도 3a를 참조하면, 상기 비반전 버퍼 회로(210)는 NMOS-드라이버(212), PMOS 트랜지스터들(MP1, MP2, MP3), NMOS-드라이버(214), 그리고 NMOS 트랜지스터들(MN1, MN2, MN3)을 포함한다. 상기 PMOS-드라이버(212)는 지연 회로들(310, 320)과 오아 게이트들(OR11, OR12, OR13)을 포함한다. 상기 지연 회로(310)는 상기 컨트롤 로직(100)으로부터 출력되는 제어 신호(A)를 받아들여 미리 설정된 시간만큼 지연시킨 후 출력하고, 상기 지연 회로(320)는 상기 지연 회로(310)로부터 출력되는 신호를 미리 설정된 시간만큼 지연시킨 후 출력한다. 상기 오아 게이트(OR11)의 입력단은 상기 제어 신호(A)와 연결되고, 상기 오아 게이트(OR12)는 상기 제어 신호(A)와 상기 지연 회로(310)의 출력단과 연결된다. 상기 오아 게이트(OR13)는 상기 제어 신호(A)와 상기 지연 회로(320)의 출력단과 연결된다. 상기 PMOS 트랜지스터(MP1)는 하나의 전류 통로를 가지며, 상기 오아 게이트(OR11)의 출력 신호에 의해 제어된다. 상기 PMOS 트랜지스터(MP2)는 하나의 전류 통로를 가지며, 상기 오아 게이트(OR12)의 출력 신호에 의해 제어된다. 상기 PMOS 트랜지스터(MP3)는 하나의 전류 통로를 가지며, 상기 오아 게이트(OR13)의 출력 신호에 의해 제어된다.
상기 NMOS-드라이버(214)는 지연 회로들(330, 340)과 오아 게이트들(OR14, OR15, OR16)을 포함한다. 상기 지연 회로(330)는 상기 컨트롤 로직(100)으로부터 출력되는 제어 신호(B)를 받아들여 미리 설정된 시간만큼 지연시킨 후 출력하고, 상기 지연 회로(340)는 상기 지연 회로(330)로부터 출력되는 신호를 미리 설정된 시간만큼 지연시킨 후 출력한다. 상기 오아 게이트(OR14)의 입력단은 상기 제어 신호(B)와 연결되고, 상기 오아 게이트(OR15)는 상기 제어 신호(B)와 상기 지연 회로(330)의 출력단과 연결된다. 상기 오아 게이트(OR16)는 상기 제어 신호(B)와 상기 지연 회로(340)의 출력단과 연결된다. 상기 NMOS 트랜지스터(MN1)는 하나의 전류 통로를 가지며, 상기 오아 게이트(OR14)의 출력 신호에 의해 제어된다. 상기 NMOS 트랜지스터(MN2)는 하나의 전류 통로를 가지며, 상기 오아 게이트(OR15)의 출력 신호에 의해 제어된다. 상기 NMOS 트랜지스터(MN3)는 하나의 전류 통로를 가지며, 상기 오아 게이트(OR16)의 출력 신호에 의해 제어된다.
상기 PMOS 트랜지스터들(MP1, MP2, MP3)과 상기 PMOS 트랜지스터들(MP1, MP2, MP3)에 각각 대응하는 NMOS 트랜지스터들(MN1, MN2, MN3)의 전류 통로들은 전원 전압(V33)과 접지 전압(VSS) 사이에 각각 직렬로 순차적으로 형성된다.
도 3b는 도 1에 도시된 반전 버퍼 회로의 상세 회로도이다.
도 3b를 참조하면, 상기 반전 버퍼 회로(220)는 PMOS-드라이버(222), PMOS 트랜지스터들(MP4, MP5, MP6), NMOS-드라이버(224), 그리고 NMOS 트랜지스터들(MN4, MN5, MN6)을 포함한다. 상기 PMOS-드라이버(222)는 지연 회로들(350, 360)과 오아 게이트들(OR21, OR22, OR23)을 포함한다. 상기 지연 회로(350)는 상기 컨트롤 로직(100)으로부터 출력되는 제어 신호(C)를 받아들여 미리 설정된 시간만큼 지연시킨 후 출력하고, 상기 지연 회로(360)는 상기 지연 회로(350)로부터 출력되는 신호를 미리 설정된 시간만큼 지연시킨 후 출력한다. 상기 오아 게이트(OR21)의 입력단은 상기 제어 신호(C)와 연결되고, 상기 오아 게이트(OR22)는 상기 제어 신호(C)와 상기 지연 회로(350)의 출력단과 연결된다. 상기 오아 게이트(OR23)는 상기 제어 신호(C)와 상기 지연 회로(360)의 출력단과 연결된다. 상기 PMOS 트랜지스터(MP4)는 하나의 전류 통로를 가지며, 상기 오아 게이트(OR21)의 출력 신호에 의해 제어된다. 상기 PMOS 트랜지스터(MP5)는 하나의 전류 통로를 가지며, 상기 오아 게이트(OR22)의 출력 신호에 의해 제어된다. 상기 PMOS 트랜지스터(MP6)는 하나의 전류 통로를 가지며, 상기 오아 게이트(OR23)의 출력 신호에 의해 제어된다.
상기 NMOS-드라이버(224)는 지연 회로들(370, 380)과 오아 게이트들(OR24, OR25, OR26)을 포함한다. 상기 지연 회로(370)는 상기 컨트롤 로직(100)으로부터 출력되는 제어 신호(D)를 받아들여 미리 설정된 시간만큼 지연시킨 후 출력하고, 상기 지연 회로(380)는 상기 지연 회로(370)로부터 출력되는 신호를 미리 설정된 시간만큼 지연시킨 후 출력한다. 상기 오아 게이트(OR24)의 입력단은 상기 제어 신호(D)와 연결되고, 상기 오아 게이트(OR25)는 상기 제어 신호(D)와 상기 지연 회로(370)의 출력단과 연결된다. 상기 오아 게이트(OR26)는 상기 제어 신호(D)와 상기 지연 회로(380)의 출력단과 연결된다. 상기 NMOS 트랜지스터(MN4)는 하나의 전류 통로를 가지며, 상기 오아 게이트(OR24)의 출력 신호에 의해 제어된다. 상기 NMOS 트랜지스터(MN5)는 하나의 전류 통로를 가지며, 상기 오아 게이트(OR25)의 출력 신호에 의해 제어된다. 상기 NMOS 트랜지스터(MN6)는 하나의 전류 통로를 가지며, 상기 오아 게이트(OR26)의 출력 신호에 의해 제어된다.
상기 PMOS 트랜지스터들(MP4, MP5, MP6)과 상기 PMOS 트랜지스터들(MP4, MP5, MP6)에 각각 대응하는 NMOS 트랜지스터들(MN4, MN5, MN6)의 전류 통로들은 전원 전압(V33)과 접지 전압(VSS) 사이에 각각 직렬로 순차적으로 형성된다.
상기 비반전 데이터 버퍼(210)와 반전 데이터 버퍼(220) 내에 구성되는 PMOS 트랜지스터들(MP1 ~ MP6) 및 NMOS 트랜지스터들(MN1 ~ MN6)은 턴 온 될 때에는 순차적으로 턴 온되고, 턴 오프될 때에는 동시에 턴 오프된다.
여기서, 상기 지연 회로들(310 ~ 390)의 지연 시간을 조절함으로서 비반전 데이터 신호(D+)와 반전 데이터 신호(D-)의 천이 속도(즉, 하이 레벨에서 로우 레벨로 천이하거나 로우 레벨에서 하이 레벨로 천이할 때의 속도 또는 기울기)를 조절할 수 있다. 따라서, 본 발명에 의하면, USB 표준 규격 V1.1에 적합한 고속 송신기를 구현할 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 비반전 데이터 신호와 반전 데이터 신호의 교차점(crossover point)을 안정하게 하며, 제조 공정 상에서 발생할 수 있는 비반전 데이터 신호와 반전 데이터 신호의 시간차 왜곡을 최소화할 수 있다.

Claims (3)

  1. USB(Universal Serial Bus) 시스템에 구비되는 고속 송신기에 있어서:
    데이터 신호, 전송 끝 신호, 및 인에이블 신호를 받아들여 상기 데이터 신호와 위상이 동일한 제 1 제어 신호와 상기 데이터 신호와 상보적인 제 2 제어 신호를 발생하는 컨트롤 로직과;
    상기 제 1 제어 신호를 받아들여 소정 시간 지연시킨 후 출력하는 제 1 버퍼 회로 및;
    상기 제 2 제어 신호를 받아들여 소정 시간 지연시킨 후 출력하는 제 2 버퍼 회로를 포함하되;
    상기 제 1 버퍼 회로는,
    상기 제 1 제어 신호를 받아들여 소정 시간 지연시키는 제 1 지연 회로와;
    하나의 전류 통로를 가지며, 상기 제 1 지연 회로로부터 출력되는 신호에 의해 제어되는 제 1 PMOS 트랜지스터와;
    상기 제 1 제어 신호를 받아들여 소정 시간 지연시키는 제 2 지연 회로 및;
    하나의 전류 통로를 가지며, 상기 제 2 지연 회로로부터 출력되는 신호에 의해 제어되는 제 1 NMOS 트랜지스터와;
    상기 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터의 전류 통로들은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성되는 것을 특징으로 하는 USB 시스템에 구비되는 고속 송신기.
  2. 제 1 항에 있어서,
    상기 제 2 버퍼 회로는,
    상기 제 2 제어 신호를 받아들여 소정 시간 지연시키는 제 3 지연 회로와;
    하나의 전류 통로를 가지며, 상기 제 3 지연 회로로부터 출력되는 신호에 의해 제어되는 제 2 PMOS 트랜지스터와;
    상기 제 2 제어 신호를 받아들여 소정 시간 지연시키는 제 4 지연 회로 및;
    하나의 전류 통로를 가지며, 상기 제 4 지연 회로로부터 출력되는 신호에 의해 제어되는 제 2 NMOS 트랜지스터와;
    상기 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터의 전류 통로들은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성되는 것을 특징으로 하는 USB 시스템에 구비되는 고속 송신기.
  3. 제 1 항에 있어서,
    상기 제 1 버퍼 회로는,
    상기 제 1 제어 신호를 받아들여 소정 시간 지연시키는 다수 개의 제 1 지연 회로들과;
    상기 제 1 지연 회로들에 각각 대응하고, 하나의 전류 통로를 가지며 대응하는 제 1 지연 회로로부터 출력되는 신호에 의해 제어되는 제 1 PMOS 트랜지스터들과;
    상기 제 1 제어 신호를 받아들여 소정 시간 지연시키는 다수 개의 제 2 지연 회로들 및;
    상기 제 2 지연 회로들에 각각 대응하고, 하나의 전류 통로를 가지며 대응하는 제 2 지연 회로로부터 출력되는 신호에 의해 제어되는 제 1 NMOS 트랜지스터들과;
    상기 제 1 PMOS 트랜지스터들과 상기 제 1 PMOS 트랜지스터들에 대응하는 제 1 NMOS 트랜지스터들의 전류 통로들은 각각 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성되는 것을 특징으로 하는 USB 시스템에 구비되는 고속 송신기.
KR1019990038428A 1999-09-09 1999-09-09 유에스비 시스템의 고속 송신기 KR20010026921A (ko)

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* Cited by examiner, † Cited by third party
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KR100431526B1 (ko) * 2002-04-02 2004-05-13 주식회사 하이닉스반도체 크로스오버 전압 자동 조정 ｕｓｂ 송수신기

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KR100431526B1 (ko) * 2002-04-02 2004-05-13 주식회사 하이닉스반도체 크로스오버 전압 자동 조정 ｕｓｂ 송수신기

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