KR100431526B1 - 크로스오버 전압 자동 조정 ｕｓｂ 송수신기 - Google Patents

크로스오버 전압 자동 조정 ｕｓｂ 송수신기 Download PDF

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Abstract

본 발명의 크로스오버 전압 자동 조정 ＵＳＢ 송수신기는, 크로스오버 전압 자동 보정 회로를 내장함으로써, USB 통신 시스템에서 USB의 두 채널 간 부하의 불일치가 있는 경우에도 크로스오버 전압을 자동으로 보정하여 통신 에러를 개선한 크로스오버 전압 자동 조정 ＵＳＢ 송수신기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1 차분 신호를 입력받아 상기 제1 차분 신호의 채널에 대한 슈미트 트리거 논리 값을 출력하는 제1 슈미트 입력 버퍼; 제2 차분 신호를 입력받아 상기 제2 차분 신호의 채널에 대한 슈미트 트리거 논리 값을 출력하는 제2 슈미트 입력 버퍼; 상기 제1 차분 신호 및 상기 제2 차분 신호를 입력받아 이들 신호의 차동성분을 증폭하고, 입력용 논리 단계 신호를 생성하여 출력하는 차동 입력 증폭기; 출력 인에이블 신호를 입력받아 상기 출력 인에이블 신호가 제1 논리 단계인 경우 입력된 출력용 논리 단계 신호를 상기 제1 차분 신호 및 제2 차분 신호로서 출력하고 상기 출력 인에이블 신호가 제2 논리 단계인 경우 동작하지 않으며, 복수개의 전류 패스 제어 신호를 입력받고, 이에 따라 상기 제1 차분 신호 및 상기 제2 차분 신호의 상승 및 하강 시간을 조절하는 차동 출력 증폭 수단; 및 상기 차동 출력 증폭 수단에서 출력한 상기 제1 차분 신호 및 상기 제2 차분 신호 채널의 크로스오버 전압의 발생을 감지하고, 상기 제2 차분 신호가 상승할 때, 크로스오버 전압이 정상치 상한 이상에서 발생한 경우, 제1 하강 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 제2상승 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하며, 크로스오버 전압이 정상치 이하에서 발생한 경우, 제1 하강 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 제2 상승 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하며, 제2 차분 신호가 하강할 때, 크로스오버 전압이 정상치 이상에서 발생한 경우, 제1 상승 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 제2 하강 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하며, 크로스오버 전압이 정상치 하한 이하에서 발생한 경우, 제1 상승 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 제2 하강 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하는 크로스오버 전압 조정 수단을 포함한다.

Description

크로스오버 전압 자동 조정 ＵＳＢ 송수신기{COROSSOVER VOLTAGE AUTO ADJUSTMENT USB TRANSCEIVER}
본 발명은 ＵＳＢ(Universal Serial Bus) 송수신기에 관한 것으로, 특히, 크로스오버 전압(Crossover voltage ; VCRS)의 스위칭 특성 파라미터를 자동으로 보정함으로써, USB 응용 시스템에서 USB의 두 채널간 부하의 불일치로부터 발생하는 크로스오버 전압 레벨의 규격외 업/다운으로 인한 통신 에러를 줄인 크로스오버 전압 자동 조정 ＵＳＢ 송수신기에 관한 것이다.
일반적으로, ＵＳＢ(Universal Serial Bus)는, 범용 직렬 버스. 인텔, 마이크로소프트, 컴팩, DEC, IBM, 캐나다 노텔, NEC 등 7개사가 공동으로 제안하고 있는 새로운 주변 기기 접속 인터페이스 규격으로, 규격이 다른 글쇠판, 마우스, 프린터, 모뎀, 스피커 등을 비롯한 주변 기기 등을 개인용 컴퓨터(PC)에 접속하기 위한 인터페이스의 공동화를 목적으로 한다. PC 본체에 유니버설 시리얼 버스(USB) 접속기를 하나만 갖추고 있으면, 주변 기기 등을 성형 접속(star connection) 또는 방사형 형태로 최고 127대까지 연결할 수 있다. 또한, USB를 사용하면 주변 기기 등을 PC와 연결할 때 소프트웨어나 하드웨어를 별도로 설정할 필요 없이 모든 주변 기기를 동일한 접속기로 접속하기 때문에 포트 수를 획기적으로 줄일 수 있을 뿐만 아니라 설치가 간편하고, 휴대형 PC의 소형화가 가능하게 되는 장점이 있다.
도 1은 종래의 USB 송수신기(100)를 나타낸 회로도로서, 이러한 종래의 USB 송수신기(100)는, 순차 데이터를 전송하거나 받을 수 있는 양방향 장치로서, 제1 차분 신호(D-)를 입력받아 제1 차분 신호(D-)의 채널에 대한 슈미트 트리거 논리 값(VM)을 출력하는 제1 슈미트 입력 버퍼(110)와, 제2 차분 신호(D+)를 입력받아 제2 차분 신호(D+)의 채널에 대한 슈미트 트리거 논리 값(VP)을 출력하는 제2 슈미트 입력 버퍼(120)와, 제1 차분 신호(D-) 및 제2 차분 신호(D+)를 입력받아 이들 신호의 차동성분을 증폭하여 입력용 논리 단계 신호(VPI)를 출력하는 차동 입력 증폭기(130)와, 출력 인에이블 신호(Output Enable ; OE)를 입력받아 출력 인에이블 신호가 제1 논리 단계(High)인 경우 입력된 출력용 논리 단계 신호(VPO)를 제1 차분 신호(D-) 및 제2 차분 신호(D+)로 출력하고 출력 인에이블 신호가 제2 논리 단계(Low)인 경우 동작하지 않는 차동 출력 증폭기(140)를 포함한다. 여기서, 제1 차분 신호(D-) 및 제2 차분 신호(D+)는 USB 규격에서 정의한 차분 데이터 신호로 USB를 통해 소스(Source)와 종착(Destination) 간에 송수신되는 양방향 데이터 신호이다. 또한, USB 송수신기(100)가 송신기로 동작할 때, 제1 차분 신호(D-) 및 제2 차분 신호(D+)의 스위칭 특성은 USB 시스템의 전자파 장애(Electromagnetic Interference ; EMI), 채널 반사, 잡음 등을 고려하여 USB 규격으로 제한하고, USB 1.1의 송수신기 스위칭 특성 중 크로스오버 전압 파라미터 규격은 1.3 ~ 2.0 V이다.
도 2는 종래의 차동 출력 증폭기(140)를 나타낸 회로도로서, 이러한 종래의 차동 출력 증폭기(140)는, 출력 인에이블 신호(Output Enable ; OE) 및 출력용 논리 단계 신호(VPO)를 입력받아 OR 연산을 수행하여 출력하는 제1 OR 게이트(211)와, 제1 OR 게이트(211)에서 출력된 신호의 반전된 값을 제어 신호로 입력받는 제1 CMOS 전송 게이트(212)와, VDD에 연결되고, 제1 CMOS 전송 게이트(212)의 출력 단자에 연결되며, 제1 OR 게이트(211)의 출력 신호를 입력받아 채널의 상승 시간을 조정하는 제1 상승 전류 패스부(213)와, 입력 단자는 접지되고, 출력 단자는 제1 상승 전류 패스부(213)에 연결되며, 제1 OR 게이트(211)에서 출력된 신호값을 제어 신호로 입력받는 제2 CMOS 전송 게이트(214)를 포함하는 제1 NMOS 구동 제어부(210)와, 게이트 단자는 제1 NMOS 구동 제어부(210)의 출력 신호를 입력받고, 소스 단자는 접지되며, 드레인 단자는 제2 차분 신호(D+)의 출력 단자에 연결된 제1 NMOS 트랜지스터(220)와, 한쪽은 제1 CMOS 전송 게이트(212)의 입력 단자에 연결되고, 다른 한 쪽은 접지되는 제1 슬로프 제어 커패시터(C+)와, 출력 인에이블 신호를 입력받아 반전하여 출력하는 제1 인버터(231)와, 제1 인버터(231)의 출력 신호 및 출력용 논리 단계 신호(VPO)를 입력받아 NAND 연산을 수행한 후 출력하는 제1 NAND 게이트(232)와, 제1 NAND 게이트(232)의 출력값을 입력받아 반전하여 출력하는 제2 인버터(233)와, 입력 단자는 제1 슬로프 제어 커패시터(C+)의 접지되지 않은 쪽과 연결되고, 제2 인버터(233)에서 출력된 신호값을 제어 신호로 입력받는 제3 CMOS 전송 게이트(234)와, 접지되고, 제3 CMOS 전송 게이트(234)의 출력 단자에 연결되며, 제2 인버터(233)의 출력 신호를 입력받아 채널의 하강 시간을 조정하는 제1 하강 전류 패스부(235)와, 입력 단자는 VDD에 연결되고, 출력 단자는 제1 하강 전류 패스부(235)에 연결되며, 제1 NAND 게이트(232)에서 출력된 신호값을 제어 신호로 입력받는 제4 CMOS 전송 게이트(236)를 포함하는 제1 PMOS 구동 제어부(230)와, 게이트 단자는 제1 PMOS 구동 제어부(230)의 출력 신호를 입력받고, 소스 단자는 VDD에 연결되며, 드레인 단자는 제2 차분 신호(D+)의 출력 단자에 연결된 제1 PMOS 트랜지스터(240)와, 출력용 논리 단계 신호(VPO)를 입력받아 반전하여 출력하는 제3 인버터(250)와, 출력 인에이블 신호(OE) 및 제3 인버터(250)의 출력 신호를 입력받아 OR 연산을 수행하여 출력하는 제2 OR 게이트(261)와, 제2 OR 게이트(261)에서 출력된 신호의 반전된 값을 제어 신호로 입력받는 제5 CMOS 전송 게이트(262)와, VDD에 연결되고, 제5 CMOS 전송 게이트(262)의 출력 단자에 연결되며, 제2 OR 게이트(261)의 출력 신호를 입력받아 채널의 상승 시간을 조정하는 제2 상승 전류 패스부(263)와, 입력 단자는 접지되고, 출력 단자는 제2 상승 전류 패스부(263)에 연결되며, 제2 OR 게이트(261)에서 출력된 신호값을 제어 신호로 입력받는 제6 CMOS 전송 게이트(264)를 포함하는 제2 NMOS 구동 제어부(260)와, 게이트 단자는 제2 NMOS 구동 제어부(260)의 출력 신호를 입력받고, 소스 단자는 접지되며, 드레인 단자는 제1 차분 신호(D-)의 출력 단자에 연결된 제2 NMOS트랜지스터(270)와, 한쪽은 제5 CMOS 전송 게이트(262)의 입력 단자에 연결되고, 다른 한 쪽은 접지되는 제2 슬로프 제어 커패시터(C-)와, 출력 인에이블 신호를 입력받아 반전하여 출력하는 제4 인버터(281)와, 제4 인버터(281)의 출력 신호 및 제3 인버터(250)의 출력을 입력받아 NAND 연산을 수행한 후 출력하는 제2 NAND 게이트(282)와, 제2 NAND 게이트(282)의 출력값을 입력받아 반전하여 출력하는 제5 인버터(283)와, 입력 단자는 제2 슬로프 제어 커패시터(C-)의 접지되지 않은 쪽과 연결되고, 제5 인버터(283)에서 출력된 신호값을 제어 신호로 입력받는 제7 CMOS 전송 게이트(284)와, 접지되고, 제7 CMOS 전송 게이트(284)의 출력 단자에 연결되며, 제5 인버터(283)의 출력 신호를 입력받아 채널의 하강 시간을 조정하는 제2 하강 전류 패스부(285)와, 입력 단자는 VDD에 연결되고, 출력 단자는 제2 하강 전류 패스부(285)에 연결되며, 제2 NAND 게이트(282)에서 출력된 신호값을 제어 신호로 입력받는 제8 CMOS 전송 게이트(286)를 포함하는 제2 PMOS 구동 제어부(280)와, 게이트 단자는 제2 PMOS 구동 제어부(280)의 출력 신호를 입력받고, 소스 단자는 VDD에 연결되며, 드레인 단자는 제1 차분 신호(D-)의 출력 단자에 연결된 제2 PMOS 트랜지스터(290)를 포함하여 이루어진다.
도 2에 도시된 장치에 대한 동작을 설명하면, 출력용 논리 단계 신호(VPO)가 하이(High) 신호인 경우, 제1 슬로프 제어 커패시터(C+)는 방전되고, 제1 PMOS 트랜지스터(240)가 턴온되어 채널 D+를 하이(High)로 상승시킨다. 동시에, 제2 슬로프 제어 커패시터(C-)는 충전되고, 제2 NMOS 트랜지스터(270)가 턴온되어 채널 D-를 로우(Low)로 하강시킨다. 또한, 출력용 논리 단계 신호(VPO)가 로우(Low) 신호인 경우에는, 채널 D+를 로우(Low)로 하강시키고, 채널 D-를 하이(High)로 상승시킨다.
도 3은 일반적인 USB 통신 시스템 구조 및 동작을 나타낸 예시도로서, 호스트/허브(320)는 USB 케이블(330)을 통해 USB 장치와 연결된다. 호스트/허브(320) 및 USB 장치는 각각 USB 송수신기(310 ; 호스트/허브 측은 도시되지 않음)를 내장하고, 두 채널의 USB D+, D-를 통해 USB 케이블(330)과 연결된다. 여기서 두 개의 커패시터(CL)는 USB에 걸리는 외부 부하로서, 시스템에 종속적인 기생 커패시턴스를 모두 포함한다.
상술한 종래의 USB 통신 시스템에 있어서, 외부 부하(CL)는 두 채널 간에 정확히 일치하지 않을 수 있고, 이로 인하여 발생한 오차에 의해 크로스오버 전압은 규격을 만족시키지 못하게 된다. 즉, 종래의 USB 통신 시스템에 장착된 USB 송수신기는 크로스오버 전압의 규격 이탈로 인한 통신 에러를 조정하지 못하는 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 크로스오버 전압 자동 보정 회로를 내장함으로써, USB 통신 시스템에서 USB의 두 채널 간 부하의 불일치가 있는 경우에도 크로스오버 전압을 자동으로 보정하여 통신 에러를 개선한 크로스오버 전압 자동 조정 ＵＳＢ 송수신기를 제공하는데 그 목적이 있다.
도 1은 종래의 USB 송수신기를 나타낸 회로도,
도 2는 종래의 USB 송수신기에 장착된 차동 출력 증폭기를 나타낸 회로도,
도 3은 일반적인 USB 통신 시스템 구조 및 동작을 나타낸 예시도,
도 4는 본 발명의 일 실시예에 의한 크로스오버 전압 자동 조정 ＵＳＢ 송수신기를 나타낸 예시도,
도 5는 본 발명의 일 실시예에 의한 크로스오버 전압 자동 조정 ＵＳＢ 송수신기 내에 장착된 차동 출력 증폭 수단의 회로도,
도 6은 본 발명의 일 실시예에 의한 크로스오버 전압 자동 조정 ＵＳＢ 송수신기의 동작을 나타낸 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : USB 송수신기
110 : 제1 슈미트 입력 버퍼
120 : 제2 슈미트 입력 버퍼
130 : 차동 입력 증폭기
140 : 차동 출력 증폭기
410 : 제1 슈미트 입력 버퍼
420 : 제2 슈미트 입력 버퍼
430 : 차동 입력 증폭기
440 : 차동 출력 증폭 수단
450 : 크로스오버 전압 조정 수단
상기 목적을 달성하기 위하여 본 발명의 크로스오버 전압 자동 조정 ＵＳＢ 송수신기는, 제1 차분 신호를 입력받아 상기 제1 차분 신호의 채널에 대한 슈미트 트리거 논리 값을 출력하는 제1 슈미트 입력 버퍼; 제2 차분 신호를 입력받아 상기 제2 차분 신호의 채널에 대한 슈미트 트리거 논리 값을 출력하는 제2 슈미트 입력 버퍼; 상기 제1 차분 신호 및 상기 제2 차분 신호를 입력받아 이들 신호의 차동성분을 증폭하고, 입력용 논리 단계 신호를 생성하여 출력하는 차동 입력 증폭기; 출력 인에이블 신호를 입력받아 상기 출력 인에이블 신호가 제1 논리 단계인 경우 입력된 출력용 논리 단계 신호를 상기 제1 차분 신호 및 제2 차분 신호로서 출력하고 상기 출력 인에이블 신호가 제2 논리 단계인 경우 동작하지 않으며, 복수개의 전류 패스 제어 신호를 입력받고, 이에 따라 상기 제1 차분 신호 및 상기 제2 차분 신호의 상승 및 하강 시간을 조절하는 차동 출력 증폭 수단; 및 상기 차동 출력 증폭 수단에서 출력한 상기 제1 차분 신호 및 상기 제2 차분 신호 채널의 크로스오버 전압의 발생을 감지하고, 상기 제2 차분 신호가 상승할 때, 크로스오버 전압이 정상치 상한 이상에서 발생한 경우, 제1 하강 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 제2 상승 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하며, 크로스오버 전압이 정상치 이하에서 발생한 경우, 제1 하강 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 제2 상승 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하며, 제2 차분 신호가 하강할 때, 크로스오버 전압이 정상치 이상에서 발생한 경우, 제1 상승 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 제2 하강 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하며, 크로스오버 전압이 정상치 하한 이하에서 발생한 경우, 제1 상승 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 제2 하강 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하는 크로스오버 전압 조정 수단을 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 4는 본 발명의 일 실시예에 의한 크로스오버 전압 자동 조정 ＵＳＢ 송수신기를 나타낸 예시도로서, 본 발명의 크로스오버 전압 자동 조정 ＵＳＢ 송수신기는, 제1 슈미트 입력 버퍼(410), 제2 슈미트 입력 버퍼(420), 차동 입력 증폭기(430), 차동 출력 증폭 수단(440) 및 크로스오버 전압 조정 수단(450)을 포함한다.
제1 슈미트 입력 버퍼(410)는, 제1 차분 신호(D-)를 입력받아 제1 차분 신호(D-)의 채널에 대한 슈미트 트리거 논리 값(VM)을 출력하는 역할을 한다.
또한, 제2 슈미트 입력 버퍼(420)는, 제2 차분 신호(D+)를 입력받아 제2 차분 신호(D+)의 채널에 대한 슈미트 트리거 논리 값(VP)을 출력하는 역할을 한다.
한편, 차동 입력 증폭기(430)는, 제1 차분 신호(D-) 및 제2 차분 신호(D+)를 입력받아 이들 신호의 차동성분을 증폭하여 입력용 논리 단계 신호(VPI)를 생성하고, 상기 입력용 논리 단계 신호(VPI)를 후술하는 크로스오버 전압 조정 수단(450)으로 출력하는 역할을 한다.
또한, 차동 출력 증폭 수단(440)은, 출력 인에이블 신호(Output Enable ; OE)를 입력받아 출력 인에이블 신호가 제1 논리 단계(High)인 경우 입력된 출력용 논리 단계 신호(VPO)를 제1 차분 신호(D-) 및 제2 차분 신호(D+)로 출력하고 출력 인에이블 신호가 제2 논리 단계(Low)인 경우 동작하지 않으며, 후술하는 크로스오버 전압 조정 수단(450)에서 출력한 복수개의 전류 패스 제어 신호(DP_Dn_en[3:0], DP_Up_en[3:0], DM_Dn_en[3:0], DM_Up_en[3:0])를 입력받고, 이에 따라 제1 차분 신호(D-) 및 제2 차분 신호(D+)의 상승 및 하강 시간을 조절하는 역할을 한다.
한편, 크로스오버 전압 조정 수단(450)은, 상기 차동 출력 증폭 수단(440)에서 출력한 제1 차분 신호(D-) 및 제2 차분 신호(D+) 채널의 크로스오버 전압의 발생을 감지하고, 제2 차분 신호(D+)가 상승할 때, 크로스오버 전압이 정상치 상한 이상에서 발생한 경우, 제1 하강 전류 패스 제어 신호(DP_Dn_en[3:0])를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하고, 제2 상승 전류 패스 제어 신호(DM_Up_en[3:0])를 'ON' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하며, 크로스오버 전압이 정상치 이하에서 발생한 경우, 제1 하강 전류 패스 제어 신호(DP_Dn_en[3:0])를 'ON' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하고, 제2 상승 전류 패스 제어 신호(DM_Up_en[3:0])를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하며, 제2 차분 신호(D+)가 하강할 때, 크로스오버 전압이 정상치 이상에서 발생한 경우, 제1 상승 전류 패스 제어 신호(DP_Up_en[3:0])를 'ON' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하고, 제2 하강 전류 패스 제어 신호(DM_Dn_en[3:0])를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하며, 크로스오버 전압이 정상치 하한 이하에서 발생한 경우, 제1 상승 전류 패스 제어 신호(DP_Up_en[3:0])를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하고, 제2 하강 전류 패스 제어 신호(DM_Dn_en[3:0])를 'ON' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력한다. 여기서 상기 크로스오버 전압 조정 수단(450)은, 제1 인버터(INV1), 제1 버퍼(BUF1), 제2 인버터(INV2), 제2 버퍼(BUF2), 제1 NOR 게이트(NOR1), 제1 카운터(CNT1), 제2 카운터(CNT2), 제3 카운터(CNT3), 제4 카운터(CNT4), 제1 우선순위 디코더(Pri-Dec1), 제2 우선순위 디코더(Pri-Dec2), 제3 우선순위 디코더(Pri-Dec3) 및 제4 우선순위 디코더(Pri-Dec4)를 포함한다.
상기 크로스오버 전압 조정 수단(450) 내에 장착된 제1 인버터(INV1)는, 상기 크로스오버 전압 발생의 정상치 상한을 문턱 전압으로 하고, 상기 차동 출력 증폭 수단(440)으로부터 제2 차분 신호(D+)를 입력받아 반전하여 후술하는 제1 NOR 게이트(NOR1)로 출력하는 역할을 한다. 여기서, 상기 크로스오버 전압 발생의 정상치 상한은 바람직하게는 2.0 V이다.
또한, 상기 크로스오버 전압 조정 수단(450) 내에 장착된 제1 버퍼(BUF1)는, 상기 크로스오버 전압 발생의 정상치 하한을 문턱 전압으로 하고, 상기 차동 출력증폭 수단(440)으로부터 제2 차분 신호(D+)를 입력받아 버퍼링하여 후술하는 제2 NOR 게이트(NOR2)로 출력하는 역할을 한다. 여기서, 상기 크로스오버 전압 발생의 정상치 하한은 바람직하게는 1.3 V이다.
한편, 상기 크로스오버 전압 조정 수단(450) 내에 장착된 제2 인버터(INV2)는, 상기 크로스오버 전압 발생의 정상치 상한을 문턱 전압으로 하고, 상기 차동 출력 증폭 수단(440)으로부터 제1 차분 신호(D-)를 입력받아 반전하여 후술하는 제1 NOR 게이트(NOR1)로 출력하는 역할을 한다. 여기서, 상기 크로스오버 전압 발생의 정상치 상한은 바람직하게는 2.0 V이다.
또한, 상기 크로스오버 전압 조정 수단(450) 내에 장착된 제2 버퍼(BUF2)는, 상기 크로스오버 전압 발생의 정상치 하한을 문턱 전압으로 하고, 상기 차동 출력 증폭 수단(440)으로부터 제1 차분 신호(D-)를 입력받아 버퍼링하여 후술하는 제2 NOR 게이트(NOR2)로 출력하는 역할을 한다. 여기서, 상기 크로스오버 전압 발생의 정상치 하한은 바람직하게는 1.3 V이다.
한편, 상기 크로스오버 전압 조정 수단(450) 내에 장착된 제1 NOR 게이트(NOR1)는, 상기 제1 인버터(INV1) 및 상기 제2 인버터(INV2)에서 신호를 입력받아 NOR 연산을 수행하고, 그 결과값을 후술하는 제1 카운터(CNT1), 제2 카운터(CNT2), 제3 카운터(CNT3) 및 제4 카운터(CNT4)로 출력하는 역할을 한다.
또한, 상기 크로스오버 전압 조정 수단(450) 내에 장착된 제2 NOR 게이트(NOR2)는, 상기 제1 버퍼(BUF1) 및 상기 제2 버퍼(BUF2)에서 신호를 입력받아 NOR 연산을 수행하고, 그 결과값을 후술하는 제1 카운터(CNT1), 제2카운터(CNT2), 제3 카운터(CNT3) 및 제4 카운터(CNT4)로 출력하는 역할을 한다.
한편, 상기 크로스오버 전압 조정 수단(450) 내에 장착된 제1 카운터(CNT1)는, 클럭 단자로 상기 차동 입력 증폭기(430)의 입력용 논리 단계 신호(VPI)를 입력받고, 상기 제1 NOR 게이트(NOR1)의 출력이 제1 논리 단계(High)인 경우 계수값을 감소시켜 후술하는 제1 우선순위 디코더(Pri-Dec1)에 출력하며, 상기 제2 NOR 게이트(NOR2)의 출력이 제1 논리 단계(High)인 경우 계수값을 증가시켜 후술하는 제1 우선순위 디코더(Pri-Dec1)에 출력하는 역할을 한다.
또한, 상기 크로스오버 전압 조정 수단(450) 내에 장착된 제2 카운터(CNT2)는, 클럭 단자로 상기 차동 입력 증폭기(430)의 입력용 논리 단계 신호(VPI)를 반전하여 입력받고, 상기 제1 NOR 게이트(NOR1)의 출력이 제1 논리 단계(High)인 경우 계수값을 증가시켜 후술하는 제2 우선순위 디코더(Pri-Dec2)에 출력하며, 상기 제2 NOR 게이트(NOR2)의 출력이 제1 논리 단계(High)인 경우 계수값을 감소시켜 후술하는 제2 우선순위 디코더(Pri-Dec2)에 출력하는 역할을 한다.
한편, 상기 크로스오버 전압 조정 수단(450) 내에 장착된 제3 카운터(CNT3)는, 클럭 단자로 상기 차동 입력 증폭기(430)의 입력용 논리 단계 신호(VPI)를 입력받고, 상기 제1 NOR 게이트(NOR1)의 출력이 제1 논리 단계(High)인 경우 계수값을 증가시켜 후술하는 제3 우선순위 디코더(Pri-Dec3)에 출력하며, 상기 제2 NOR 게이트(NOR2)의 출력이 제1 논리 단계(High)인 경우 계수값을 감소시켜 후술하는 제3 우선순위 디코더(Pri-Dec3)에 출력하는 역할을 한다.
또한, 상기 크로스오버 전압 조정 수단(450) 내에 장착된 제4 카운터(CNT4)는, 클럭 단자로 상기 차동 입력 증폭기(430)의 입력용 논리 단계 신호(VPI)를 반전하여 입력받고, 상기 제1 NOR 게이트(NOR1)의 출력이 제1 논리 단계(High)인 경우 계수값을 감소시켜 후술하는 제4 우선순위 디코더(Pri-Dec4)에 출력하며, 상기 제2 NOR 게이트(NOR2)의 출력이 제1 논리 단계(High)인 경우 계수값을 증가시켜 후술하는 제4 우선순위 디코더(Pri-Dec4)에 출력하는 역할을 한다.
한편, 상기 크로스오버 전압 조정 수단(450) 내에 장착된 제1 우선순위 디코더(Pri-Dec1)는, 상기 제1 카운터(CNT1)에서 출력된 계수값을 입력받아 이전의 계수값보다 감소된 경우에는 제1 하강 전류 패스 제어 신호(DP_Dn_en[3:0])를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하고, 이전의 계수값보다 증가된 경우에는 제1 하강 전류 패스 제어 신호(DP_Dn_en[3:0])를 'ON' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하는 역할을 한다.
또한, 상기 크로스오버 전압 조정 수단(450) 내에 장착된 제2 우선순위 디코더(Pri-Dec2)는, 상기 제2 카운터(CNT2)에서 출력된 계수값을 입력받아 이전의 계수값보다 감소된 경우에는 제1 상승 전류 패스 제어 신호(DP_Up_en[3:0])를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하고, 이전의 계수값보다 증가된 경우에는 제1 상승 전류 패스 제어 신호(DP_Up_en[3:0])를 'ON' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하는 역할을 한다.
한편, 상기 크로스오버 전압 조정 수단(450) 내에 장착된 제3 우선순위 디코더(Pri-Dec3)는, 상기 제3 카운터(CNT3)에서 출력된 계수값을 입력받아 이전의 계수값보다 감소된 경우에는 제2 상승 전류 패스 제어 신호(DM_Up_en[3:0])를 'OFF'신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하고, 이전의 계수값보다 증가된 경우에는 제2 하강 전류 패스 제어 신호(DM_Up_en[3:0])를 'ON' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하는 역할을 한다.
또한, 상기 크로스오버 전압 조정 수단(450) 내에 장착된 제4 우선순위 디코더(Pri-Dec4)는, 상기 제4 카운터(CNT4)에서 출력된 계수값을 입력받아 이전의 계수값보다 감소된 경우에는 제2 하강 전류 패스 제어 신호(DM_Dn_en[3:0])를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하고, 이전의 계수값보다 증가된 경우에는 제2 상승 전류 패스 제어 신호(DM_Dn_en[3:0])를 'ON' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하는 역할을 한다.
도 5는 본 발명의 일 실시예에 의한 크로스오버 전압 자동 조정 ＵＳＢ 송수신기 내에 장착된 차동 출력 증폭 수단(440)의 회로도로서, 본 발명의 차동 출력 증폭 수단(440)은, 제1 NMOS 구동 제어부(510), 제1 NMOS 트랜지스터(520), 제1 PMOS 구동 제어부(530), 제1 PMOS 트랜지스터(540), 제3 인버터(550), 제2 NMOS 구동 제어부(560), 제2 NMOS 트랜지스터(570), 제2 PMOS 구동 제어부(580) 및 제2 PMOS 트랜지스터(590)를 포함한다.
제1 NMOS 구동 제어부(510)는, 출력 인에이블 신호(OE) 및 출력용 논리 단계 신호(VPO)를 입력받고, 상기 크로스오버 전압 조정 수단(450)으로부터 제1 상승 전류 패스 제어 신호(DP_Up_en[3:0])를 입력받아 후술하는 제1 NMOS 트랜지스터(520)의 게이트 전압 충전을 조정하며, 후술하는 제1 NMOS 트랜지스터(520)를 턴온/오프하는 신호를 출력하는 역할을 한다. 여기서, 상기 제1 NMOS 구동 제어부(510)는, 제1 OR 게이트(511), 제1 CMOS 전송 게이트(512) 제1 상승 전류 주 패스부(513a), 제1 상승 전류 보조 패스부(513b) 및 제2 CMOS 전송 게이트(514)를 포함한다.
상기 제1 NMOS 구동 제어부(510) 내에 장착된 제1 OR 게이트(511)는, 출력 인에이블 신호(OE) 및 출력용 논리 단계 신호(VPO)를 입력받아 OR 연산을 수행하여 출력하는 역할을 한다.
또한, 상기 제1 NMOS 구동 제어부(510) 내에 장착된 제1 CMOS 전송 게이트(512)는, 상기 제1 OR 게이트(511)에서 출력된 신호의 반전된 값을 제어 신호로 입력받는다.
한편, 상기 제1 NMOS 구동 제어부(510) 내에 장착된 제1 상승 전류 주 패스부(513a)는, VDD에 연결되고, 상기 제1 CMOS 전송 게이트(512)의 출력 단자에 연결되며, 상기 제1 OR 게이트(511)의 출력 신호를 입력받아 채널의 상승 시간을 조정하기 위한 신호를 후술하는 제1 NMOS 트랜지스터(520)의 게이트 단자로 출력하는 역할을 한다.
또한, 상기 제1 NMOS 구동 제어부(510) 내에 장착된 제1 상승 전류 보조 패스부(513b)는, VDD에 연결된 동일한 복수개의 전류 패스부를 구비하고, 상기 크로스오버 전압 조정 수단(450)으로부터 제1 상승 전류 패스 제어 신호(DP_Up_en[3:0])를 입력받아 내장된 복수개의 전류 패스부가 단계적으로 온/오프되며, 상기 제1 CMOS 전송 게이트(512)의 출력 단자에 연결되고, 상기 제1 OR 게이트(511)의 출력 신호를 입력받아 채널의 상승 시간을 조정하기 위한 신호를 후술하는 제1 NMOS 트랜지스터(520)의 게이트 단자로 출력하는 역할을 한다.
한편, 상기 제1 NMOS 구동 제어부(510) 내에 장착된 제2 CMOS 전송 게이트(514)는, 입력 단자는 접지되고, 출력 단자는 제1 상승 전류 주 패스부(513a) 및 제1 상승 전류 보조 패스부(513b)에 연결되며, 제1 OR 게이트(511)에서 출력된 신호값을 제어 신호로 입력받는다.
또한, 상기 제1 NMOS 트랜지스터(520)는, 게이트 단자는 제1 NMOS 구동 제어부(510)의 출력 신호를 입력받고, 소스 단자는 접지되며, 드레인 단자는 제2 차분 신호(D+)의 출력 단자에 연결된다.
한편, 제1 슬로프 제어 커패시터(C+)는, 한쪽은 상기 제1 CMOS 전송 게이트(512)의 입력 단자에 연결되고, 다른 한 쪽은 접지된다.
또한, 제1 PMOS 구동 제어부(530)는, 출력 인에이블 신호(OE) 및 출력용 논리 단계 신호(VPO)를 입력받고, 상기 크로스오버 전압 조정 수단(450)으로부터 제1 하강 전류 패스 제어 신호(DP_Dn_en[3:0])를 입력받아 후술하는 제1 PMOS 트랜지스터(540)의 게이트 전압 충전을 조정하며, 후술하는 제1 PMOS 트랜지스터(540)를 턴온/오프하는 신호를 출력하는 역할을 한다. 여기서 상기 제1 PMOS 구동 제어부(530)는, 제3 인버터(531), 제1 NAND 게이트(532), 제4 인버터(533), 제3 CMOS 전송 게이트(534), 제1 하강 전류 주 패스부(535a), 제1 하강 전류 보조 패스부(535b) 및 제4 CMOS 전송 게이트(536)를 포함한다.
상기 제1 PMOS 구동 제어부(530) 내에 장착된 제3 인버터(531)는, 출력 인에이블 신호를 입력받아 반전하여 출력하는 역할을 한다.
또한, 상기 제1 PMOS 구동 제어부(530) 내에 장착된 제1 NAND 게이트(532)는, 제3 인버터(531)의 출력 신호 및 출력용 논리 단계 신호(VPO)를 입력받아 NAND 연산을 수행한 후 출력하는 역할을 한다.
한편, 상기 제1 PMOS 구동 제어부(530) 내에 장착된 제4 인버터(533)는, 제1 NAND 게이트(532)의 출력값을 입력받아 반전하여 출력하는 역할을 한다.
또한, 상기 제1 PMOS 구동 제어부(530) 내에 장착된 제3 CMOS 전송 게이트(534)는, 입력 단자는 제1 슬로프 제어 커패시터(C+)의 접지되지 않은 쪽과 연결되고, 제4 인버터(533)에서 출력된 신호값을 제어 신호로 입력받는 역할을 한다.
한편, 상기 제1 PMOS 구동 제어부(530) 내에 장착된 제1 하강 전류 주 패스부(535a)는, 한 단자는 접지되고, 상기 제3 CMOS 전송 게이트(534)의 출력 단자에 연결되며, 상기 제4 인버터(533)의 출력 신호를 입력받아 채널의 하강 시간을 조정하기 위한 신호를 후술하는 제1 PMOS 트랜지스터(540)의 게이트 단자로 출력하는 역할을 한다.
또한, 상기 제1 PMOS 구동 제어부(530) 내에 장착된 제1 하강 전류 보조 패스부(535b)는, 한 단자는 접지된 동일한 복수개의 전류 패스부를 구비하고, 상기 크로스오버 전압 조정 수단(450)으로부터 제1 하강 전류 패스 제어 신호(DP_Dn_en[3:0])를 입력받아 내장된 복수개의 전류 패스부가 단계적으로 온/오프되며, 상기 제3 CMOS 전송 게이트(534)의 출력 단자에 연결되고, 상기 제4 인버터(533)의 출력 신호를 입력받아 채널의 하강 시간을 조정하기 위한 신호를 후술하는 제1 PMOS 트랜지스터(540)의 게이트 단자로 출력하는 역할을 한다.
한편, 상기 제1 PMOS 구동 제어부(530) 내에 장착된 제4 CMOS 전송 게이트(536)는, 입력 단자는 VDD에 연결되고, 출력 단자는 상기 제1 하강 전류 주 패스부(535a) 및 상기 제1 하강 전류 보조 패스부(535b)에 연결되며, 상기 제1 NAND 게이트(532)에서 출력된 신호값을 제어 신호로 입력받는다.
또한, 제1 PMOS 트랜지스터(540)는, 게이트 단자는 상기 제1 PMOS 구동 제어부(530)의 출력 신호를 입력받고, 소스 단자는 VDD에 연결되며, 드레인 단자는 제2 차분 신호(D+)의 출력 단자에 연결된다.
한편, 제5 인버터(550)는, 출력용 논리 단계 신호(VPO)를 입력받아 반전하여 출력하는 역할을 한다.
제2 NMOS 구동 제어부(560)는, 출력 인에이블 신호(OE) 및 상기 제5 인버터(550)에서 출력된 신호를 입력받고, 상기 크로스오버 전압 조정 수단(450)으로부터 제2 상승 전류 패스 제어 신호(DM_Up_en[3:0])를 입력받아 후술하는 제2 NMOS 트랜지스터(570)의 게이트 전압 충전을 조정하며, 후술하는 제2 NMOS 트랜지스터(570)를 턴온/오프하는 신호를 출력하는 역할을 한다. 여기서, 상기 제2 NMOS 구동 제어부(560)는, 제2 OR 게이트(561), 제5 CMOS 전송 게이트(562), 제2 상승 전류 주 패스부(563a), 제2 상승 전류 보조 패스부(563b) 및 제6 CMOS 전송 게이트(564)를 포함한다.
상기 제2 NMOS 구동 제어부(560) 내에 장착된 제2 OR 게이트(561)는, 출력 인에이블 신호(OE) 및 상기 제5 인버터(550)에서 출력된 신호를 입력받아 OR 연산을 수행하여 출력하는 역할을 한다.
또한, 상기 제2 NMOS 구동 제어부(560) 내에 장착된 제5 CMOS 전송 게이트(562)는, 상기 제2 OR 게이트(561)에서 출력된 신호의 반전된 값을 제어 신호로 입력받는다.
한편, 상기 제2 NMOS 구동 제어부(560) 내에 장착된 제2 상승 전류 주 패스부(563a)는, VDD에 연결되고, 상기 제5 CMOS 전송 게이트(562)의 출력 단자에 연결되며, 상기 제2 OR 게이트(561)의 출력 신호를 입력받아 채널의 상승 시간을 조정하기 위한 신호를 후술하는 제2 NMOS 트랜지스터(570)의 게이트 단자로 출력하는 역할을 한다.
또한, 상기 제2 NMOS 구동 제어부(560) 내에 장착된 제1 상승 전류 보조 패스부(563b)는, VDD에 연결된 동일한 복수개의 전류 패스부를 구비하고, 상기 크로스오버 전압 조정 수단(450)으로부터 제2 상승 전류 패스 제어 신호(DM_Up_en[3:0])를 입력받아 내장된 복수개의 전류 패스부가 단계적으로 온/오프되며, 상기 제5 CMOS 전송 게이트(562)의 출력 단자에 연결되고, 상기 제2 OR 게이트(561)의 출력 신호를 입력받아 채널의 상승 시간을 조정하기 위한 신호를 후술하는 제2 NMOS 트랜지스터(570)의 게이트 단자로 출력하는 역할을 한다.
한편, 상기 제2 NMOS 구동 제어부(560) 내에 장착된 제6 CMOS 전송 게이트(564)는, 입력 단자는 접지되고, 출력 단자는 제2 상승 전류 주 패스부(563a) 및 제2 상승 전류 보조 패스부(563b)에 연결되며, 제2 OR 게이트(561)에서 출력된 신호값을 제어 신호로 입력받는다.
또한, 상기 제2 NMOS 트랜지스터(570)는, 게이트 단자는 제2 NMOS 구동 제어부(560)의 출력 신호를 입력받고, 소스 단자는 접지되며, 드레인 단자는 제1 차분 신호(D-)의 출력 단자에 연결된다.
한편, 제2 슬로프 제어 커패시터(C-)는, 한쪽은 상기 제5 CMOS 전송 게이트(562)의 입력 단자에 연결되고, 다른 한 쪽은 접지된다.
또한, 제2 PMOS 구동 제어부(580)는, 출력 인에이블 신호(OE) 및 상기 제5 인버터(550)에서 출력된 신호를 입력받고, 상기 크로스오버 전압 조정 수단(450)으로부터 제2 하강 전류 패스 제어 신호(DM_Dn_en[3:0])를 입력받아 후술하는 제2 PMOS 트랜지스터(580)의 게이트 전압 충전을 조정하며, 후술하는 제2 PMOS 트랜지스터(580)를 턴온/오프하는 신호를 출력하는 역할을 한다. 여기서 상기 제2 PMOS 구동 제어부(580)는, 제5 인버터(581), 제2 NAND 게이트(582), 제6 인버터(583), 제7 CMOS 전송 게이트(584), 제2 하강 전류 주 패스부(585a), 제2 하강 전류 보조 패스부(585b) 및 제8 CMOS 전송 게이트(586)를 포함한다.
상기 제2 PMOS 구동 제어부(580) 내에 장착된 제5 인버터(581)는, 출력 인에이블 신호를 입력받아 반전하여 출력하는 역할을 한다.
또한, 상기 제2 PMOS 구동 제어부(580) 내에 장착된 제2 NAND 게이트(582)는, 제5 인버터(581)의 출력 신호 및 출력용 논리 단계 신호(VPO)를 입력받아 NAND 연산을 수행한 후 출력하는 역할을 한다.
한편, 상기 제2 PMOS 구동 제어부(580) 내에 장착된 제6 인버터(583)는, 제2 NAND 게이트(582)의 출력값을 입력받아 반전하여 출력하는 역할을 한다.
또한, 상기 제2 PMOS 구동 제어부(580) 내에 장착된 제7 CMOS 전송 게이트(584)는, 입력 단자는 제2 슬로프 제어 커패시터(C-)의 접지되지 않은 쪽과 연결되고, 상기 제6 인버터(583)에서 출력된 신호값을 제어 신호로 입력받는 역할을 한다.
한편, 상기 제2 PMOS 구동 제어부(580) 내에 장착된 제2 하강 전류 주 패스부(585a)는, 한 단자는 접지되고, 상기 제7 CMOS 전송 게이트(584)의 출력 단자에 연결되며, 상기 제6 인버터(583)의 출력 신호를 입력받아 채널의 하강 시간을 조정하기 위한 신호를 후술하는 제2 PMOS 트랜지스터(590)의 게이트 단자로 출력하는 역할을 한다.
또한, 상기 제2 PMOS 구동 제어부(580) 내에 장착된 제2 하강 전류 보조 패스부(585b)는, 한 단자는 접지된 동일한 복수개의 전류 패스부를 구비하고, 상기 크로스오버 전압 조정 수단(450)으로부터 제2 하강 전류 패스 제어 신호(DM_Dn_en[3:0])를 입력받아 내장된 복수개의 전류 패스부가 단계적으로 온/오프되며, 상기 제7 CMOS 전송 게이트(584)의 출력 단자에 연결되고, 상기 제6 인버터(583)의 출력 신호를 입력받아 채널의 하강 시간을 조정하기 위한 신호를 후술하는 제2 PMOS 트랜지스터(590)의 게이트 단자로 출력하는 역할을 한다.
한편, 상기 제2 PMOS 구동 제어부(580) 내에 장착된 제8 CMOS 전송 게이트(586)는, 입력 단자는 VDD에 연결되고, 출력 단자는 상기 제2 하강 전류 주 패스부(585a) 및 상기 제2 하강 전류 보조 패스부(585b)에 연결되며, 상기 제2 NAND 게이트(582)에서 출력된 신호값을 제어 신호로 입력받는다.
또한, 제2 PMOS 트랜지스터(590)는, 게이트 단자는 상기 제2 PMOS 구동 제어부(580)의 출력 신호를 입력받고, 소스 단자는 VDD에 연결되며, 드레인 단자는 제1 차분 신호(D-)의 출력 단자에 연결된다.
상술한 본 발명의 일 실시예에 의한 크로스오버 전압 자동 조정 ＵＳＢ 송수신기의 동작에 관하여 도 4 및 도 5를 참조하여 아래에 설명한다.
제2 차분 신호(D+)의 전압이 상승할 때, 제1 차분 신호(D-) 및 제2 차분 신호(D+)의 채널의 크로스오버 전압이 정상치 상한(바람직하게는 2.0 V) 이상에서 발생한다면 그 원인은 제2 차분 신호(D+)의 채널이 빠르게 상승했거나, 제1 차분 신호(D-)의 채널이 느리게 하강한 경우, 즉, 제1 차분 신호(D-)의 채널 부하가 제2 차분 신호(D+)의 채널 부하보다 큰 경우이다. 이러한 경우에는 상기 제1 NOR 게이트(NOR1)의 두 입력 단자에 모두 로우(Low) 신호가 입력되고, 출력 단자로 하이(High) 신호를 출력한다. 이후에, 상기 제1 카운터(CNT1)는 상기 제1 NOR 게이트(NOR1)로부터 하이(High) 신호를 입력받아 계수값을 감소시켜 상기 제1 우선순위 디코더(Pri-Dec1)에 출력하고, 상기 제1 우선순위 디코더(Pri-Dec1)는 제1 하강 전류 패스 제어 신호(DP_Dn_en[3:0])를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하며, 상기 차동 출력 증폭 수단(440)이 'OFF' 신호를 입력받으면, 그 내부에 장착된 제1 하강 전류 보조 패스부(535b)의 복수개의 전류 패스부 중 하나를 턴오프시킴으로써, 상기 제1 PMOS 트랜지스터(540)의 게이트 전압이 보다 서서히 방전되도록 한다. 또한, 상기 제3 카운터(CNT3)는 상기 제1 NOR게이트(NOR1)로부터 하이(High) 신호를 입력받아 계수값을 증가시켜 상기 제3 우선순위 디코더(Pri-Dec3)에 출력하고, 상기 제3 우선순위 디코더(Pri-Dec3)는 제2 상승 전류 패스 제어 신호(DM_Up_en[3:0])를 'ON' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하며, 상기 차동 출력 증폭 수단(440)이 'ON' 신호를 입력받으면, 그 내부에 장착된 제2 상승 전류 보조 패스부(563b)의 복수개의 전류 패스부 중 하나를 턴온시킴으로써, 상기 제2 NMOS 트랜지스터(570)의 게이트 전압이 보다 빠르게 충전되도록 한다.
또한, 제2 차분 신호(D+)의 전압이 상승할 때, 제1 차분 신호(D-) 및 제2 차분 신호(D+)의 채널의 크로스오버 전압이 정상치 하한(바람직하게는 1.3 V) 이하에서 발생한다면 그 원인은 제2 차분 신호(D+)의 채널이 느리게 상승했거나, 제1 차분 신호(D-)의 채널이 빠르게 하강한 경우, 즉, 제1 차분 신호(D-)의 채널 부하가 제2 차분 신호(D+)의 채널 부하보다 작은 경우이다. 이러한 경우에는 상기 제2 NOR 게이트(NOR2)의 두 입력 단자에 모두 로우(Low) 신호가 입력되고, 출력 단자로 하이(High) 신호를 출력한다. 이후에, 상기 제1 카운터(CNT1)는 상기 제2 NOR 게이트(NOR2)로부터 하이(High) 신호를 입력받아 계수값을 증가시켜 상기 제1 우선순위 디코더(Pri-Dec1)에 출력하고, 상기 제1 우선순위 디코더(Pri-Dec1)는 제1 하강 전류 패스 제어 신호(DP_Dn_en[3:0])를 'ON' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하며, 상기 차동 출력 증폭 수단(440)이 'ON' 신호를 입력받으면, 그 내부에 장착된 제1 하강 전류 보조 패스부(535b)의 복수개의 전류 패스부 중 하나를 턴온시킴으로써, 상기 제1 PMOS 트랜지스터(540)의 게이트 전압이 보다빠르게 방전되도록 한다. 한편, 상기 제3 카운터(CNT3)는 상기 제2 NOR 게이트(NOR2)로부터 하이(High) 신호를 입력받아 계수값을 감소시켜 상기 제3 우선순위 디코더(Pri-Dec3)에 출력하고, 상기 제3 우선순위 디코더(Pri-Dec3)는 제2 상승 전류 패스 제어 신호(DM_Up_en[3:0])를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단(440)으로 출력하며, 상기 차동 출력 증폭 수단(440)이 'OFF' 신호를 입력받으면, 그 내부에 장착된 제2 상승 전류 보조 패스부(563b)의 복수개의 전류 패스부 중 하나를 턴오프시킴으로써, 상기 제2 NMOS 트랜지스터(570)의 게이트 전압이 보다 느리게 충전되도록 한다.
제2 차분 신호(D+)의 전압이 감소하는 경우에는 상기 제2 카운터(CNT2) 및 상기 제4 카운터(CNT4)를 통하여 상술한 바와 동일한 방식으로 제어된다.
도 6은 본 발명의 일 실시예에 의한 크로스오버 전압 자동 조정 ＵＳＢ 송수신기의 동작을 나타낸 타이밍도로서, 제1 차분 신호(D-)의 채널 부하가 제2 차분 신호(D+)의 채널 부하보다 큰 경우, 크로스오버 전압을 보정하는 과정을 나타내고 있다. 여기서, 최초에는 상기 전류 보조 패스부(513b, 535b, 563b 및 585b)에 내장된 복수개의 전류 패스부 중 절반이 턴온되도록 초기화된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이아니다.
본 발명은, 크로스오버 전압 자동 보정 회로를 내장함으로써, USB 통신 시스템에서 USB의 두 채널 간 부하의 불일치가 있는 경우에도 크로스오버 전압을 자동으로 보정하여 크로스오버 전압의 규격 이탈로 인한 통신 에러를 조정하지 못하는 문제점을 해결하는 이점이 있다.

Claims (9)

  1. 제1 차분 신호를 입력받아 상기 제1 차분 신호의 채널에 대한 슈미트 트리거 논리 값을 출력하는 제1 슈미트 입력 버퍼;
    제2 차분 신호를 입력받아 상기 제2 차분 신호의 채널에 대한 슈미트 트리거 논리 값을 출력하는 제2 슈미트 입력 버퍼;
    상기 제1 차분 신호 및 상기 제2 차분 신호를 입력받아 이들 신호의 차동성분을 증폭하고, 입력용 논리 단계 신호를 생성하여 출력하는 차동 입력 증폭기;
    출력 인에이블 신호를 입력받아 상기 출력 인에이블 신호가 제1 논리 단계인 경우 입력된 출력용 논리 단계 신호를 상기 제1 차분 신호 및 제2 차분 신호로서 출력하고 상기 출력 인에이블 신호가 제2 논리 단계인 경우 동작하지 않으며, 복수개의 전류 패스 제어 신호를 입력받고, 이에 따라 상기 제1 차분 신호 및 상기 제2 차분 신호의 상승 및 하강 시간을 조절하는 차동 출력 증폭 수단; 및
    상기 차동 출력 증폭 수단에서 출력한 상기 제1 차분 신호 및 상기 제2 차분 신호 채널의 크로스오버 전압의 발생을 감지하고, 상기 제2 차분 신호가 상승할 때, 크로스오버 전압이 정상치 상한 이상에서 발생한 경우, 제1 하강 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 제2 상승 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하며, 크로스오버 전압이 정상치 이하에서 발생한 경우, 제1 하강 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 제2 상승 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하며, 제2 차분 신호가 하강할 때, 크로스오버 전압이 정상치 이상에서 발생한 경우, 제1 상승 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 제2 하강 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하며, 크로스오버 전압이 정상치 하한 이하에서 발생한 경우, 제1 상승 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 제2 하강 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하는 크로스오버 전압 조정 수단
    을 포함하는 것을 특징으로 하는 크로스오버 전압 자동 조정 ＵＳＢ 송수신기.
  2. 제1항에 있어서,
    상기 정상치 상한은 2.0 V인
    것을 특징으로 하는 크로스오버 전압 자동 조정 ＵＳＢ 송수신기.
  3. 제1항에 있어서,
    상기 정상치 하한은 1.3 V인
    것을 특징으로 하는 크로스오버 전압 자동 조정 ＵＳＢ 송수신기.
  4. 제1항에 있어서, 상기 크로스오버 전압 조정 수단은,
    상기 크로스오버 전압 발생의 정상치 상한을 문턱 전압으로 하고, 상기 차동 출력 증폭 수단으로부터 상기 제2 차분 신호를 입력받아 반전하여 출력하는 제1 인버터;
    상기 크로스오버 전압 발생의 정상치 하한을 문턱 전압으로 하고, 상기 차동 출력 증폭 수단으로부터 상기 제2 차분 신호를 입력받아 버퍼링하여 출력하는 제1 버퍼;
    상기 크로스오버 전압 발생의 정상치 상한을 문턱 전압으로 하고, 상기 차동 출력 증폭 수단으로부터 상기 제1 차분 신호를 입력받아 반전하여 출력하는 제2 인버터;
    상기 크로스오버 전압 발생의 정상치 하한을 문턱 전압으로 하고, 상기 차동 출력 증폭 수단으로부터 상기 제1 차분 신호를 입력받아 버퍼링하여 출력하는 제2 버퍼;
    상기 제1 인버터 및 상기 제2 인버터에서 신호를 입력받아 NOR 연산을 수행하고, 그 결과값을 출력하는 제1 NOR 게이트;
    상기 제1 버퍼 및 상기 제2 버퍼에서 신호를 입력받아 NOR 연산을 수행하고, 그 결과값을 출력하는 제2 NOR 게이트;
    클럭 단자로 상기 차동 입력 증폭기의 상기 입력용 논리 단계 신호를 입력받고, 상기 제1 NOR 게이트의 출력이 제1 논리 단계인 경우 계수값을 감소시켜 출력하며, 상기 제2 NOR 게이트의 출력이 제1 논리 단계인 경우 계수값을 증가시켜 출력하는 제1 카운터;
    클럭 단자로 상기 차동 입력 증폭기의 상기 입력용 논리 단계 신호를 반전하여 입력받고, 상기 제1 NOR 게이트의 출력이 제1 논리 단계인 경우 계수값을 증가시켜 출력하며, 상기 제2 NOR 게이트의 출력이 제1 논리 단계인 경우 계수값을 감소시켜 출력하는 제2 카운터;
    클럭 단자로 상기 차동 입력 증폭기의 상기 입력용 논리 단계 신호를 입력받고, 상기 제1 NOR 게이트의 출력이 제1 논리 단계인 경우 계수값을 증가시켜 출력하며, 상기 제2 NOR 게이트의 출력이 제1 논리 단계인 경우 계수값을 감소시켜 출력하는 제3 카운터;
    클럭 단자로 상기 차동 입력 증폭기의 상기 입력용 논리 단계 신호를 반전하여 입력받고, 상기 제1 NOR 게이트의 출력이 제1 논리 단계인 경우 계수값을 감소시켜 출력하며, 상기 제2 NOR 게이트의 출력이 제1 논리 단계인 경우 계수값을 증가시켜 출력하는 제4 카운터;
    상기 제1 카운터에서 출력된 계수값을 입력받아 이전의 계수값보다 감소된 경우에는 제1 하강 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 이전의 계수값보다 증가된 경우에는 제1 하강 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하는 제1 우선순위 디코더;
    상기 제2 카운터에서 출력된 계수값을 입력받아 이전의 계수값보다 감소된경우에는 제1 상승 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 이전의 계수값보다 증가된 경우에는 제1 상승 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하는 제2 우선순위 디코더;
    상기 제3 카운터에서 출력된 계수값을 입력받아 이전의 계수값보다 감소된 경우에는 제2 상승 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 이전의 계수값보다 증가된 경우에는 제2 하강 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하는 제3 우선순위 디코더; 및
    상기 제4 카운터에서 출력된 계수값을 입력받아 이전의 계수값보다 감소된 경우에는 제2 하강 전류 패스 제어 신호를 'OFF' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하고, 이전의 계수값보다 증가된 경우에는 제2 상승 전류 패스 제어 신호를 'ON' 신호로 하여 상기 차동 출력 증폭 수단으로 출력하는 제4 우선순위 디코더
    를 포함하는 것을 특징으로 하는 크로스오버 전압 자동 조정 ＵＳＢ 송수신기.
  5. 제1항에 있어서, 상기 차동 출력 증폭 수단은,
    출력 인에이블 신호 및 출력용 논리 단계 신호를 입력받고, 상기 크로스오버전압 조정 수단으로부터 제1 상승 전류 패스 제어 신호를 입력받아, 게이트 전압 충전을 조정하는 조정 신호 및 턴온/오프 신호를 출력하는 제1 NMOS 구동 제어부;
    게이트 단자는 제1 NMOS 구동 제어부에서 출력한 상기 조정 신호를 입력받고, 소스 단자는 접지되며, 드레인 단자는 제2 차분 신호의 출력 단자에 연결되는 제1 NMOS 트랜지스터;
    한쪽은 상기 제1 CMOS 전송 게이트의 입력 단자에 연결되고, 다른 한 쪽은 접지되는 제1 슬로프 제어 커패시터;
    상기 출력 인에이블 신호 및 상기 출력용 논리 단계 신호를 입력받고, 상기 크로스오버 전압 조정 수단으로부터 제1 하강 전류 패스 제어 신호를 입력받아, 게이트 전압 충전을 조정하는 조정 신호 및 턴온/오프 신호를 출력하는 제1 PMOS 구동 제어부;
    게이트 단자는 상기 제1 PMOS 구동 제어부의 출력 신호를 입력받고, 소스 단자는 VDD에 연결되며, 드레인 단자는 제2 차분 신호의 출력 단자에 연결되는 제1 PMOS 트랜지스터;
    출력용 논리 단계 신호를 입력받아 반전하여 출력하는 제5 인버터;
    출력 인에이블 신호 및 상기 제5 인버터에서 출력된 신호를 입력받고, 상기 크로스오버 전압 조정 수단으로부터 제2 상승 전류 패스 제어 신호를 입력받아 게이트 전압 충전을 조정하는 조정 신호 및 턴온/오프 신호를 출력하는 제2 NMOS 구동 제어부;
    게이트 단자는 상기 제2 NMOS 구동 제어부의 출력 신호를 입력받고, 소스 단자는 접지되며, 드레인 단자는 제1 차분 신호의 출력 단자에 연결되는 제2 NMOS 트랜지스터;
    한쪽은 상기 제5 CMOS 전송 게이트의 입력 단자에 연결되고, 다른 한 쪽은 접지되는 제2 슬로프 제어 커패시터;
    출력 인에이블 신호 및 상기 제5 인버터에서 출력된 신호를 입력받고, 상기 크로스오버 전압 조정 수단으로부터 상기 제2 하강 전류 패스 제어 신호를 입력받아 게이트 전압 충전을 조정하는 조정 신호 및 턴온/오프 신호를 출력하는 제2 PMOS 구동 제어부; 및
    게이트 단자는 상기 제2 PMOS 구동 제어부의 출력 신호를 입력받고, 소스 단자는 VDD에 연결되며, 드레인 단자는 제1 차분 신호의 출력 단자에 연결되는 제2 PMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 크로스오버 전압 자동 조정 ＵＳＢ 송수신기.
  6. 제5항에 있어서, 상기 제1 NMOS 구동 제어부는,
    출력 인에이블 신호 및 출력용 논리 단계 신호를 입력받아 OR 연산을 수행하여 출력하는 제1 OR 게이트;
    상기 제1 OR 게이트에서 출력된 신호의 반전된 값을 제어 신호로 입력받는 제1 CMOS 전송 게이트;
    VDD에 연결되고, 상기 제1 CMOS 전송 게이트의 출력 단자에 연결되며, 상기 제1 OR 게이트의 출력 신호를 입력받아 채널의 상승 시간을 조정하기 위한 신호를 상기 제1 NMOS 트랜지스터의 게이트 단자로 출력하는 제1 상승 전류 주 패스부;
    VDD에 연결된 동일한 복수개의 전류 패스부를 구비하고, 상기 크로스오버 전압 조정 수단으로부터 제1 상승 전류 패스 제어 신호를 입력받아 내장된 복수개의 전류 패스부가 단계적으로 온/오프되며, 상기 제1 CMOS 전송 게이트의 출력 단자에 연결되고, 상기 제1 OR 게이트의 출력 신호를 입력받아 채널의 상승 시간을 조정하기 위한 신호를 상기 제1 NMOS 트랜지스터의 게이트 단자로 출력하는 제1 상승 전류 보조 패스부; 및
    입력 단자는 접지되고, 출력 단자는 제1 상승 전류 주 패스부 및 제1 상승 전류 보조 패스부에 연결되며, 제1 OR 게이트에서 출력된 신호값을 제어 신호로 입력받는 제2 CMOS 전송 게이트
    를 포함하는 것을 특징으로 하는 크로스오버 전압 자동 조정 ＵＳＢ 송수신기.
  7. 제5항에 있어서, 제1 PMOS 구동 제어부는,
    출력 인에이블 신호를 입력받아 반전하여 출력하는 제3 인버터;
    상기 제3 인버터의 출력 신호 및 출력용 논리 단계 신호를 입력받아 NAND 연산을 수행한 후 출력하는 제1 NAND 게이트;
    상기 제1 NAND 게이트의 출력값을 입력받아 반전하여 출력하는 제4 인버터;
    입력 단자는 상기 제1 슬로프 제어 커패시터의 접지되지 않은 쪽과 연결되고, 제4 인버터에서 출력된 신호값을 제어 신호로 입력받는 제3 CMOS 전송 게이트;
    한 단자는 접지되고, 상기 제3 CMOS 전송 게이트의 출력 단자에 연결되며, 상기 제4 인버터의 출력 신호를 입력받아 채널의 하강 시간을 조정하기 위한 신호를 상기 제1 PMOS 트랜지스터의 게이트 단자로 출력하는 제1 하강 전류 주 패스부;
    한 단자는 접지된 동일한 복수개의 전류 패스부를 구비하고, 상기 크로스오버 전압 조정 수단으로부터 제1 하강 전류 패스 제어 신호를 입력받아 내장된 복수개의 전류 패스부가 단계적으로 온/오프되며, 상기 제3 CMOS 전송 게이트의 출력 단자에 연결되고, 상기 제4 인버터의 출력 신호를 입력받아 채널의 하강 시간을 조정하기 위한 신호를 상기 제1 PMOS 트랜지스터의 게이트 단자로 출력하는 제1 하강 전류 보조 패스부; 및
    입력 단자는 VDD에 연결되고, 출력 단자는 상기 제1 하강 전류 주 패스부 및 상기 제1 하강 전류 보조 패스부에 연결되며, 상기 제1 NAND 게이트에서 출력된 신호값을 제어 신호로 입력받는 제4 CMOS 전송 게이트
    를 포함하는 것을 특징으로 하는 크로스오버 전압 자동 조정 ＵＳＢ 송수신기.
  8. 제5항에 있어서, 제2 NMOS 구동 제어부는,
    출력 인에이블 신호 및 상기 제5 인버터에서 출력된 신호를 입력받아 OR 연산을 수행하여 출력하는 제2 OR 게이트;
    상기 제2 OR 게이트에서 출력된 신호의 반전된 값을 제어 신호로 입력받는 제5 CMOS 전송 게이트;
    VDD에 연결되고, 상기 제5 CMOS 전송 게이트의 출력 단자에 연결되며, 상기 제2 OR 게이트의 출력 신호를 입력받아 채널의 상승 시간을 조정하기 위한 신호를 상기 제2 NMOS 트랜지스터의 게이트 단자로 출력하는 제2 상승 전류 주 패스부;
    VDD에 연결된 동일한 복수개의 전류 패스부를 구비하고, 상기 크로스오버 전압 조정 수단으로부터 제2 상승 전류 패스 제어 신호를 입력받아 내장된 복수개의 전류 패스부가 단계적으로 온/오프되며, 상기 제5 CMOS 전송 게이트의 출력 단자에 연결되고, 상기 제2 OR 게이트의 출력 신호를 입력받아 채널의 상승 시간을 조정하기 위한 신호를 상기 제2 NMOS 트랜지스터의 게이트 단자로 출력하는 제1 상승 전류 보조 패스부; 및
    입력 단자는 접지되고, 출력 단자는 상기 제2 상승 전류 주 패스부 및 상기 제2 상승 전류 보조 패스부에 연결되며, 상기 제2 OR 게이트에서 출력된 신호값을 제어 신호로 입력받는 제6 CMOS 전송 게이트
    를 포함하는 것을 특징으로 하는 크로스오버 전압 자동 조정 ＵＳＢ 송수신기.
  9. 제5항에 있어서, 제2 PMOS 구동 제어부는,
    출력 인에이블 신호를 입력받아 반전하여 출력하는 제5 인버터;
    상기 제5 인버터의 출력 신호 및 출력용 논리 단계 신호를 입력받아 NAND 연산을 수행한 후 출력하는 제2 NAND 게이트;
    상기 제2 NAND 게이트의 출력값을 입력받아 반전하여 출력하는 제6 인버터;
    입력 단자는 상기 제2 슬로프 제어 커패시터의 접지되지 않은 쪽과 연결되고, 상기 제6 인버터에서 출력된 신호값을 제어 신호로 입력받는 제7 CMOS 전송 게이트;
    한 단자는 접지되고, 상기 제7 CMOS 전송 게이트의 출력 단자에 연결되며, 상기 제6 인버터의 출력 신호를 입력받아 채널의 하강 시간을 조정하기 위한 신호를 상기 제2 PMOS 트랜지스터의 게이트 단자로 출력하는 제2 하강 전류 주 패스부;
    한 단자는 접지된 동일한 복수개의 전류 패스부를 구비하고, 상기 크로스오버 전압 조정 수단으로부터 제2 하강 전류 패스 제어 신호를 입력받아 내장된 복수개의 전류 패스부가 단계적으로 온/오프되며, 상기 제7 CMOS 전송 게이트의 출력 단자에 연결되고, 상기 제6 인버터의 출력 신호를 입력받아 채널의 하강 시간을 조정하기 위한 신호를 상기 제2 PMOS 트랜지스터의 게이트 단자로 출력하는 제2 하강 전류 보조 패스부; 및
    입력 단자는 VDD에 연결되고, 출력 단자는 상기 제2 하강 전류 주 패스부 및 상기 제2 하강 전류 보조 패스부에 연결되며, 상기 제2 NAND 게이트에서 출력된 신호값을 제어 신호로 입력받는 제8 CMOS 전송 게이트
    를 포함하는 것을 특징으로 하는 크로스오버 전압 자동 조정 ＵＳＢ 송수신기.
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