CN107430876B - 高速字线解码器和电平移位器 - Google Patents

Abstract

提供了包括将地址解码成多个经解码信号以用于从多个字线中选择要被断言的字线的行解码器的存储器。每一字线通过处理经解码信号的解码器电平移位器来驱动。每一解码器电平移位器对应于经解码信号的唯一性组合。行解码器处于逻辑功率域中，使得经解码信号被断言到逻辑供电电压。在解码器电平移位器的唯一性的经解码信号组合由行解码器断言时，解码器电平移位器用存储器功率域的存储器供电电压来驱动对应的字线。

Description

高速字线解码器和电平移位器

相关申请的交叉引用

本申请要求2016年3月15日提交的美国专利申请No.15/070,963和2015年3月16日提交的美国临时申请No.62/133,840的权益，它们出于所有目的通过引用整体纳入于此。

技术领域

本申请涉及存储器，且更具体地涉及用于驱动字线的高速电平解码器和电平移位器。

背景

随着半导体技术前进到深亚微米时代，呼应于晶体管尺寸的按比例减小，电源电压被按比例降低。例如，现在使用由亚1伏的供电电压来供电的晶体管来制造微处理器。但这些现代系统可能需要与在较高电压域中操作的嵌入式存储器对接。为了节省功率，用于存储器中的字线驱动的地址解码发生在低电压域。所得的经解码字线信号随后必须被电平上移位到存储器的高电压域中使用的高供电电压以驱动所选字线。常规电平移位器100在图1中示出，它可执行输入信号(IN)和用于字线驱动信号的输出信号(OUT)之间的电压电平移位。

输入信号驱动NMOS晶体管MN1的栅极。如果输入信号为低(接地或VSS)，则晶体管MN1关断，从而允许节点N1相对于接地浮置。输入信号还驱动倒相器INV，倒相器INV产生经倒相输入信号，经倒相输入信号进而驱动NMOS晶体管MN2的栅极。倒相器INV由提供低电压域供电电压VDDL的供电节点供电。因而，在输入信号为低时，倒相器INV将晶体管MN2的栅极充电至VDDL，这导通晶体管MN2以将节点N2拉至接地。

节点N2耦合到PMOS晶体管MP1的栅极，晶体管MP1使其漏极耦合至节点N1。晶体管MP1与PMOS晶体管MP2交叉耦合。输入信号还驱动与晶体管MP1串联的PMOS晶体管MP3的栅极。在输入信号为低时，晶体管MP3和MP1两者将导通，这将节点N1充电至高电压域供电电压VDDH。节点N1驱动耦合到节点N2的晶体管MP2的栅极。晶体管MP2因而在输入信号为低时将关断。使其栅极由经倒相输入信号来驱动的另一PMOS晶体管MP4与晶体管MP3串联。

响应于输入信号切换变高至VDDL，晶体管MN1将导通且晶体管MN2将关断。输出节点N2(在输入信号为低时其已被放电)随后必然浮置，直至晶体管MP2可被导通。进而，晶体管MP2不能导通，直至晶体管MN1可使节点N1放电。然而，晶体管MP1仍然暂时导通并尝试保持节点N1充电，这因而对抗晶体管MN1对节点N1的放电。晶体管MP3只是弱导通，因为VDDL实效上是相对于VDDH而言的弱零。晶体管MP3因而通过约束去往晶体管MP1的电荷流来在使节点N1放电方面辅助晶体管MN1。一旦节点N1被放电，晶体管MP2将导通。因为晶体管MP4由于经倒相输入信号被驱动为低而已经导通，所以晶体管MP2的导通将把输出信号充电至VDDH。在经倒相信号响应于输入信号转变为低而被驱动至VDDL时，晶体管MN2和MP2之间发生类似对抗。

电平移位器100中的NMOS和PMOS晶体管之间的这一相争由于NMOS/PMOS对抗期间招致的延迟而不利地影响存储器定时。在较高操作速度处，用于字线的这样的常规电平移位引入过多延迟。相应地，存在对在字线驱动信号从低电压域转变到高电压域时对字线驱动信号具有经改进电平移位速度的经改进存储器设计的需求。

概述

提供了包括根据由行解码器解码的地址来选择的多个字线的存储器。行解码器将地址解码成多个经解码信号。每一经解码信号对应于该地址内的对应比特群的解码。每一字线被指派经解码信号的唯一性组合或集合。行解码器对地址的解码将断言这些集合中的仅一个集合，这取决于哪个字线要被该地址选择。因而，在字线的经解码信号集被断言时，其余经解码信号集中没有一者将被断言。每一字线由用于确定其经解码信号集是否被断言的对应解码器电平移位器来驱动。如果该集合被断言，则解码器电平移位器将对应的字线驱动至存储器功率域的存储器供电电压。与之形成对比的是，行解码器处于由逻辑供电电压供电的逻辑功率域中。经解码信号因而被断言到逻辑供电电压，而非被断言到存储器供电电压。

为消除常规电平移位中相关于字线驱动的延迟和功率损耗，每一解码器电平移位器包括响应于该解码器电平移位器的经解码信号集全部被断言到逻辑供电电压来使字线驱动器节点放电的第一逻辑门(诸如NAND门)。存储器功率域倒相器响应于字线驱动器节点的放电来将字线驱动器节点电压倒相以将对应的字线驱动至存储器供电电压。第一逻辑门通过开关耦合到提供存储器供电电压的存储器供电节点。第二逻辑门(诸如NOR门)处理复位信号和字线驱动器节点电压以控制开关。复位信号可包括该集合中的经解码信号中用于该解码器电平移位器的那个经解码信号的补信号。复位信号因而在该集合中的所有经解码信号被断言时被放电。响应于字线驱动器节点电压的放电和复位信号，第二逻辑门关断该开关。相反，第二逻辑门响应于复位信号被断言且经解码信号集被解除断言至接地来驱动该开关导通。第一和第二逻辑门的组合造成改进相当大的存储器操作速度和降低的功耗。例如，在解码器电平移位器断言其字线时没有PMOS/NMOS对抗。与之形成对比的是，用于字线的常规电平移位器在其断言它的字线时将招致这样的PMOS/NMOS对抗。

可参考对示例实施例的以下详细描述更好地领会这些以及附加的有利特征。

附图简要说明

图1是常规字线电平移位器的电路图。

图2A是根据本公开的一方面的存储器的框图。

图2B是根据本公开的一方面的图2A的存储器中的解码器电平移位器的示意图。

图3是根据本公开的一方面的图2B的解码器电平移位器的更详细示意图。

图4是根据本公开的一方面的包括解码器电平移位器的存储器的操作方法的流程图。

本公开的各实施例及其优点通过参考以下详细描述而被最好地理解。应当领会，相同参考标记被用来标识在一个或多个附图中所解说的相同元件。

详细描述

提供了也充当电平移位器的字线解码器以提高存储器操作速度。图2A中示出了包括多个字线(WL)的示例性存储器200。在存储器200中，存在范围从第一字线(WL-1)到最终字线(WL-256)的两百五十六条字线。然而，将领会，在替换实现中，字线的数目可大于或小于256。8比特地址203因而足够用于选择这256条字线中的任一者。地址203范围从第一地址比特A1到最后地址比特A8。逻辑功率域行解码器202解码地址203。逻辑功率域由逻辑供电电压VDDL供电。行解码器202因而耦合到供应逻辑供电电压VDDL的逻辑域供电节点。与行解码器202相反，多个解码器电平移位器201处于由异于逻辑供电电压VDDL的存储器供电电压VDDH供电的存储器功率域内。一般而言，逻辑供电电压VDDL和存储器供电电压VDDH的相对电平将取决于包括存储器200的集成电路的操作模式。

要是逻辑功率域处于高功率模式而存储器功率域处于低功率操作模式中，则逻辑供电电压VDDL就可高于存储器供电电压。相反，要是逻辑功率域处于待机或低功率操作模式中，则存储器供电电压VDDH可高于逻辑供电电压VDDL。一般而言，逻辑供电电压VDDL通常低于存储器供电电压VDDH，所以以下讨论将假定存储器供电电压VDDH的确大于逻辑供电电压VDDL。然而，将领会，本文公开的电平移位也适用于相对于驱动字线在振幅上的电平下移位。

对于相对宽的地址(诸如地址203)的解码，将整个地址解码成个体地对应于每一字线的单个经解码信号是相当低效的。换言之，可以设想，行解码器202可将地址比特203解码成两百五十六个不同经解码信号，以使得经解码信号在一对一的基础上与字线相对应。但这样的宽解码将是缓慢且低效的。因而，行解码器202被配置成将地址比特的子集解码成多个对应的经解码信号。在存储器200中，解码器202被配置成将三个地址比特(例如，地址比特A1、A2和A3)解码成范围从ra-1到ra-8的ra经解码信号。类似地，解码器202被配置成将另三个地址比特(例如，地址比特A4、A5和A6)解码成范围从rb-1到rb-8的rb经解码信号(未解说)。最后，解码器202被配置成将剩余两个地址比特(诸如地址比特A7和A8)解码成范围从rc-1到rc-4的rc经解码信号。

解码器202因而可被认为包括并行运行的三个不同解码器。解码器202中的第一3比特解码器(未解说)产生对应的经解码信号ra-1到ra-8(ra信号)。解码器202中的第二3比特解码器产生对应的经解码信号rb-1到rb-8(rb信号)。最后，解码器202中的2比特解码器产生对应的经解码信号rc-1到rc-4(rc信号)。对于经解码信号，每一字线具有其自己的对应解码器电平移位器201。因而存在与该两百五十六条字线相对应的两百五十六个解码器电平移位器201。在其中比特单元被安排成排的实现中，一个解码器电平移位器201可对应于字线对，诸如右字线和左字线。但在每一排内，字线与解码器电平移位器的对应关系是一对一的，诸如针对存储器200示出的。

因为存在256个解码器电平移位器201，所以存在针对每一经解码ra信号的256/8＝32个解码器电平移位器。一群32个解码器电平移位器201因而将接收到经解码ra-1信号。另一群32个解码器电平移位器201将接收到经解码ra-2信号，依此类推，使得最后一群32个解码器电平移位器201将接收到经解码ra-8信号。可对于经解码rb信号作出解码器电平移位器201的类似编群。对于经解码rc信号，由于rc信号得自解码两个地址比特这一事实，将只存在四群解码器电平移位器201。结果是每一解码器电平移位器201接收到其自己的唯一性经解码信号集ra、rb以及rc。

在所得的经解码ra、rb和rc信号的分布中，注意，就像存在解码器电平移位器201与其对应的字线之间存在一对一对应关系那样，经解码信号的任何给定实例化与解码器电平移位器201之间也存在一对一对应关系。例如，只有一个解码器电平移位器201接收到经解码ra-1、rb-1和rc-1信号集。对于所有其余解码器电平移位器201，经解码信号中至少一者将有所不同。例如，另一解码器电平移位器(未解说)可接收到经解码信号ra-1和rc-1而不可接收到经解码信号rb-1。取而代之的是，该另一解码器电平移位器将必须接收其余经解码信号rb-2到rb-8中的一者。以此方式，每一解码器电平移位器201接收经解码信号的唯一性组合或集合，以使得地址信号203可唯一性地标识每一字线。

与存储器200形成对比的是，常规存储器将藉由逻辑功率域解码器(诸如AND(与)门)来替换每一解码器电平移位器201。就此而言，行解码器202用于断言针对所选字线的每一经解码信号。例如，行解码器202将经解码信号ra-1、rb-1和rc-1中的每一者断言为逻辑供电电压VDDL以选择字线WL-1。常规VDDL供电的AND门随后将响应于接收到所断言的经解码信号集来将其输出驱动为高。这一AND门输出随后将需要被电平移位到VDDH以用于存储器功率域，诸如通过参考图1讨论的电平移位器100来被电平移位。但如先前讨论的，这一常规电平移位很缓慢并且消耗过量功率。与之形成对比的是，解码器电平移位器201更快且消耗较少功率。

为提供这些有利特征，每一解码器电平移位器201可如图2B所示地实现。第一逻辑门(诸如NAND门205)处理指派给特定解码器电平移位器201的经解码ra、rb和rc信号集。经解码信号ra、rb和rc的集合表示这些经解码信号的256个不同实例化之一。注意，对于任何个体的经解码信号(诸如，ra、rb或rc)，解码是已完成的。例如，存储器200(图2A)中的行解码器202解码三个地址比特以断言经解码信号ra-1到ra-8之一。对于适当的经解码信号ra的断言而言，没有进一步解码要完成。但每一解码器电平移位器201用于确定在其集合中的每一经解码信号ra、rb和rc是否被断言。所以，这一处理阶段是针对该群经解码信号ra、rb和rc。行解码器202因而可被认为执行个体解码，而每一解码器电平移位器201执行群解码或处理。

对于这一群解码，NAND门205将使得NAND输出节点206(字线驱动器节点)上携带的NAND输出信号放电——如果其集合中的每一经解码信号ra、rb和rc被断言(由行解码器202充电至逻辑供电电压VDDL)的话。在经解码信号集ra、rb和rc全部被断言时，存储器功率域倒相器210使NAND输出信号倒相以将字线225充电变高至存储器供电电压VDDH。NAND门205通过开关(诸如PMOS晶体管P1)耦合到供应存储器供电电压VDDH的存储器域供电节点。晶体管P1的源极耦合到存储器域供电节点，而其漏极耦合到NAND门205的供电输入节点。第二逻辑门(诸如NOR门215)响应于处理NAND输出信号和复位信号来控制晶体管P1导通还是非导通。将复位信号形成为经解码信号之一的补信号(诸如rb的补集(rb))是方便的。就此而言，注意行解码器202在字线断言时段之后使经解码信号复位。具体而言，行解码器202在读或写操作期间解码地址203并断言恰适的经解码信号达字线断言时段。在字线断言时段结束之后，行解码器202随后将所有经解码信号复位回它们的默认零(经放电值)，以使得字线被解除断言(放电至接地)。因而，经解码信号中的哪一者被选择作为复位信号是没有关系的，因为字线的集合中的所有经解码信号ra、rb和rc都将在字线断言之后被复位成零。

NOR门215处理复位信号和NAND输出信号以在NOR输出节点211处产生驱动晶体管P1的栅极的反馈信号。在该集合中的经解码信号ra、rb和rc中的每一者被断言时，复位信号将连同NAND输出信号一起为低。NOR门215随后将反馈信号断言至存储器供电电压VDDH，因为NOR门215处于存储器功率域内。晶体管P1藉由反馈信号的断言而被完全关断以将NAND门205与存储器供电电压VDDH隔离开。

NAND门205可如图3中所示地实现。NAND输出节点206通过PMOS晶体管P2耦合至晶体管P1的漏极，PMOS晶体管P2与PMOS晶体管P3和PMOS晶体管P4并联地布置。晶体管P2、P3和P4的源极形成用于NAND门205的供电输入节点。经解码信号ra驱动晶体管P2的栅极。类似地，经解码信号rb驱动晶体管P3的栅极，而经解码信号rc驱动晶体管P4的栅极。NAND输出节点206通过n个NMOS晶体管M1、NMOS晶体管M2、和NMOS晶体管M3的串联阵列耦合至接地。经解码信号ra驱动晶体管M1的栅极。类似地，经解码信号rb驱动晶体管M2的栅极，而经解码信号rc驱动晶体管M3的栅极。注意，经解码信号ra、rb和rc是只被断言到VDDL供电电压的逻辑域信号。要是它们的源极直接耦合到供电节点，则在经解码信号ra、rb和rc全部被断言到逻辑供电电压VDDL时，存储器功率域晶体管P1、P2、P3将全部弱导通。晶体管P2、P3和P4随后可在NAND输出节点206的放电期间与晶体管M1、M2和M3相争，这浪费功率并减缓操作速度。在NAND输出节点206的放电期间通过关断晶体管P1将晶体管P2、P3和P4与存储器供电电压VDDH隔离开因而对于节省功率并提高存储器操作速度而言相当有利。

一般而言，并联布置的PMOS晶体管(诸如NAND门205中的P2、P3和P4)的数目取决于经解码信号的数目，这进而间接取决于地址信号203(图1)的宽度。类似地，串联布置的NMOS晶体管(诸如M1、M2和M3)的数目也取决于经解码信号的数目且因而取决于地址信号203的宽度，这进而取决于存储器200内的字线的数目。在具有N(N是多整数)个经解码信号的实施例中，NAND门205随后可包括并联布置在NAND输出节点206与晶体管P1的漏极之间的N个PMOS晶体管。这N个PMOS晶体管在一对一的基础上与用于解码器电平移位器201的经解码信号集中的经解码信号相对应。每一经解码信号驱动其对应PMOS晶体管的栅极。类似地，同一实施例将包括并联布置在NAND输出节点206与接地之间的N个NMOS晶体管。这N个NMOS晶体管将在一对一的基础上与经解码信号相对应，以使得该集合中的每一经解码信号驱动对应的NMOS晶体管的栅极。

NOR门215以与NAND门205相对于NAND输出节点206布置的方式相比互补的方式相对于NOR输出节点211来布置。具体而言，PMOS晶体管P5和PMOS晶体管P6串联地布置在提供存储器供电电压VDDH的存储器供电节点和NOR输出节点211之间。相反，NMOS晶体管M4和NMOS晶体管M5并联地布置在接地与NOR输出节点211之间。NAND输出信号驱动晶体管P6和M4的栅极。类似地，复位信号驱动晶体管P5和M5的栅极。在经解码信号ra、rb和rc被断言时，复位信号被放电至接地以关断晶体管M5并导通晶体管P5。晶体管M1、M2和M3将全部导通，以使得NAND输出信号被放电，这导通晶体管P6并关断晶体管M4。在晶体管P5和P6导通的情况下，在NOR输出节点211上携带的反馈信号被充电至存储器供电电压VDDH。如果逻辑供电电压VDDL充分低于存储器供电电压VDDH，则在经解码信号被全部断言时，晶体管P2、P3和P4将弱导通。但将反馈信号充电至VDDH供电电压使得晶体管P1关断，以使得晶体管P2、P3和P4就NAND输出信号的放电而言不能对抗晶体管M1、M2和M3。NOR门215与PMOS晶体管P1的组合可被认为构成用于响应于经解码信号中的一个经解码信号的复位将NAND门205与存储器供电电压VDDH隔离开的装置以及用于响应于经解码信号中的该一个经解码信号的断言将NAND门耦合至第二供电电压的装置。

倒相器210包括与NMOS晶体管M6串联的PMOS晶体管P7。晶体管P7和M6的漏极耦合至字线。NAND输出信号驱动晶体管P7和M6两者的栅极。在NAND输出信号被放电时，晶体管P7随后将字线充电至存储器供电电压VDDH，因为晶体管P7的源极被绑定到存储器域供电节点。在读或写操作完成之后，经解码信号随后被复位(放电至接地)。复位信号随后将被断言以导通晶体管M5，这使反馈信号放电以导通晶体管P1。晶体管P2、P3和P4随后可将NAND输出信号充电至存储器供电电压VDDH。晶体管M6响应于NAND输出信号的断言而被导通以相应地使字线放电。

与对每一字线使用常规群解码器并继以常规电平移位器(诸如电平移位器100)相比，所得的解码器电平移位器201相当有利。具体而言，在解码器电平移位器201中没有NMOS/PMOS对抗，所以相对于使用常规电平移位器100而言，存储器操作速度有利地提高。另外，这一经提高的操作速度伴有功率节省的增加，因为消除NMOS/PMOS对抗就消除了相关联的瞬时短路(crowbar)电流放电。现在将讨论包括解码器电平移位器的存储器的操作方法。

图4是根据本公开的一方面的用于解码器电平移位器的操作的示例方法的流程图。动作400在由第一供电电压供电的第一功率域中执行且包括解码第一地址信号以将多个经解码信号断言到第一供电电压。由行解码器202解码地址203以产生经解码信号ra、rb和rc是动作400的示例。该方法还包括在由大于第一供电电压的第二供电电压供电的第二功率域中执行的动作405且包括响应于经解码信号的断言使字线驱动器节点放电，而同时断开开关以将字线驱动器节点与提供第二供电电压的供电节点隔离开。在晶体管P1被关断之时NAND输出节点206的放电是动作405的示例。该方法还包括响应于字线驱动器节点的放电的动作410且包括在第二功率域中将字线的电压充电至第二供电电压。字线255的断言是动作410的示例。最后，该方法包括响应于经解码信号中的至少一者的放电的动作415且包括闭合开关并将字线驱动器节点充电至供电节点。在晶体管P1导通之时NAND输出节点206的充电是动作415的示例。

如本领域普通技术人员至此将领会的并取决于手头的具体应用，可以在本公开的设备的材料、装置、配置和使用方法上做出许多修改、替换和变化而不会脱离本公开的精神和范围。有鉴于此，本公开的范围不应当被限定于本文所解说和描述的特定实施例(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等同方案完全相当。

Claims (19)

1.一种电路，包括：

第一逻辑门，其配置成响应于第一多个经解码信号被断言到第一供电电压而使字线驱动器节点放电；

字线；

由第二供电电压供电的倒相器，其中所述倒相器被配置成将所述字线驱动器节点的电压倒相成用于所述字线的字线电压；

开关，所述开关耦合在所述第一逻辑门的供电输入节点与所述第二供电电压的供电节点之间；以及

第二逻辑门，其被配置成响应于所述字线驱动器节点的放电和所述第一多个经解码信号中的经解码信号之一的补信号的放电来关断所述开关，其中所述第二供电电压大于所述第一供电电压。

2.如权利要求1所述的电路，其特征在于，所述第一逻辑门包括NAND门。

3.如权利要求2所述的电路，其特征在于，所述NAND门包括与所述第一多个经解码信号相对应的第一多个PMOS晶体管，其中所述第一多个PMOS晶体管中的每一PMOS晶体管包括耦合到所述供电输入节点的源极、耦合到所述字线驱动器节点的漏极以及由对应的经解码信号驱动的栅极。

4.如权利要求3所述的电路，其特征在于，所述NAND门进一步包括与所述第一多个经解码信号相对应的第一多个NMOS晶体管，其中所述第一多个NMOS晶体管被串联地布置在所述字线驱动器节点和接地之间，并且其中所述第一多个NMOS晶体管中的每一NMOS晶体管具有由对应的经解码信号驱动的栅极。

5.如权利要求1所述的电路，其特征在于，所述第二逻辑门包括由所述第二供电电压供电的NOR门。

6.如权利要求5所述的电路，其特征在于，所述开关包括具有耦合到所述供电节点的源极和耦合到所述供电输入节点的漏极的第一PMOS晶体管，并且其中所述NOR门的输出耦合到所述第一PMOS晶体管的栅极。

7.如权利要求6所述的电路，其特征在于，所述NOR门包括与第三PMOS晶体管串联的第二PMOS晶体管，所述第二PMOS晶体管具有耦合到所述供电节点的源极和耦合到所述第三PMOS晶体管的源极的漏极以及配置成由所述经解码信号之一的补信号来驱动的栅极，所述第三PMOS晶体管具有耦合到所述NOR门的输出的漏极和耦合到所述字线驱动器节点的栅极。

8.如权利要求7所述的电路，其特征在于，所述NOR门进一步包括具有耦合到接地的源极并具有耦合到所述字线驱动器节点的栅极且具有耦合到所述NOR门的输出的漏极的第一NMOS晶体管，并且其中所述NOR门进一步包括具有耦合到接地的源极且具有耦合到所述NOR门的输出的漏极以及具有配置成由所述经解码信号之一的补信号来驱动的栅极的第二NMOS晶体管。

9.如权利要求1所述的电路，其特征在于，进一步包括：

配置成解码多个地址信号以提供所述第一多个经解码信号的行解码器。

10.如权利要求9所述的电路，其特征在于，所述行解码器被进一步配置成将所述多个地址信号解码成多个经解码信号集，并且其中所述第一多个经解码信号包括来自所述多个经解码信号集中的每一经解码信号集的一个经解码信号。

11.一种用于存储器的方法，包括：

在由第一供电电压供电的第一功率域中，解码地址信号以将多个经解码信号断言到所述第一供电电压；

在由第二供电电压供电的第二功率域中，响应于所述多个经解码信号的断言来使字线驱动器节点放电，而同时断开开关以将所述字线驱动器节点与提供所述第二供电电压的供电节点隔离开；

响应于所述字线驱动器节点的放电，在所述第二功率域中将字线的电压充电至所述第二供电电压；以及

响应于所述多个经解码信号中的经解码信号中的至少一者的放电，闭合所述开关并将所述字线驱动器节点充电至所述第二供电电压，其中所述第二供电电压大于所述第一供电电压。

12.如权利要求11所述的方法，其特征在于，进一步包括响应于所述字线驱动器节点充电至所述第二供电电压来使所述字线放电。

13.如权利要求11所述的方法，其特征在于，进一步包括在由所述第二供电电压供电的NOR门中对所述经解码信号中的所述一者的补信号与所述字线驱动器节点的电压进行异或，以产生NOR门输出信号，并且其中所述开关的闭合是响应于所述NOR门输出信号的放电的。

14.如权利要求13所述的方法，其特征在于，所述开关的断开是响应于所述NOR门输出信号充电至所述第二供电电压的。

15.如权利要求11所述的方法，其特征在于，进一步包括在通过所述开关供电的NAND门中对多个经解码信号进行与非以产生NAND门输出信号，所述NAND门输出信号控制所述字线驱动器节点的电压，其中将所述字线驱动器节点充电至所述第二供电电压包括将所述NAND门输出信号驱动至所述第二供电电压。

16.如权利要求15所述的方法，其特征在于，使所述字线驱动器节点放电包括使所述NAND门输出信号放电。

17.一种存储器，包括：

配置成解码多个地址信号以产生多个经解码信号的行解码器，其中所述行解码器处于由第一供电电压供电的第一功率域中；

配置成对所述多个经解码信号进行与非以产生NAND门输出信号的NAND门，其中所述NAND门处于由第二供电电压供电的第二功率域中，其中所述第二供电电压大于所述第一供电电压；

用于响应于所述多个经解码信号中的经解码信号中的一者的复位来将所述NAND门与所述第二供电电压隔离开以及用于响应于所述经解码信号中的所述一者的断言将所述NAND门耦合到所述第二供电电压的装置，

字线；以及

配置成响应于所述NAND门输出信号的放电来将所述字线的电压断言到所述第二供电电压的字线驱动器。

18.如权利要求17所述的存储器，其特征在于，所述字线驱动器包括由所述第二供电电压供电的倒相器。

19.如权利要求17所述的存储器，其特征在于，所述装置包括NOR门和开关晶体管。

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