KR101956615B1

KR101956615B1 - 고속 워드 라인 디코더 및 레벨-시프터

Info

Publication number: KR101956615B1
Application number: KR1020177025630A
Authority: KR
Inventors: 철민 정; 포-헝 첸; 데이비드 리; 세이 성 윤
Original assignee: 퀄컴 인코포레이티드
Priority date: 2015-03-16
Filing date: 2016-03-16
Publication date: 2019-03-11
Also published as: CN107430876B; JP6352552B2; US20160276005A1; JP2018513520A; WO2016149333A1; EP3271919A1; US9940987B2; KR20170128299A; EP3271919B1; CN107430876A

Abstract

복수의 워드 라인들로부터 어써팅될 워드 라인을 선택하기 위해 어드레스를 복수의 디코딩된 신호들로 디코딩하는 행 디코더를 포함하는 메모리가 제공된다. 각각의 워드 라인은 디코딩된 신호들을 프로세싱하는 디코더 레벨-시프터를 통해 구동된다. 각각의 디코더 레벨-시프터는 디코딩된 신호들의 고유의 조합에 대응한다. 행 디코더는, 디코딩된 신호들이 로직 파워 서플라이 전압으로 어써팅되도록, 로직 파워 도메인에 있다. 디코딩된 신호들의 디코더 레벨-시프터의 고유 조합이 행 디코더에 의해 어써팅될 때, 디코더 레벨-시프터는 메모리 파워 도메인에 대한 메모리 파워 서플라이 전압으로 대응하는 워드 라인을 구동시킨다.

Description

고속 워드 라인 디코더 및 레벨-시프터

[0001] 본 출원은, 2016년 3월 15일자로 출원된 미국 특허 출원 제15/070,963호, 및 2015년 3월 16일자로 출원된 미국 가특허 출원 제62/133,840호를 우선권으로 주장하며, 이로써 이 출원들은 모든 목적을 위해 그 전체가 인용에 의해 본 명세서에 포함된다.

[0002] 본 출원은 메모리들에 관한 것이며, 더욱 구체적으로는 워드 라인(word line)을 구동시키기 위한 고속 레벨 디코더(high-speed level decoder) 및 레벨-시프터(level-shifter)에 관한 것이다.

[0003] 반도체 기술이 깊은 서브미크론 체제(deep submicron regime)로 진보함에 따라, 파워 서플라이 전압(power supply voltage)은 트랜지스터 치수들의 스케일링과 맞물려 스케일링 다운된다. 예컨대, 마이크로프로세서들은 현재 1볼트 미만(sub-one volt)의 파워 서플라이 전압에 의해 전력공급되는 트랜지스터들로 제조된다. 그러나, 이러한 현대의 시스템들은 더 높은 전압 도메인에서 동작하는 임베디드 메모리들과 인터페이싱할 필요가 있을 수 있다. 전력을 절감하기 위해, 메모리들에서 구동하는 워드 라인에 대한 어드레스 디코딩은 로우-전압 도메인(low-voltage domain)에서 발생한다. 그 다음에, 결과로 나타나는 디코딩된 워드 라인 신호는 선택된 워드 라인을 구동시키기 위해 메모리들의 고전압 도메인에 사용된 높은 파워 서플라이 전압으로 레벨 상향 시프팅되어야만 한다. 종래의 레벨-시프터(100)는, 도 1에 도시되며, 워드 라인 구동 신호에 대한 입력 신호(IN)와 출력 신호(OUT) 사이에서 전압 레벨 시프트들을 수행할 수 있다.

[0004] 입력 신호는 NMOS 트랜지스터(MN1)의 게이트를 구동시킨다. 입력 신호가 로우(low)이면(접지 또는 VSS), 트랜지스터(MN1)는 스위치 오프되어, 노드(N1)가 접지에 대해 플로팅하도록 허용한다. 또한, 입력 신호는, 인버팅된 입력 신호를 생성하는 인버터(INV)를 구동시키며, 이는 결국 NMOS 트랜지스터(MN2)의 게이트를 구동시킨다. 인버터(INV)는 로우-전압-도메인 파워 서플라이 전압(VDDL)을 제공하는 파워 서플라이 노드에 의해 전력공급된다. 따라서, 인버터(INV)는, 입력 신호가 로우일 때, 트랜지스터(MN2)의 게이트를 VDDL까지 충전할 것이며, 이는 노드(N2)를 접지로 풀링하도록 트랜지스터(MN2)를 스위치 온한다.

[0005] 노드(N2)는, PMOS 트랜지스터(MP1)의 게이트에 커플링되고, PMOS 트랜지스터의 드레인은 노드(N1)에 커플링된다. 트랜지스터(MP1)는 PMOS 트랜지스터(MP2)와 크로스-커플링된다. 입력 신호는 또한 트랜지스터(MP1)와 직렬로 PMOS 트랜지스터(MP3)의 게이트를 구동시킨다. 입력 신호가 로우일 때, 트랜지스터들(MP3 및 MP1) 둘 다는 온(on)이 될 것이고, 이는 노드(N1)를 고전압-도메인 파워 서플라이 전압(VDDH)으로 충전한다. 노드(N1)는 노드(N2)에 커플링된 트랜지스터(MP2)의 게이트를 구동시킨다. 이에 따라, 트랜지스터(MP2)는, 입력 신호가 로우일 때 오프(off)일 것이다. 인버팅된 입력 신호에 의해 구동된 그의 게이트를 갖는 다른 PMOS 트랜지스터(MP4)는 트랜지스터(MP3)와 직렬이다.

[0006] 입력 신호가 VDDL에 대해 하이를 스위칭하는 것에 대한 응답으로, 트랜지스터(MN1)는 스위치 온할 것이며, 트랜지스터(MN2)는 스위치 오프할 것이다. 그런 다음, 입력 신호가 로우였던 동안 방전되었던 출력 노드(N2)는, 트랜지스터(MP2)가 스위치 온될 수 있을때까지 플로팅해야만 한다. 차례로, 트랜지스터(MP2)는, 트랜지스터(MN1)가 노드(N1)를 방전할 수 있을 때까지, 스위치 온할 수 없다. 그러나, 트랜지스터(MP1)는 여전히 순간적으로 온 상태이고, 노드(N1)를 충전상태로 유지하려고 시도하며, 이는 결국 트랜지스터(MN1)가 노드(N1)를 방전시키려는 것과 싸운다. 트랜지스터(MP3)는 단지 약한 온 상태인데, 이는 VDDL이 VDDH에 대하여 효과적으로 약한 제로이기 때문이다. 따라서, 트랜지스터(MP3)는 트랜지스터(MP1)로의 전하의 흐름을 제한함으로써 노드(N1)를 방전하는 것과 관련하여 트랜지스터(MN1)를 보조한다. 노드(N1)가 방전되면, 트랜지스터(MP2)는 스위치 온될 것이다. 로우로 구동되는 인버팅된 입력 신호로 인해 트랜지스터(MP4)가 사전에 온 상태가 될 것이기 때문에, 트랜지스터(MP2)의 스위칭 온은 출력 신호를 VDDH로 충전시킬 것이다. 입력 신호가 로우로 전환하는 것에 대한 응답으로, 인버팅된 신호가 VDDL로 구동될 때, 트랜지스터들(MN2 및 MP2) 간에 유사한 스트러글(analogous struggle)이 발생한다.

[0007] 레벨-시프터(100)의 NMOS 트랜지스터와 PMOS 트랜지스터 사이의 이 싸움은 NMOS/PMOS 스트러글 동안 발생된 지연으로 인해 메모리 타이밍에 악영향을 미친다. 더 높은 동작 속도에서, 워드 라인에 대한 이러한 종래의 레벨 시프팅은 너무 많은 지연을 도입한다. 이에 따라, 워드 라인 구동 신호가 로우-전압 도메인으로부터 고전압 도메인으로 전환함에 따라 워드 라인 구동 신호에 대한 개선된 레벨 시프팅 속도들을 갖는 개선된 메모리 설계들에 대한 필요성이 존재한다.

[0008] 행 디코더(row decoder)에 의해 디코딩된 어드레스에 따라 선택된 복수의 워드 라인들을 포함하는 메모리가 제공된다. 행 디코더는 어드레스를 복수의 디코딩된 신호들로 디코딩한다. 각각의 디코딩된 신호는 어드레스 내에서 대응하는 그룹의 비트들의 디코딩에 해당한다. 각각의 워드 라인에는 디코딩된 신호들의 고유 조합 또는 세트가 할당된다. 행 디코더에 의한 어드레스의 디코딩은, 어느 워드 라인이 어드레스에 의해 선택되어야 하는지에 따라 세트들 중 오직 하나만 어써팅할 것이다. 따라서, 디코딩된 신호들의 워드 라인의 세트가 어써팅될 때, 디코딩된 신호들의 나머지 세트들 중 어느 것도 어써팅되지 않을 것이다. 각각의 워드 라인은, 디코딩된 신호들의 그의 세트가 어써팅될지 여부를 결정하도록 기능하는 대응 디코더 레벨-시프터에 의해 구동된다. 이 세트가 어써팅되는 경우, 디코더 레벨-시프터는 메모리 파워 도메인에 대한 메모리 파워 서플라이 전압으로 대응 워드 라인을 구동시킨다. 대조적으로, 행 디코더는 로직 파워 서플라이 전압에 의해 전력공급되는 로직 파워 도메인 내에 있다. 따라서, 디코딩된 신호들은 메모리 파워 서플라이 전압에 어써팅되는 것과 반대로 로직 파워 서플라이 전압으로 어써팅된다.

[0009] 워드 라인들의 구동과 관련하여 종래의 레벨-시프팅에서의 지연 및 전력 손실을 제거하기 위해, 각각의 디코더 레벨-시프터는 로직 파워 서플라이 전압으로 모두 어써팅되는 디코더 레벨-시프터의 디코딩된 신호들의 세트에 응답하여 워드 라인 드라이버 노드를 방전시키는 NAND 게이트와 같은 제 1 로직 게이트를 포함한다. 메모리-전력-도메인 인버터는 워드 라인 드라이버 노드의 방전에 응답하여 대응 워드 라인을 메모리 파워 서플라이 전압으로 구동시키기 위해 워드 라인 드라이버 노드 전압을 인버팅한다. 제 1 로직 게이트는, 스위치를 통해, 메모리 파워 서플라이 전압을 공급하는 메모리 파워 서플라이 노드에 커플링한다. NOR 게이트와 같은 제 2 로직 게이트는 스위치를 제어하기 위해 리셋 신호 및 워드 라인 드라이버 노드 전압을 프로세싱한다. 리셋 신호는, 디코더 레벨-시프터에 대한 세트의 디코딩된 신호들 중 하나의 디코딩된 신호의 보수(complement)를 포함할 수 있다. 따라서, 리셋 신호는, 세트의 디코딩된 신호들이 모두 어써팅될 때 방전된다. 워드 라인 드라이버 노드 전압 및 리셋 신호의 방전에 대한 응답으로, 제 2 로직 게이트는 스위치를 셧 오프(shut off)한다. 반대로, 리셋 신호가 어써팅되고 그리고 디코딩된 신호들의 세트가 접지로 디-어써팅되는 것에 대한 응답으로, 제 2 로직 게이트는 스위치를 온으로 구동시킨다. 제 1 로직 게이트와 제 2 로직 게이트의 조합은 상당히 개선된 메모리 동작 속도 및 감소된 전력 소비를 유도한다. 예컨대, 디코더 레벨-시프터가 그의 워드 라인을 어써팅하는 경우, 어떠한 PMOS/NMOS 스트러글도 존재하지 않는다. 대조적으로, 워드 라인에 대한 종래의 레벨-시프터는 그러한 PMOS/NMOS 스트러글을 발생시킬 것인데, 이는 이것이 그의 워드 라인을 어써팅하기 때문이다.

[0010] 이러한 그리고 추가적인 유리한 특징들은 예시적인 실시예들의 이하의 상세한 설명과 관련하여 더 잘 이해될 수 있다.

[0011] 도 1은 종래의 워드-라인 레벨-시프터의 회로도이다.
[0012] 도 2a는 본 개시내용의 일 양상에 따른 메모리의 블록도이다.
[0013] 도 2b는, 본 개시내용의 일 양상에 따른, 도 2a의 메모리의 디코더 레벨-시프터에 대한 개략도이다.
[0014] 도 3은, 본 개시내용의 일 양상에 따른, 도 2b의 디코더 레벨-시프터에 대한 더욱 상세화된 개략도이다.
[0015] 도 4는 본 개시내용의 일 양상에 따른 디코더 레벨-시프터를 포함하는 메모리에 대한 동작의 방법에 대한 플로우차트이다.
[0016] 본 개시내용의 실시예들 및 그의 이점들은 이하의 상세한 설명을 참조함으로써 가장 잘 이해된다. 동일한 참조 번호들은 하나 또는 그 초과의 도면들에 예시된 동일한 엘리먼트들을 식별하는데 사용된다는 것을 이해해야 한다.

[0017] 메모리 동작 속도를 증가시키기 위해, 레벨-시프터로서 또한 기능하는 워드 라인 디코더가 제공된다. 복수의 워드 라인들(WL)을 포함하는 예시적인 메모리(200)가 도 2a에 도시된다. 메모리(200)에서, 제 1 워드 라인(WL-1)에서 최종 워드 라인(WL-256)까지 범위의 256개의 라인들이 존재한다. 그러나, 워드라인들의 수는 대안적인 구현들에서 256개보다 더 크거나 또는 그보다 더 작을 수 있음이 이해될 것이다. 따라서, 8-비트 어드레스(203)는 256개의 워드 라인들 중 임의의 하나를 선택하기에 충분하다. 어드레스(203)는 제 1 어드레스 비트(A1)에서 마지막 어드레스 비트(A8)까지 범위이다. 로직-전력-도메인 행 디코더(202)는 어드레스(203)를 디코딩한다. 로직 파워 도메인은 로직 파워 서플라이 전압(VDDL)에 의해 전력공급된다. 따라서, 행 디코더(202)는 로직 파워 서플라이 전압(VDDL)을 공급하는 로직 도메인 파워 서플라이 노드에 커플링된다. 행 디코더(202)와 대조적으로, 복수의 디코더 레벨-시프터들(201)은 로직 파워 서플라이 전압(VDDL)과는 별개의 메모리 파워 서플라이 전압(VDDH)에 의해 전력공급된 메모리 파워 도메인 내부에 있다. 일반적으로, 로직 파워 서플라이 전압(VDDL) 및 메모리 파워 서플라이 전압(VDDH)에 대한 상대적인 레벨들은 메모리(200)를 포함하는 집적 회로에 대한 동작의 모드에 의존할 것이다.

[0018] 로직 파워 도메인이 하이-전력 모드에 있어야 하는 반면 메모리 파워 도메인은 동작의 로우 전력 모드(low power mode)에 있다면, 로직 파워 서플라이 전압(VDDL)은 메모리 파워 서플라이 전압보다 더 높을 수 있다. 대조적으로, 로직 파워 도메인이 대기상태(stanby) 또는 동작의 로우 전력 모드에 있어야 한다면, 메모리 파워 서플라이 전압(VDDH)은 로직 파워 서플라이 전압(VDDL)보다 더 높을 수 있다. 일반적으로, 로직 파워 서플라이 전압(VDDL)은 통상적으로 메모리 파워 서플라이 전압(VDDH)보다 더 낮아서(lower), 이하의 논의는 메모리 파워 서플라이 전압(VDDH)이 로직 파워 서플라이 전압(VDDL)보다 사실상 더 크다고 가정할 것이다. 그러나, 본 명세서에 개시된 레벨-시프팅은 또한 워드 라인들을 구동시키는 것과 관련하여 진폭을 레벨 시프팅 다운하는데에도 적용가능하다는 것이 이해될 것이다.

[0019] 어드레스(203)와 같은 비교적 넓은 어드레스의 디코딩의 경우, 전체 어드레스를 각각의 워드 라인에 개별적으로 대응하는 단일 디코딩된 신호로 디코딩하는 것은 상당히 비효율적이다. 다시 말해서, 행 디코더(202)는, 디코딩된 신호들이 워드 라인들과 일-대-일로 대응하도록, 어드레스 비트들(203)을 256개의 상이한 디코딩된 신호들로 디코딩할 수 있는 것으로 생각할 수 있다. 그러나, 이러한 광범위한 디코딩은 느리고 비효율적일 수 있다. 따라서, 행 디코더(202)는 어드레스 비트들의 서브세트들을 복수의 대응 디코딩된 신호들로 디코딩하도록 구성된다. 메모리(200)에서, 디코더(202)는, 3개의 어드레스 비트들(예컨대, 어드레스 비트들(A1, A2, 및 A3))을 ra-1에서 ra-8까지 범위의 ra 디코딩된 신호로 디코딩하도록 구성된다. 유사하게, 디코더(202)는, 3개의 어드레스 비트들(예컨대, 어드레스 비트들(A4, A5, 및 A6))을 rb-1에서 rb-8까지(도시되지 않음) 범위의 rb 디코딩된 신호로 디코딩하도록 구성된다. 마지막으로, 디코더(202)는, 나머지 2개의 어드레스 비트들(이를테면, 어드레스 비트들(A7 및 A8))을 rc-1에서 rb-4까지(도시되지 않음) 범위의 rc 디코딩된 신호로 디코딩하도록 구성된다.

[0020] 따라서, 디코더(202)는 병렬로 구동하는 3개의 상이한 디코더들을 포함하는 것으로 간주될 수 있다. 디코더(202) 내의 제 1 3-비트 디코더(도시되지 않음)는 대응 디코딩된 신호들(ra-1 내지 ra-8)(ra 신호들)을 생성한다. 디코더(202) 내의 제 2 3-비트 디코더는 대응 디코딩된 신호들(rb-1 내지 rb-8)(rb 신호들)을 생성한다. 마지막으로, 디코더(202) 내의 2-비트 디코더는 대응 디코딩된 신호들(rc-1 내지 rc-4)(rc 신호들)을 생성한다. 디코딩된 신호들과 관련하여, 각각의 워드 라인은 그 자신의 대응 디코더 레벨-시프터(201)를 갖는다. 따라서, 256개의 워드 라인들에 대응하는 256개의 디코더 레벨-시프터들(201)이 존재한다. 비트 셀들이 뱅크들 내에 배열되는 구현들에서, 하나의 디코더 레벨-시프터(201)는 한 쌍의 워드 라인들, 이를테면, 우측 워드 라인 및 좌측 워드 라인에 대응할 수 있다. 그러나, 각각의 뱅크 내에서, 디코더 레벨-시프터들에 대한 워드 라인들의 대응은 메모리(200)에 대해 도시된 바와 같이 일-대-일이다.

[0021] 256개의 디코더 레벨-시프터들(201)이 존재하기 때문에, 각각의 디코딩된 ra 신호에 대한 256/8 = 32 개의 디코더 레벨-시프터들이 존재한다. 따라서, 32개의 디코더 레벨-시프터들(201)의 하나의 그룹은 디코딩된 ra-1 신호를 수신할 것이다. 32개의 디코더 레벨-시프터들(201)의 다른 그룹은 디코딩된 ra-2 신호를 수신하는 식이며, 32개의 디코더 레벨-시프터들(201)의 마지막 그룹은 디코딩된 ra-8 신호를 수신할 것이다. 디코딩된 rb 신호들에 대해서는 디코더 레벨-시프터들(201)의 유사한 그룹핑이 이루어진다. 디코딩된 rc 신호들과 관련하여, rc 신호들이 2개의 어드레스 비트들을 디코딩함으로써 초래된다는 사실로 인해, 디코더 레벨-시프터들(201)의 오직 4개의 그룹들만이 존재할 것이다. 그 결과, 각각의 디코더 레벨-시프터(201)는 디코딩된 신호들 ra, rb, 및 rc의 그 자신의 고유 세트를 수신한다.

[0022] 디코딩된 ra, rb 및 rc 신호들의 결과적인 분포에서, 디코더 레벨-시프터(201)와 그에 대응하는 워드 라인 사이에 일-대-일 대응이 존재하는 것처럼, 디코딩된 신호들의 임의의 주어진 인스턴스화와 디코더 레벨-시프터들(201) 사이에 일-대-일 대응이 또한 존재한다는 점에 주목한다. 예컨대, 디코딩된 ra-1, rb-1, 및 rc-1 신호들의 세트를 수신하는 단지 하나의 디코더 레벨-시프터(201)가 존재한다. 디코딩된 신호들 중 적어도 하나는 나머지 디코더 레벨-시프터들(201) 모두에 대해 상이할 것이다. 예컨대, 다른 디코더 레벨-시프터(도시되지 않음)는 디코딩된 신호 ra-1 및 rc-1을 수신할 수 있지만 디코딩된 신호 rb-1은 수신할 수 없다. 대신에, 이 다른 디코더 레벨-시프터는 나머지 디코딩된 신호들(rb-2 내지 rb-8) 중 하나를 수신해야만 할 것이다. 이런 방식으로, 각각의 디코더 레벨-시프터(201)는, 어드레스 신호(203)가 각각의 워드 라인을 고유하게 식별할 수 있도록, 디코딩된 신호들의 고유한 조합 또는 세트를 수신한다.

[0023] 메모리(200)와는 대조적으로, 종래의 메모리는 각각의 디코더 레벨-시프터(201)를 AND 게이트와 같은 로직-전력-도메인 디코더로 대체할 것이다. 이와 관련하여, 행 디코더(202)는 선택된 워드 라인에 대해 각각의 디코딩된 신호를 어써팅하는 기능을 한다. 예컨대, 행 디코더(202)는, 워드 라인(WL-1)을 선택하기 위해, 디코딩된 신호들 ra-1, rb-1 및 rc-1 각각을 로직 파워 서플라이 전압(VDDL)으로 어써팅할 것이다. 그후, 종래의 VDDL-전력공급된 AND 게이트는, 디코딩된 신호들의 어써팅된 세트를 수신하는 것에 대한 응답으로, 자신의 출력을 하이로 구동할 것이다. 다음으로, 이 AND 게이트 출력은, 예컨대, 도 1과 관련하여 논의된 레벨-시프터(100)에 의해서 메모리 파워 도메인에 대해 VDDH로 레벨-시프팅될 필요가 있을 것이다. 그러나, 이 종래의 레벨-시프팅은 이전에 논의된 바와 같이 느리고 과잉 전력을 소비한다. 대조적으로, 디코더 레벨-시프터들(201)은 더 빠르고 전력을 덜 소비한다.

[0024] 이러한 유리한 특징들을 제공하기 위해, 각각의 디코더 레벨-시프터(201)는 도 2b에 도시된 바와 같이 구현될 수 있다. NAND 게이트(205)와 같은 제 1 로직 게이트는, 특정 디코더 레벨-시프터(201)에 할당되는 ra, rb, 및 rc 신호들의 디코딩된 세트를 프로세싱한다. 디코딩된 신호들 ra, rb, 및 rc의 집합은, 이러한 디코딩된 신호들의 256개의 상이한 인스턴스화들 중 하나를 나타낸다. 임의의 개별적인 디코딩된 신호, 이를테면, ra, rb 또는 rc와 관련하여, 디코딩이 완료되었음에 주목한다. 예컨대, 메모리(200)의 행 디코더(202)(도 2a)는 디코딩된 신호들(ra-1 내지 ra-8) 중 하나를 어써팅하기 위해 3 어드레스 비트들을 디코딩한다. 적합하게 디코딩된 신호 ra의 어써션과 관련하여 수행되어야 하는 추가적인 디코딩은 존재하지 않는다. 그러나, 각각의 디코더 레벨-시프터(201)는, 그 세트 내의 각각의 디코딩된 신호 ra, rb, 및 rc가 어써팅될지 여부를 결정하는 기능을 한다. 그래서 이 프로세싱 스테이지는 디코딩된 신호들 ra, rb 및 rc의 그룹에 대한 것이다. 따라서, 행 디코더(202)는 개별적인 디코딩을 수행하는 것으로 고려될 수 있는 반면, 각각의 디코더 레벨-시프터(201)는 그룹 디코딩 또는 프로세싱을 수행한다.

[0025] 이 그룹 디코딩과 관련하여, 그 세트 내의 각각의 디코딩된 신호 ra, rb 및 rc가 어써팅되면(행 디코더(202)에 의해 로직 파워 서플라이 전압(VDDL)까지 충전되면), NAND 게이트(205)는 NAND 출력 노드(206)(워드 라인 드라이버 노드) 상에서 수행된 NAND 출력 신호를 방전시킬 것이다. 메모리-파워-도메인 인버터(210)는, 디코딩된 신호들 ra, rb 및 rc의 세트가 모두 어써팅될 때, NAND 출력 신호를 인버팅하여 워드 라인(225)을 메모리 파워 서플라이 전압(VDDH)으로 하이로 충전한다. NAND 게이트(205)는 PMOS 트랜지스터(P1)와 같은 스위치를 통해 메모리 파워 서플라이 전압(VDDH)을 공급하는 메모리 도메인 파워 서플라이 노드에 커플링된다. 트랜지스터(P1)의 소스가 메모리 도메인 파워 서플라이 노드에 커플링되는 반면, 그 드레인은 NAND 게이트(205)에 대한 파워 서플라이 입력 노드에 커플링된다. NOR 게이트(215)와 같은 제 2 로직 게이트는, 트랜지스터(P1)가 NAND 출력 신호 및 리셋 신호를 프로세싱하는 것에 응답하여 전도할지 또는 비-전도할지를 제어한다. 리셋 신호를, rb의 보수(

)와 같이, 디코딩된 신호들 중 하나의 디코딩된 신호의 보수로서 형성하는 것이 편리하다. 이와 관련하여, 행 디코더(202)는 워드 라인 어써션 기간 이후에 디코딩된 신호들을 리셋하는데 주목한다. 특히, 행 디코더(202)는, 어드레스(203)를 디코딩하고, 판독 또는 기록 동작 동안, 워드 라인 어써션 기간 동안 적합한 디코딩된 신호들을 어써팅한다. 워드 라인 어써션 기간이 종료된 후, 그후 워드 라인이 디-어써팅되도록(접지로 방전되도록) 행 디코더(202)는 디코딩된 신호들을 모두 그들의 디폴트 제로(방전된 값)로 리셋한다. 따라서, 워드 라인의 세트에서 디코딩된 신호들 ra, rb, 및 rc 모두가 워드 라인 어써션 이후에 제로로 리셋될 것이기 때문에, 디코딩된 신호들 중 어떤 신호가 리셋 신호로서 선택되는지는 중요하지 않다.

[0026] NOR 게이트(215)는, 트랜지스터(P1)의 게이트를 구동하는 NOR 출력 노드(211)에서 피드백 신호를 생성하기 위해 리셋 신호 및 NAND 출력 신호를 프로세싱한다. 세트의 디코딩된 신호들 ra, rb 및 rc 각각이 어써팅될 때, 리셋 신호는 NAND 출력 신호와 함께 로우가 될 것이다. 그후, NOR 게이트(215)가 메모리 파워 도메인 내부에 있기 때문에, NOR 게이트(215)는 피드백 신호를 메모리 파워 서플라이 전압(VDDH)으로 어써팅할 것이다. 트랜지스터(P1)는, 메모리 파워 서플라이 전압(VDDH)으로부터 NAND 게이트(205)를 절연시키기 위해 피드백 신호의 어써션에 의해 완전하게 턴 오프된다.

[0027] NAND 게이트(205)는 도 3에 도시된 바와 같이 구현된다. NAND 출력 노드(206)는 PMOS 트랜지스터(P3) 및 PMOS 트랜지스터(P4)와 병렬로 배열된 PMOS 트랜지스터(P2)를 통해 트랜지스터(P1)의 드레인에 커플링된다. 트랜지스터들(P2, P3, 및 P4)의 소스들은 NAND 게이트(205)에 대한 파워 서플라이 입력 노드를 형성한다. 디코딩된 신호 ra는 트랜지스터(P2)의 게이트를 구동시킨다. 유사하게, 디코딩된 신호 rb는 트랜지스터(P3)의 게이트를 구동시키는 반면, 디코딩된 신호 rc는 트랜지스터(P4)의 게이트를 구동시킨다. NAND 출력 노드(206)는 n개의 NMOS 트랜지스터들(M1), NMOS 트랜지스터(M2), 및 NMOS 트랜지스터(M3)의 직렬 어레이를 통해 접지에 커플링된다. 디코딩된 신호 ra는 트랜지스터(M1)의 게이트를 구동시킨다. 유사하게, 디코딩된 신호 rb는 트랜지스터(M2)의 게이트를 구동시키는 반면, 디코딩된 신호 rc는 트랜지스터(M3)의 게이트를 구동시킨다. 디코딩된 신호들 ra, rb, 및 rc는 단지 VDDL 파워 서플라이 전압으로 어써팅되는 로직 도메인 신호들임에 주목한다. 그 소스들이 파워 서플라이 노드에 직접 커플링되면, 디코딩된 신호들 ra, rb, 및 rc가 모두 로직 파워 서플라이 전압(VDDL)으로 어써팅될 때, 메모리-전력-도메인 트랜지스터들(P1, P2, P3) 모두는 약하게 온 상태가 될 것이다. 그후, 트랜지스터들(P2, P3, 및 P4)은 NAND 출력 노드(206)의 방전 동안 트랜지스터들(M1, M2, 및 M3)과 싸울 수 있는데, 이는 전력을 낭비하고 동작 속도를 느리게 한다. 따라서, 트랜지스터(P1)의 스위칭 오프에 의해 NAND 출력 노드(206)의 방전 동안 메모리 파워 서플라이 전압(VDDH)으로부터 트랜지스터들(P2, P3, 및 P4)을 절연시키는 것은 전력을 절감하고 메모리 동작 속도를 증가시키는 것과 관련하여 상당히 유리하다.

[0028] 일반적으로, NAND 게이트(205) 내의 P2, P3 및 P4와 같이 병렬-배열된 PMOS 트랜지스터들의 수는, 결국 어드레스 신호(203)의 폭에 간접적으로 의존하는 디코딩된 신호들의 수에 의존한다(도 1). 유사하게, M1, M2 및 M3과 같이 직렬-배열된 NMOS 트랜지스터들의 수는 또한, 디코딩된 신호들의 수, 그리고 이에 따라, 결국 메모리(200) 내의 워드 라인들의 수에 의존하는 어드레스 신호(203)의 폭에 의존한다. N개의 디코딩된 신호들을 갖는 실시예(N은 복수의 정수임)에서, NAND 게이트(205)는 NAND 출력 노드(206)와 트랜지스터(P1)의 드레인 사이에 병렬로 배열된 N개의 PMOS 트랜지스터들을 포함할 수 있다. N개의 PMOS 트랜지스터들은 디코더 레벨-시프터(201)에 대한 디코딩된 신호들의 세트에서 디코딩된 신호들과 일-대-일 단위(one-to-one basis)로 대응한다. 각각의 디코딩된 신호는 그 대응 PMOS 트랜지스터의 게이트를 구동시킨다. 유사하게, 동일한 실시예는 NAND 출력 노드(206)와 접지 사이에 병렬로 배열된 N개의 NMOS 트랜지스터들을 포함할 것이다. N개의 NMOS 트랜지스터들은, 세트 내 각각의 디코딩된 신호가 대응 NMOS 트랜지스터의 게이트를 구동시키도록, 디코딩된 신호들과 일-대-일 단위로 대응할 것이다.

[0029] NOR 게이트(215)는, NAND 게이트(205)가 NAND 출력 노드(206)에 대해 어떻게 배열되는지와 비교하여 상보적인 방식으로 NOR 출력 노드(211)에 대해 배열된다. 특히, PMOS 트랜지스터(P5) 및 PMOS 트랜지스터(P6)는, 메모리 파워 서플라이 전압(VDDH)을 공급하는 메모리 파워 서플라이 노드와 NOR 출력 노드(211) 사이에 직렬로 배열된다. 반대로, NMOS 트랜지스터(M4) 및 NMOS 트랜지스터(M5)는 접지와 NOR 출력 노드(211) 사이에 병렬로 배열된다. NAND 출력 신호는 트랜지스터들(P6 및 M4)의 게이트들을 구동시킨다. 유사하게, 리셋 신호는 트랜지스터들(P5 및 M5)의 게이트들을 구동시킨다. 디코딩된 신호들 ra, rb 및 rc가 어써팅되면, 리셋 신호는 트랜지스터(M5)를 셧 오프하고 트랜지스터(P5)를 스위치 온하기 위해 접지로 방전된다. 트랜지스터들(M1, M2 및 M3)은 모두 NAND 출력 신호가 방전되도록 도통할 것이며, 이는 트랜지스터(P6)를 스위치 온하고 트랜지스터(M4)를 셧 오프한다. 트랜지스터들(P5 및 P6)이 전도함에 따라, NOR 출력 노드(211)에 반송된 피드백 신호는 메모리 파워 서플라이 전압(VDDH)으로 충전된다. 로직 파워 서플라이 전압(VDDL)이 메모리 파워 서플라이 전압(VDDH)보다 충분히 더 낮으면(lower), 트랜지스터들(P2, P3, 및 P4)은 디코딩된 신호들 모두가 어써팅될 때 약하게 온 상태가 될 것이다. 그러나, 트랜지스터들(P2, P3 및 P4)이 NAND 출력 신호의 방전과 관련하여 트랜지스터들(M1, M2 및 M3)과 스트러글할 수 없도록, VDDH 파워 서플라이 전압으로의 피드백 신호의 충전은 트랜지스터(P1)를 스위치 오프한다. PMOS 트랜지스터(P1)와 NOR 게이트(215)의 조합은, 디코딩된 신호들 중 하나의 리셋에 응답하여 메모리 파워 서플라이 전압(VDDH)으로부터 NAND 게이트(205)를 절연시키고 그리고 디코딩된 신호들 중 하나의 어써션에 대한 응답하여 제 2 파워 서플라이 전압에 NAND 게이트를 커플링하기 위한 수단을 포함하는 것으로 간주될 수 있다.

[0030] 인버터(210)는 NMOS 트랜지스터(M6)와 직렬로 PMOS 트랜지스터(P7)를 포함한다. 트랜지스터들(P7 및 M6)에 대한 드레인들은 워드 라인에 커플링된다. NAND 출력 신호는 트랜지스터들(P7 및 M6) 둘 다의 게이트들을 구동시킨다. NAND 출력 신호가 방전되면, 그후 트랜지스터(P7)의 소스가 메모리-도메인 파워 서플라이 노드에 타잉되기 때문에, 트랜지스터(P7)는 워드 라인을 메모리 파워 서플라이 전압(VDDH)으로 충전할 것이다. 판독 또는 기록 동작이 완료된 이후에, 그후 디코딩된 신호들이 리셋된다(접지로 방전된다). 다음으로, 리셋 신호가 어써팅되어 트랜지스터(M5)를 스위치 온 할 것이며, 이는 피드백 신호를 방전시켜 트랜지스터(P1)를 스위치 온 한다. 그후, 트랜지스터들(P2, P3 및 P4)은 NAND 출력 신호를 메모리 파워 서플라이 전압(VDDH)으로 충전할 수 있다. 트랜지스터(M6)는, NAND 출력 신호의 어써션에 대한 응답하여 스위치 온되어, 이에 따라 워드 라인을 방전시킨다.

[0031] 결과로 나타나는 디코더 레벨-시프터(201)는, 각각의 워드 라인에 대한 종래의 그룹 디코더 이후에 레벨-시프터(100)와 같은 종래의 레벨-시프터를 사용하는 것과 비교하여 상당히 유리하다. 특히, 디코더 레벨-시프터(201)에 어떠한 NMOS/PMOS 스트러글도 존재하지 않기 때문에, 메모리 동작 속도는 종래의 레벨-시프터(100)의 사용과 관련하여 유리하게 증가된다. 이에 더해, NMOS/PMOS 스트러글의 제거가 크로바 전류(crowbar current)의 연관 방전을 제거함에 따라, 이러한 증가된 동작 속도에는 전력 절감의 증가가 동반된다. 디코더 레벨-시프터를 포함하는 메모리에 대한 동작의 방법이 이제 논의될 것이다.

[0032] 도 4는 본 개시내용의 일 양상에 따른 디코더 레벨-시프터에 대한 동작의 예시적인 방법에 대한 플로우차트이다. 동작(400)은, 제 1 파워 서플라이 전압에 의해 전력공급되는 제 1 파워 도메인에서 수행되고, 복수의 디코딩된 신호들을 제 1 파워 서플라이 전압으로 어써팅하기 위해 제 1 어드레스 신호를 디코딩하는 단계를 포함한다. 디코딩된 신호들 ra, rb, 및 rc를 생성하기 위해 행 디코더(202)에 의한 어드레스(203)의 디코딩은 동작(400)의 일 예이다. 이 방법은 또한, 제 1 파워 서플라이 전압보다 더 큰 제 2 파워 서플라이 전압에 의해 전력공급되는 제 2 파워 도메인에서 수행되는 동작(405)을 포함하는데, 이는 제 2 파워 서플라이 전압을 공급하는 파워 서플라이 노드로부터 워드 라인 드라이버 노드를 절연시키기 위해 스위치를 개방하면서, 디코딩된 신호들의 어써션에 응답하여 워드 라인 드라이버 노드를 방전시키는 단계를 포함한다. 트랜지스터(P1)가 스위치 오프되는 동안 NAND 출력 노드(206)의 방전은 동작(405)의 일 예이다. 이 방법은 또한 워드 라인 드라이버 노드의 방전에 응답하는 동작(410)을 포함하는데, 이는 제 2 파워 도메인의 워드 라인에 대한 전압을 제 2 파워 서플라이 전압으로 충전하는 단계를 포함한다. 워드 라인(225)의 어써션은 동작(410)의 일 예이다. 마지막으로, 방법은 디코딩된 신호들 중 적어도 하나의 방전에 응답하는 동작(415)을 포함하는데, 이는 스위치를 폐쇄하고, 워드 라인 드라이버 노드를 파워 서플라이 노드로 충전하는 단계를 포함한다. 트랜지스터(P1)가 전도하는 동안 NAND 출력 노드(206)의 충전은 동작(415)의 일 예이다.

[0033] 당업자들이 이제 인식하는 바와 같이 그리고 당면한(at hand) 특정 애플리케이션에 의존하여, 많은 변형들, 치환들 및 변동들이, 본 개시내용의 사상 및 범위를 벗어나지 않으면서, 본 개시내용의 재료들, 장치, 구성들 및 디바이스들의 사용 방법들에서 및 이들에 대해 이루어질 수 있다. 이러한 관점에서, 본 개시내용의 범위는, 본 명세서에 예시되고 설명된 특정한 실시예들의 범위로 제한되지 않아야 하며(왜냐하면 이러한 실시예들은 단지 본 개시내용의 몇몇 예들로서 주어지는 것이기 때문임), 오히려, 아래에 첨부된 청구항들 및 그들의 기능적인 등가물들의 범위와 완전히 동등해야 한다.

Claims

회로로서,
제 1 파워 서플라이 전압(first power supply voltage)으로의 제 1 복수의 디코딩된 신호들의 어써션(assertion)에 응답하여 워드 라인 드라이버 노드를 방전시키도록 구성된 제 1 로직 게이트;
워드 라인;
제 2 파워 서플라이 전압에 의해 전력공급되는 인버터 ― 상기 인버터는 상기 워드 라인 드라이버 노드의 전압을 상기 워드 라인에 대한 워드 라인 전압으로 인버팅하도록 구성됨 ―;
상기 제 1 로직 게이트에 대한 파워 서플라이 입력 노드와 상기 제 2 파워 서플라이 전압에 대한 파워 서플라이 노드 사이에 커플링된 스위치; 및
상기 워드 라인 드라이버 노드의 접지로의 방전 및 상기 제 1 복수의 디코딩된 신호들의 상기 디코딩된 신호들 중 하나의 보수(complement)의 접지로의 방전에 응답하여 상기 스위치를 스위치 오프하도록 구성된 제 2 로직 게이트를 포함하고,
상기 제 2 파워 서플라이 전압은 상기 제 1 파워 서플라이 전압보다 더 큰,
회로.
제 1 항에 있어서,
상기 제 1 로직 게이트는 NAND 게이트를 포함하는,
회로.
제 2 항에 있어서,
상기 NAND 게이트는 상기 제 1 복수의 디코딩된 신호들에 대응하는 제 1 복수의 PMOS 트랜지스터들을 포함하고,
상기 제 1 복수의 PMOS 트랜지스터들의 각각의 PMOS 트랜지스터는, 상기 파워 서플라이 입력 노드에 커플링된 소스, 상기 워드 라인 드라이버 노드에 커플링된 드레인, 및 대응하는 디코딩된 신호에 의해 구동되는 게이트를 포함하는,
회로.
제 3 항에 있어서,
상기 NAND 게이트는 상기 제 1 복수의 디코딩된 신호들에 대응하는 제 1 복수의 NMOS 트랜지스터들을 더 포함하고,
상기 제 1 복수의 NMOS 트랜지스터는 상기 워드 라인 드라이버 노드와 접지 사이에 직렬로 배열되며,
상기 제 1 복수의 NMOS 트랜지스터들의 각각의 NMOS 트랜지스터는 대응하는 디코딩된 신호에 의해 구동되는 게이트를 갖는,
회로.
제 1 항에 있어서,
상기 제 2 로직 게이트는 상기 제 2 파워 서플라이 전압에 의해 전력공급되는 NOR 게이트를 포함하는,
회로.
제 5 항에 있어서,
상기 스위치는, 상기 파워 서플라이 노드에 커플링된 소스 및 상기 파워 서플라이 입력 노드에 커플링된 드레인을 갖는 제 1 PMOS 트랜지스터를 포함하고,
상기 NOR 게이트의 출력은 상기 제 1 PMOS 트랜지스터의 게이트에 커플링되는,
회로.
제 6 항에 있어서,
상기 NOR 게이트는 제 3 PMOS 트랜지스터와 직렬인 제 2 PMOS 트랜지스터를 포함하고,
상기 제 2 PMOS 트랜지스터는 상기 파워 서플라이 노드에 커플링된 소스, 상기 제 3 PMOS 트랜지스터의 소스에 커플링된 드레인, 및 상기 디코딩된 신호들 중 하나의 보수에 의해 구동되도록 구성된 게이트를 갖고,
상기 제 3 PMOS 트랜지스터는 상기 NOR 게이트의 출력에 커플링된 드레인 및 상기 워드 라인 드라이버 노드에 커플링된 게이트를 갖는,
회로.
제 7 항에 있어서,
상기 NOR 게이트는, 접지에 커플링된 소스를 갖고 상기 워드 라인 드라이버 노드에 커플링된 게이트를 갖고 그리고 상기 NOR 게이트의 출력에 커플링된 드레인을 갖는 제 1 NMOS 트랜지스터를 더 포함하고,
상기 NOR 게이트는, 접지에 커플링된 소스를 갖고 상기 NOR 게이트의 출력에 커플링된 드레인을 갖고 그리고 상기 디코딩된 신호들 중 하나의 보수에 의해 구동되도록 구성된 게이트를 갖는 제 2 NMOS 트랜지스터를 더 포함하는,
회로.
제 1 항에 있어서,
상기 제 1 복수의 디코딩된 신호들을 제공하기 위해 복수의 어드레스 신호들을 디코딩하도록 구성된 행 디코더(row decoder)를 더 포함하는,
회로.
제 9 항에 있어서,
상기 행 디코더는 상기 복수의 어드레스 신호들을 복수의 세트들의 디코딩된 신호들로 디코딩하도록 추가로 구성되고,
상기 제 1 복수의 디코딩된 신호들은 상기 복수의 세트들의 디코딩된 신호들의 각각의 세트의 디코딩된 신호들로부터의 하나의 디코딩된 신호를 포함하는,
회로.
방법으로서,
제 1 파워 서플라이 전압에 의해 전력공급되는 제 1 파워 도메인에서, 복수의 디코딩된 신호들을 상기 제 1 파워 서플라이 전압으로 어써팅하기 위해 어드레스 신호를 디코딩하는 단계;
제 2 파워 서플라이 전압에 의해 전력공급되는 제 2 파워 도메인에서, 상기 제 2 파워 서플라이 전압을 공급하는 파워 서플라이 노드로부터 워드 라인 드라이버 노드를 절연시키기 위해 스위치를 개방하면서 상기 복수의 디코딩된 신호들의 어써션에 응답하여 상기 워드 라인 드라이버 노드를 방전시키는 단계;
상기 워드 라인 드라이버 노드의 접지로의 방전에 응답하여, 상기 제 2 파워 도메인의 워드 라인에 대한 전압을 상기 제 2 파워 서플라이 전압으로 충전하는 단계; 및
상기 복수의 디코딩된 신호들의 상기 디코딩된 신호들 중 적어도 하나의 접지로의 방전에 응답하여, 상기 스위치를 폐쇄하고 상기 워드 라인 드라이버 노드를 상기 제 2 파워 서플라이 전압으로 충전하는 단계를 포함하고,
상기 제 2 파워 서플라이 전압은 상기 제 1 파워 서플라이 전압보다 더 큰,
방법.
제 11 항에 있어서,
상기 워드 라인 드라이버 노드를 상기 제 2 파워 서플라이 전압으로 충전하는 것에 응답하여 상기 워드 라인을 방전시키는 단계를 더 포함하는,
방법.
제 11 항에 있어서,
NOR 게이트 출력 신호를 생성하기 위해, 상기 제 2 파워 서플라이 전압에 의해 전력공급되는 NOR 게이트에서 상기 워드 라인 드라이버 노드의 전압과 상기 디코딩된 신호들 중 하나의 보수를 NOR 연산하는 단계를 더 포함하고,
상기 스위치를 폐쇄하는 것은, 상기 NOR 게이트 출력 신호의 접지로의 방전에 응답하는,
방법.
제 13 항에 있어서,
상기 스위치를 개방하는 것은, 상기 제 2 파워 서플라이 전압으로 상기 NOR 게이트 출력 신호를 충전하는 것에 응답하는,
방법.
제 11 항에 있어서,
상기 워드 라인 드라이버 노드의 전압을 제어하는 NAND 게이트 출력 신호를 생성하기 위해 상기 스위치를 통해 전력공급되는 NAND 게이트에서 복수의 디코딩된 신호들을 NAND 연산하는 단계를 더 포함하고,
상기 워드 라인 드라이버 노드를 상기 제 2 파워 서플라이 전압으로 충전하는 단계는, 상기 NAND 게이트 출력 신호를 상기 제 2 파워 서플라이 전압으로 구동하는 단계를 포함하는,
방법.
제 15 항에 있어서,
상기 워드 라인 드라이버 노드를 방전시키는 단계는, 상기 NAND 게이트 출력 신호를 방전시키는 단계를 포함하는,
방법.
메모리로서,
복수의 디코딩된 신호들을 생성하기 위해 복수의 어드레스 신호들을 디코딩하도록 구성된 행 디코더 ― 상기 행 디코더는 제 1 파워 서플라이 전압에 의해 전력공급되는 제 1 파워 도메인에 있음 ―;
NAND 게이트 출력 신호를 생성하기 위해 상기 복수의 디코딩된 신호들을 NAND 연산하도록 구성된 NAND 게이트 ― 상기 NAND 게이트는 제 2 파워 서플라이 전압에 의해 전력공급되는 제 2 파워 도메인에 있고, 상기 제 2 파워 서플라이 전압은 상기 제 1 파워 서플라이 전압보다 더 큼 ―;
상기 복수의 디코딩된 신호들의 상기 디코딩된 신호들 중 하나의 리셋에 응답하여 상기 제 2 파워 서플라이 전압으로부터 상기 NAND 게이트를 절연시키고, 그리고 상기 디코딩된 신호들 중 하나의 어써션에 응답하여 상기 제 2 파워 서플라이 전압에 상기 NAND 게이트를 커플링하기 위한 수단;
워드 라인; 및
상기 NAND 게이트 출력 신호의 접지로의 방전에 응답하여 상기 제 2 파워 서플라이 전압으로 상기 워드 라인의 전압을 어써팅하도록 구성된 워드 라인 드라이버를 포함하는,
메모리.
제 17 항에 있어서,
상기 워드 라인 드라이버는 상기 제 2 파워 서플라이 전압에 의해 전력공급되는 인버터를 포함하는,
메모리.
제 17 항에 있어서,
상기 수단은 NOR 게이트 및 스위치 트랜지스터를 포함하는,
메모리.
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