TWI643193B - 用以減少負升壓之電荷洩漏之寫入資料路徑 - Google Patents

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Abstract

提供一寫入驅動器，該寫入驅動器包括一第一寫入驅動器反相器，該第一寫入驅動器反相器使一資料信號反相以驅動一第二寫入驅動器電晶體之一閘極。該寫入驅動器電晶體具有耦接至一位元線之一端子及耦接至一升壓電容器之另一端子。該第一寫入驅動器反相器之一接地在一寫入輔助時段期間浮動以中止來自該升壓電容器之升壓電荷經由該寫入驅動器電晶體的洩漏。

Description

用以減少負升壓之電荷洩漏之寫入資料路徑
本申請案係關於記憶體，且更特定言之，係關於具有經調適以在寫入輔助時段期間減少負升壓電荷之洩漏的寫入驅動器電路的記憶體。
靜態隨機存取記憶體(SRAM)位元格包括一對交叉耦接之反相器。視所儲存資料位元之二進位狀態而定，交叉耦接之反相器中之一者中的p型金屬氧化物半導體(PMOS)電晶體可對真實(Q)資料節點充電。類似地，視所儲存資料位元之二進位狀態而定，交叉耦接之反相器之剩餘反相器中的PMOS電晶體可對互補(QB)資料節點充電。Q資料節點經由第一n型金屬氧化物半導體(NMOS)存取電晶體耦接至一位元線，而QB資料節點經由第二NMOS存取電晶體耦接至一互補位元線。在位元格之二進位內容已改變的寫入操作期間，PMOS電晶體中之一者最初會接通且對其資料節點充電，同時對應存取電晶體正嘗試經由對應的接地位元或互補位元線使同一資料節點放電。NMOS存取電晶體因此必須相對於PMOS電晶體相對較強，以使得資料可相對快速地放電。為了提供此強度，NMOS存取電晶體與反相器PMOS電晶體相比可相對較大。但增大NMOS存取電晶體之大小可降低所得SRAM之密度。 為了無此密度損耗而加強NMOS存取電晶體，在寫入操作期間在以其他方式接地的位元線上提供負升壓電壓因此係習知的。在寫入輔助時段期間所施加之此負升壓電壓使NMOS存取電晶體的強度與反相器PMOS電晶體相比增大，以使得NMOS存取電晶體可快速地使對應資料節點放電，而每一NMOS存取電晶體可保持相對較小以增強密度。藉由將適當位元線耦接至充電的升壓電容器在寫入輔助時段期間施加負升壓電壓。但升壓電容器上之電荷在寫入輔助時段期間經由寫入驅動器部分地放電。 現將關於 圖 1所示之習知記憶體100進一步論述升壓電容器電荷之此放電。寫入驅動器包括與反相器105串聯之反相器115。反相器105之輸出驅動經由行多工器145選擇之真實位元線，諸如真實位元B1或真實位元線B2，而輸入資料信號(data)驅動反相器115之輸入端。反相器105包括p型金屬氧化物半導體(PMOS)電晶體P1，其源極連接至供應供電電壓VDD之供電電壓節點。電晶體P1之汲極連接至n型金屬氧化物半導體(NMOS)電晶體M1之汲極。電晶體P1及M1之汲極節點(經由反相器105之資料路徑的輸出節點)耦接至行多工器145。類似地，電晶體P1及M1之閘極來自反相器105之輸入節點且因此連接至反相器115之輸出端。電晶體M1之源極經由NMOS寫入輔助電晶體M3連接至接地。反相器125使升壓啟用信號(boost_enb)反相以驅動寫入輔助電晶體M3之閘極。在記憶體100中，升壓啟用信號係高有效的，以使得升壓啟用信號在寫入輔助時段外係二進位低值(接地)。在寫入輔助時段開始之前，寫入輔助電晶體M3因此接通。若輸入資料信號具有二進位高值，則電晶體M1亦接通，以使得位元線放電以經由電晶體M1及寫入輔助電晶體M3接地。 反相器125之輸出經由與反相器125串聯之一對反相器130及135延遲，以驅動升壓電容器140的陽極，諸如藉由PMOS升壓電容器電晶體P3之閘極電容形成(升壓電容器電晶體P3之汲極及源極均連接至反相器135之輸出端以形成升壓電容器140的陽極)。升壓電容器電晶體P3之閘極形成升壓電容器140的陰極。在寫入輔助時段開始之前，升壓電容器140的陽極經充電至供電電壓VDD，而升壓電容器140的陰極經放電至接地。在寫入輔助時段開始時的升壓啟用信號之確證(注意，如本文中所使用，若信號在高有效信號的情況下經充電為高或在低有效信號的情況下放電，則認為信號「經確證」)經由該對反相器130及135延遲，以使升壓電容器140的陽極放電。升壓電容器電晶體P3之閘極電容接著將其閘極電壓拉至低於接地，以提供負寫入輔助電壓升壓至選定位元線。 為了驅動選定互補位元線，寫入驅動器亦包括與反相器110串聯之反相器120。反相器120使互補資料位元(data_bar)反相以驅動反相器110之輸入端，反相器110係由與NMOS電晶體M2串聯之PMOS電晶體P2形成。反相器110之資料路徑輸出(電晶體P2及M2之汲極)經由行多工器145驅動選定互補位元線。當資料位元為假時，互補資料位元當然為真，以使得在寫入輔助時段之前，電晶體P2接通且電晶體M2斷開。詳言之，當互補資料位元為真時，電晶體M2之閘極藉由反相器120之輸出端接地。在寫入輔助時段期間，電晶體M2之源極電壓接著被拉至低於接地例如高達半伏特。電晶體M2之閘極至源極電壓因此為正，不管其閘極之接地如何，以使得來自升壓電容器140的升壓電荷經由電晶體P2放電至處於其源極的電力供應節點中且亦放電至互補位元線中。若資料位元輸入信號係二進位高值，則經由電晶體M1之類似放電在寫入輔助時段期間發生。升壓電荷之此放電不僅浪費電力，而且減弱放電位元線之負升壓。 行多工器145經歷升壓電荷之類似放電。舉例而言，行多工器145可分別經由NMOS行多工器電晶體M4及NMOS行多工器電晶體M5選擇第一位元線對(真實位元線B1及互補位元線B1)。行多工器控制信號wm0控制行多工器電晶體M4及M5之閘極以將此等電晶體接通，從而將寫入驅動器反相器105的輸出耦接至真實位元線B1且將寫入驅動器反相器110的輸出耦接至互補位元線B1。類似地，行多工器145可分別經由NMOS行多工器電晶體M6及NMOS行多工器電晶體M7選擇第二位元線對(真實位元線B2及互補位元線B2)。此等行多工器電晶體係經由行多工器控制信號wm1之確證而接通。若藉由行多工器145選擇第一位元線對，則撤銷確證行多工器控制信號wm1，以使得行多工器電晶體M6及M7均斷開。若驅動寫入驅動器反相器115之輸入端的資料位元為假，則寫入驅動器反相器105中之電晶體M1將接通，以使得來自升壓電容器140的負升壓在寫入輔助時段期間經由電晶體M1傳導，以將寫入多工器電晶體M4及M6之汲極拉至負升壓電壓。儘管行多工器電晶體M6使其閘極接地，但該電晶體仍然會微弱地接通，此歸因於該電晶體在寫入輔助時段期間自負升壓接收的正閘極至源極電壓。行多工器電晶體M6因此會在寫入輔助時段期間將升壓電荷洩漏至未選擇的真實位元線B2中。更一般而言，對應於未選擇的位元線行多工器145之行多工器電晶體會在某個寫入輔助時段中以此方式洩漏電荷。 相應地，本領域中需要增強的負位元線升壓及減小的電力消耗之記憶體。
用於一記憶體之一寫入驅動器包括一第一反相器，該第一反相器使一資料信號反相以驅動一寫入驅動器電晶體之一閘極，該寫入驅動器電晶體諸如具有耦接至一位元線的一汲極之一NMOS電晶體。視該資料信號之一二進位值而定，該寫入驅動器接地或對該位元線充電。該NMOS電晶體具有連接至一升壓電容器之一陰極之一源極端子。在一升壓啟用信號經確證的一寫入輔助時段期間，該升壓電容器之該陰極被拉至一負升壓電壓，且因此亦使該NMOS電晶體的該源極端子充電至該負升壓電壓。若該資料信號之二進位狀態使得NMOS電晶體之閘極在寫入輔助時段之前接地，則該NMOS電晶體的所得正閘極至源極電壓可使該NMOS電晶體在寫入輔助時段期間洩漏升壓電荷。為了阻止升壓電荷之此非所要洩漏，提供一開關電晶體，其耦接於接地與該第一反相器之一接地節點之間。該開關電晶體經組態以回應於該升壓啟用信號之一確證而斷開。該第一反相器之接地因此在寫入輔助時段期間會浮動。第二反相器中的NMOS電晶體之源極端子處之負升壓電壓因此亦將其閘極電壓拉至負值，此歸因於閘極之閘極電容。因此阻止NMOS電晶體之閘極至源極電壓在寫入輔助時段期間變為正，以使得NMOS電晶體堅定地保持斷開，且不洩漏來自升壓電容器之任何大量的升壓電荷。此不僅節省電力，而且增強了位元線之負升壓之強度，由此提高記憶體操作速度。 類似的浮動接地可用於行多工器控制信號之產生。舉例而言，每一行多工器控制信號可由對應的控制信號反相器產生。每一控制信號反相器之接地節點經由一開關電晶體耦合至接地，該開關電晶體經組態以回應於該升壓啟用信號之該確證而關閉。所得浮動接地經由行多工器電晶體之非作用者來中止升壓電荷之洩漏，該等行多工器電晶體使其源極端子在寫入輔助時段期間拉至低於負升壓電壓。以此方式，阻撓升壓電荷經由行多工器洩漏至非作用位元線中，此節省電力且提高記憶體操作速度。 藉由考慮以下詳細描述可更好地理解此等優點特徵。
提供用於一記憶體之一寫入驅動器，該寫入驅動器可包括用於驅動一真實位元線的一第一反相器對及用於驅動一互補位元線的一第二反相器對。每一對反相器包括驅動一第二反相器之一第一反相器。該第二反相器包括一NMOS電晶體，該NMOS電晶體具有連接至一升壓電容器之一陰極之一源極端子。在寫入輔助時段期間，確證一升壓啟用信號，其使該升壓電容器陰極被拉至一負升壓電壓。若資料信號之二進位狀態使得該NMOS電晶體在寫入輔助時段之前斷開，則該NMOS電晶體之閘極電壓經接地。為了阻止此接地閘極電壓在源極端子在寫入輔助時段期間被拉至負升壓電壓(此導致負升壓電荷之洩漏)時產生正的閘極至源極電壓，該第一反相器之一接地節點經由一開關電晶體耦合至接地，該開關電晶體經組態以在寫入輔助時段期間斷開。NMOS電晶體之閘極電壓的在寫入輔助時段期間之浮動接地節省電力且相應地使記憶體操作加速。經由寫入驅動器之資料路徑因此經調適以減少負升壓之電荷洩漏。 圖 2A中示出了一實例記憶體200，其寫入驅動器201及行多工器245。記憶體200可包含任何合適的記憶體，諸如靜態隨機存取記憶體(SRAM)。寫入驅動器201包括第一反相器對202及第二反相器對203。每一反相器對包括驅動一第二反相器之一第一反相器。詳言之，反相器對202包括第一反相器205，該第一反相器使一資料信號(data)反相以驅動第二反相器215之輸入端。類似地，反相器對203包括第一反相器210，該第一反相器使一互補資料信號(data_bar)反相以驅動第二反相器220之輸入端。每一反相器包括PMOS電晶體與NMOS電晶體之串列堆疊。舉例而言，第二反相器215包括與NMOS電晶體M1串聯之PMOS電晶體P1，如關於記憶體100所描述。類似地，第二反相器220包括PMOS電晶體P2及NMOS電晶體M3。亦如關於記憶體100所描述，電晶體M1及M2之源極經由寫入輔助電晶體M3耦接至接地，該寫入輔助電晶體由升壓啟用信號(boost_enb)之如由反相器125反相的反相版本控制。當升壓啟用信號經確證時，電晶體M1及M2之源極將因此在寫入輔助時段期間浮動。亦如關於記憶體100所論述，升壓啟用信號確證係經由反相器130及135進一步延遲且反相，以使閘極電容充當升壓電容器的升壓電容器電晶體P3之汲極及源極接地。電晶體M1及M2之源極將因此在寫入輔助時段期間被拉至負升壓電壓。經由反相器125反相的升壓啟用信號之確證使寫入輔助電晶體M3斷開，以使得負升壓在電晶體M1及M2之源極處不再接地。在寫入輔助時段之後，寫入輔助電晶體M3再次切換以保持此等源極接地，同時升壓電容器電晶體P3之汲極及源極經充電至供電電壓VDD。接著在寫入輔助時段期間利用升壓電容器電晶體P3之閘極電容的此充電，以使得升壓電容器電晶體P3之汲極及源極的接地使其閘極電壓在寫入輔助時段期間升壓至負升壓電壓。 視輸入資料信號(及互補輸入資料信號)之二進位狀態而定，電晶體M1及M2中之一者將使其閘極在寫入輔助時段之前分別由對應的第一反相器205或210接地。但接地與負升壓電壓相比為正，以使得在寫入輔助時段期間可針對電晶體M1及M2的閘極接地者產生正的閘極至源極電壓。為了阻止負升壓電荷之產生洩漏，第一反相器205及210之接地在寫入輔助時段期間浮動。舉例而言，第一反相器205之接地節點經由諸如NMOS開關電晶體M8之開關電晶體耦合至接地。此接地節點係第一反相器205中的類似於電晶體M1及M2之NMOS電晶體(未說明)的源極端子。類似地，第一反相器210之接地節點經由諸如NMOS開關電晶體M9之開關電晶體耦合至接地。如同寫入輔助電晶體M3，反相器125之輸出驅動開關電晶體M8及M9之閘極。當升壓啟用信號在寫入輔助時段期間經確證時，開關電晶體M8及M9因此關閉以使反相器205及210之接地浮動。舉例而言，假設互補資料輸入信號係二進位一，以使得電晶體M2之閘極電壓在寫入輔助時段之前經接地。第一反相器210在寫入輔助時段期間之浮動接地接著使電晶體M2之閘極電壓浮動。由於閘極電壓接著不再與接地相關聯，因此電晶體M2之閘極電容使閘極電壓回應於電晶體M2之源極處的負升壓電壓而下降。以此方式，解決電晶體M2之正的閘極至源極電壓使該電晶體在寫入輔助時段期間至少部分地打開的習知問題。電晶體M2因此堅定地維持關閉以廢除在寫入輔助時段期間的負升壓電荷之洩漏。當資料輸入信號係二進位一時，類似操作對電晶體M1發生，以使得該電晶體之閘極電壓在寫入輔助時段期間浮動，且因此回應於電晶體M1之源極處的負升壓電壓而被拉至負值。注意，在一替代實施例中，單一開關電晶體可替換開關電晶體M8及M9。 在一個實施例中，可認為此單一開關電晶體(或開關電晶體M8及M9中之一者)形成用於使諸如第一寫入驅動器反相器205或210的寫入驅動器反相器之接地浮動的構件。另外，應瞭解，諸如關於電晶體M1及M2所論述的寫入驅動器電晶體之閘極電壓的浮動不需要此等電晶體成為反相器之部分。存在替代性實施例，其中寫入驅動器僅將選定位元線對中之位元線中的一者接地，但並不用於對位元線對中之剩餘位元線充電，以使得充電可藉由單獨電路適應。此等較少反相器之寫入驅動器仍然將經歷升壓電荷經由寫入驅動器NMOS電晶體之放電，該寫入驅動器NMOS電晶體使其源極在閘極經接地時被拉至負升壓電壓。驅動此寫入驅動器電晶體的反相器之浮動接地解決此等洩漏問題，且因此節省電力且提高操作速度。 可以針對行多工器控制信號產生器265的如 圖 2B中所示之類似方式廢除經由行多工器電晶體(諸如行多工器電晶體M4、M5、M6及M7)之洩漏，該行多工器控制信號產生器產生行多工器控制信號，諸如行多工器控制信號wm0及wm1。第一控制信號反相器255使第一輸入控制信號wm0_b1以產生行多工器控制信號wm0。類似地，第二控制信號反相器250使第二輸入控制信號wm1_b反相以產生行多工器控制信號wm1。若行多工器控制信號wm0經確證，則行多工器電晶體M4及M5 (圖2A)接通以將位元線B1及互補位元線B1杠分別地耦接至第二反相器215及第二反相器220的輸出端。行多工器電晶體M6及M7在此時間期間將關閉，以使得該等電晶體之閘極經接地。視資料位元驅動寫入驅動器201之二進位值而定，行多工器電晶體M6及M7中之一者的源極將接收負電壓升壓，該負電壓升壓接著可由於由負升壓產生的所得正閘極至源極電壓而洩漏。當行多工器控制信號wm1經確證以接通行多工器電晶體M6及M7，從而將位元線B2及互補位元線B2槓分別地耦接至第二反相器215及第二反相器220的輸出端時，類似洩漏可經由行多工器電晶體M4及M5中之一者發生。 為了阻止升壓電荷之此非所要洩漏，行多工器控制電路265中之第一控制信號反相器250之接地節點經由行多工器開關電晶體(諸如NMOS行多工器開關電晶體M10)耦接至接地。行多工器開關電晶體M10亦耦接於接地與第二控制信號反相器255之一接地節點之間。在一替代性實施例中，每一控制信號反相器250及255可與其自身個別的開關電晶體相關聯，而不是與行多工器開關電晶體M10相關聯。如同開關電晶體M8及M9，行多工器開關電晶體M10經組態以在確證升壓啟用信號後斷開。舉例而言，升壓啟用信號可由反相器240反相以驅動行多工器開關電晶體M10之閘極。另一反相器245使反相器240之輸出反相以恢復升壓啟用信號，使得該信號可流動至圖2A之反相器125。然而，應瞭解，反相器125之輸出可在替代性實施例中使用以驅動開關電晶體M10之閘極，以使得反相器245及240係可選的。 在一寫入輔助時段期間，控制信號反相器250及255之接地因此浮動。視選擇了哪個位元線對而定，諸如wm1及wm0之控制信號中的一者將在寫入操作期間的寫入輔助時段之前經接地。經接地之控制信號將接著由於反相器250及255中之對應一者的接地之浮動而浮動。再次參看圖2A，將確證控制信號(例如，wm0及wm1)中之僅一者，而另一控制信號將在寫入輔助時段之前經接地且在寫入輔助時段期間浮動。應瞭解，所示之2:1行多工可擴展至其他多工因數，諸如4:1行多工。接收負電壓升壓且亦耦接至接地控制信號的未選擇位元線之行多工器電晶體將接著易於在該等電晶體之閘極在寫入輔助時段期間由於其曝露於的所得正閘極至源極電壓而保持接地的情況下洩漏升壓電荷。但對應反相器(諸如如圖2B中所示的控制信號反相器250及255)之接地阻止此洩漏，此係因為受影響的行多工器電晶體由於其源極端子處的負升壓電壓而使其浮動閘極被拉至負值。因此節省電力，且相應地提供記憶體操作速度。 再次參看圖2A，注意，第一反相器205可如關於記憶體270之 圖 2C中所示地分支，以使得反相器205-1使資料輸入信號反相以驅動電晶體P1之閘極。不需要使反相器205-1之接地浮動，以使得該反相器之接地節點與接地相關聯。然而，使資料輸入信號反相以驅動電晶體M1之閘極的反相器205-2使其接地節點經由開關電晶體M8耦接至接地，如關於反相器205所論述。類似地，第一反相器210可由一對反相器210-1及210-2替換。反相器210-1使互補資料輸入信號反相以驅動電晶體P2之閘極。由於不需要使電晶體P2之接地浮動，因此反相器210-1之接地節點與接地相關聯。相比之下，使互補資料輸入信號反相以驅動電晶體M2之閘極的反相器210-2使其接地節點經由開關電晶體M9耦接至接地。 現將關於 圖 3之流程圖論述寫入驅動器之操作的實例方法。該方法包括動作300：在針對記憶體之寫入操作期間，在一反相器中使一資料輸入信號反相以將一寫入驅動器電晶體之一閘極接地，該寫入驅動器電晶體具有耦接至一位元線的一汲極端子。再次參看圖2A，使該資料輸入信號(或其互補)反相以將電晶體M1 (或電晶體M2)之閘極接地係動作300之一實例。該方法亦包括動作305：在該寫入操作之一寫入輔助時段期間，使該寫入驅動器電晶體之一源極端子升壓至一負升壓電壓，同時使該寫入驅動器反相器的一接地浮動以使該寫入驅動器電晶體之該閘極浮動。在電晶體M1 (或電晶體M2)之閘極電壓在該電晶體之源極端子經升壓至負升壓電壓時浮動係動作305之一實例。 如熟習此項技術者至今將瞭解且取決於手頭之特定應用，可在本發明之裝置的材料、設備、組態及使用方法中作出許多修改、替代及變化而不脫離本發明之範疇。鑒於此，本發明之範疇不應限於本文中所說明及描述之特定實施例的範疇，此係因為該等特定實施例僅借助其一些實例，而應與下文隨附申請專利範圍及其功能等效物的範疇完全相稱。
100 記憶體 105 反相器 110 反相器 115 反相器 120 反相器 125 反相器 130 反相器 135 反相器 140 升壓電容器 145 行多工器 200 記憶體 201 寫入驅動器 202 第一反相器對 203 第二反相器對 205 第一反相器 205-1 反相器 205-2 反相器 210 第一反相器 210-1 反相器 210-2 反相器 215 第二反相器 220 第二反相器 240 反相器 245 反相器/行多工器 250 第二控制信號反相器 255 第一控制信號反相器 265 行多工器控制電路 270 記憶體 300 動作 305 動作 B1 位元線 B2 位元線 boost_enb 升壓啟用信號 data 輸入資料信號 data_bar 互補資料信號 M1 NMOS電晶體 M2 NMOS電晶體 M3 NMOS寫入輔助電晶體 M4 行多工器電晶體 M5 行多工器電晶體 M6 行多工器電晶體 M7 行多工器電晶體 M8 NMOS開關電晶體 M9 NMOS開關電晶體 M10 行多工器開關電晶體 P1 PMOS電晶體 P2 PMOS電晶體 P3 PMOS升壓電容器電晶體 VDD 供電電壓 wm0 行多工器控制信號 wm0_b1 第一輸入控制信號 wm1 行多工器控制信號 wm1_b 第二輸入控制信號
圖1係具有負位元線升壓之習知記憶體的電路圖。 圖2A係根據本發明之一態樣的經組態以阻止負升壓電荷之洩漏的記憶體寫入驅動器的電路圖。 圖2B係根據本發明之一態樣的經組態以阻止負升壓電荷之洩漏的記憶體行多工器的電路圖。 圖2C係根據本發明之一態樣的圖2A之記憶體寫入驅動器之一替代實施例的電路圖。 圖3係根據本發明之一態樣的對寫入驅動器之操作之一實例方法的流程圖。 藉由參考以下詳細描述可最佳地理解本發明之實施例及其優點。應瞭解，相同參考數字用於識別圖式中之一或多者中所說明的相同元件。

Claims (20)

  1. 一種記憶體，其包含： 包括一第一接地節點之一第一寫入驅動器反相器； 一開關電晶體，其耦接於該第一接地節點與接地之間，其中該開關電晶體經組態以在一寫入輔助時段期間斷開以使用於該第一寫入驅動器反相器之接地浮動； 一升壓電容器；及 一第一寫入驅動器電晶體，其具有耦接至一位元線的一第一端子及連接至該升壓電容器之一端子的一第二端子，其中該第一寫入驅動器反相器經組態以使一資料信號反相以驅動該第一寫入驅動器電晶體之一閘極。
  2. 如請求項1之記憶體，其進一步包含： 包括該第一寫入驅動器電晶體之一第二寫入驅動器反相器，其中該第一寫入驅動器電晶體係一NMOS電晶體，該第一端子係一汲極端子，且該第二端子係一源極端子。
  3. 如請求項2之記憶體，其進一步包含： 一位元線對，其包括位元線及該位元線之一互補； 包括一第二接地節點之一第三寫入驅動器反相器，其中該開關電晶體亦耦接於該第二接地節點與接地之間；及 一第二NMOS電晶體，其具有耦接至該位元線之該互補的一汲極及連接至該升壓電容器之該端子的一源極，其中該第三寫入驅動器經組態以使該資料信號之一互補反相以驅動該第二NMOS電晶體之一閘極。
  4. 如請求項1之記憶體，其進一步包含： 一第一升壓啟用反相器，其用於使一升壓啟用信號反相以驅動該開關電晶體之一閘極。
  5. 如請求項3之記憶體，其中該開關電晶體包含耦接於該第一接地節點與接地之間的一第一開關電晶體及耦接於該第二接地節點與接地之間的一第二開關電晶體。
  6. 如請求項3之記憶體，其進一步包含經組態以選擇該位元線對的一行多工器。
  7. 如請求項6之記憶體，其進一步包含一行多工器控制信號產生器，該行多工器控制信號產生器包括用於產生一行多工器控制信號且具有一第三接地節點的一控制信號反相器，其中該行多工器控制信號產生器進一步包括耦接於該第三接地節點與接地之間的一行多工器開關電晶體，且其中該行多工器開關電晶體經組態以在該寫入輔助時段期間斷開以使該控制信號反相器之一接地浮動。
  8. 如請求項7之記憶體，其中該控制信號反相器包含包括該第三接地節點的一第一控制信號反相器及包括一第四接地節點的一第二控制信號反相器，且其中該行多工器開關電晶體包含耦接於該第三接地節點與接地之間的一第一行多工器開關電晶體，且包含耦接於該第四接地節點與接地之間的一第二行多工器開關電晶體。
  9. 如請求項1之記憶體，其中該記憶體包含一靜態隨機存取記憶體(SRAM)。
  10. 如請求項1之記憶體，其中該升壓電容器包含一PMOS電晶體。
  11. 如請求項10之記憶體，其中該升壓電容器之該端子係該PMOS電晶體之一閘極。
  12. 一種方法，其包含： 在一記憶體之一寫入操作期間，在一寫入驅動器反相器中使一資料輸入信號反相以使一第一寫入驅動器電晶體之一閘極接地，該第一寫入驅動器電晶體具有耦接至一位元線之一汲極端子；及 在該寫入操作之一寫入輔助時段期間，使該第一寫入驅動器電晶體之一源極端子升壓至一負升壓電壓，同時使該寫入驅動器反相器的一接地浮動以使該第一寫入驅動器電晶體之該閘極浮動。
  13. 如請求項12之方法，進一步包含： 在該寫入操作期間，使該資料輸入信號之一互補反相以使一第二寫入驅動器電晶體之一閘極接地，該第二寫入驅動器電晶體具有耦接至該位元線之一互補的一汲極；及 在該寫入操作之該寫入輔助時段期間，使該第二寫入驅動器電晶體之一源極升壓至該負升壓電壓，同時使該第二寫入驅動器電晶體之該閘極浮動。
  14. 如請求項12之方法，進一步包含： 在該寫入輔助時段期間斷開耦接於該寫入驅動器反相器之一接地節點與接地之間的一開關電晶體，以使該寫入驅動器反相器之一接地浮動且使該第一寫入驅動器電晶體之該閘極浮動。
  15. 如請求項12之方法，進一步包含： 在該寫入操作期間，在一第一控制信號反相器中使用於一行多工器之一第一輸入控制信號反相且在一第二控制信號反相器中使用於該行多工器之一第二輸入控制信號反相，以控制該行多工器以將該第一寫入驅動器電晶體的該汲極端子耦接至該位元線；及 在該寫入操作之該寫入輔助時段期間，使該第一控制信號反相器之一接地浮動且使該第二控制信號反相器之一接地浮動。
  16. 如請求項15之方法，其進一步包含斷開一行多工器開關電晶體以使該第一控制信號反相器之該接地浮動且使該第二控制信號反相器之該接地浮動。
  17. 如請求項12之方法，其進一步包含使一升壓電容器之一陽極接地以使該第一寫入驅動器電晶體的該源極端子升壓至該負升壓電壓，該升壓電容器之一陰極連接至該第一寫入驅動器電晶體的該源極端子。
  18. 一種記憶體，其包含： 一第一寫入驅動器反相器； 用於在一寫入輔助時段期間使該第一寫入驅動器反相器之一接地浮動的構件； 一升壓電容器； 一升壓啟用反相器，其經組態以使一升壓啟用信號反相，以在該寫入輔助時段期間使該升壓電容器之一陽極接地，以提供一負電壓升壓至該升壓電容器之一陰極；及 一第一寫入驅動器電晶體，其具有耦接至一位元線的一第一端子及連接至該升壓電容器之該陰極的一第二端子，其中該第一寫入驅動器反相器經組態以使一資料信號反相以驅動該第一寫入驅動器電晶體之一閘極。
  19. 如請求項18之記憶體，其進一步包含包括該第一寫入驅動器電晶體之一第二寫入驅動器反相器，其中該第一寫入驅動器電晶體係一NMOS電晶體，該第一端子係一汲極端子，且該第二端子係一源極端子。
  20. 如請求項19之記憶體，其進一步包含一行多工器，該行多工器經組態以回應於一控制信號而將該第一端子耦接至該位元線。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI751845B (zh) * 2019-12-30 2022-01-01 台灣積體電路製造股份有限公司 記憶體裝置以及用於操作記憶體裝置的方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10762934B2 (en) * 2018-06-28 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage pathway prevention in a memory storage device
US11176278B2 (en) * 2018-12-29 2021-11-16 Intel Corporation Efficient rotate adder for implementing cryptographic basic operations
US10811086B1 (en) * 2019-07-26 2020-10-20 Qualcomm Incorporated SRAM write yield enhancement with pull-up strength modulation
US11195567B2 (en) 2019-12-31 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Balanced negative bitline voltage for a write assist circuit
US11049552B1 (en) * 2020-03-24 2021-06-29 Qualcomm Incorporated Write assist circuitry for memory
US11328762B2 (en) * 2020-09-18 2022-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Write driver boost circuit for memory cells
US11404115B2 (en) * 2020-10-30 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Memory with write assist scheme
US11568904B1 (en) 2021-10-15 2023-01-31 Qualcomm Incorporated Memory with positively boosted write multiplexer
US20230307019A1 (en) * 2022-03-22 2023-09-28 Synopsys, Inc. Reducing spurious write operations in a memory device
US12125526B2 (en) * 2022-03-30 2024-10-22 Qualcomm Incorporated Memory with bitcell power boosting

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW319837B (zh) * 1996-02-29 1997-11-11 Monolithic System Tech Inc
TW201430842A (zh) * 2013-01-23 2014-08-01 Nvidia Corp 靜態隨機存取記憶體電壓輔助
TW201537256A (zh) * 2014-03-18 2015-10-01 Semiconductor Energy Lab 半導體裝置
TW201631889A (zh) * 2011-12-23 2016-09-01 英特爾股份有限公司 產生具有相位角配置之信號的裝置及系統

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6493276B2 (en) 1999-02-02 2002-12-10 Macronix International Co., Ltd. Word line boost circuit
US20070081379A1 (en) 2005-09-23 2007-04-12 Texas Instruments, Inc. Write assist for latch and memory circuits
JP4901252B2 (ja) * 2006-03-20 2012-03-21 ローム株式会社 負昇圧チャージポンプ回路、ｌｃｄドライバｉｃ、液晶表示装置
US7379354B2 (en) * 2006-05-16 2008-05-27 Texas Instruments Incorporated Methods and apparatus to provide voltage control for SRAM write assist circuits
US8233342B2 (en) 2008-03-14 2012-07-31 International Business Machines Corporation Apparatus and method for implementing write assist for static random access memory arrays
JP5256512B2 (ja) 2008-06-06 2013-08-07 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4802257B2 (ja) 2009-03-16 2011-10-26 株式会社東芝 半導体記憶装置
US8363453B2 (en) * 2010-12-03 2013-01-29 International Business Machines Corporation Static random access memory (SRAM) write assist circuit with leakage suppression and level control
US8441874B2 (en) 2010-12-28 2013-05-14 Stmicroelectronics International N.V. Memory device with robust write assist
US8411518B2 (en) 2010-12-29 2013-04-02 Stmicroelectronics Pvt. Ltd. Memory device with boost compensation
US8964490B2 (en) 2013-02-07 2015-02-24 Apple Inc. Write driver circuit with low voltage bootstrapping for write assist
US9070432B2 (en) 2013-11-12 2015-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Negative bitline boost scheme for SRAM write-assist
US10672461B2 (en) * 2014-01-22 2020-06-02 Nvidia Corporation Write assist negative bit line voltage generator for SRAM array
JP6308831B2 (ja) 2014-03-25 2018-04-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US10431295B2 (en) * 2014-05-30 2019-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory and method of controlling the same
KR102232922B1 (ko) 2014-08-11 2021-03-29 삼성전자주식회사 쓰기 보조 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치
US9324392B1 (en) 2014-10-23 2016-04-26 Arm Limited Memory device and method of performing a write operation in a memory device
JP6514074B2 (ja) * 2015-09-11 2019-05-15 株式会社東芝 判定回路
US9455028B1 (en) 2015-09-22 2016-09-27 Qualcomm Incorporated Adaptive negative bit line write assist

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW319837B (zh) * 1996-02-29 1997-11-11 Monolithic System Tech Inc
TW201631889A (zh) * 2011-12-23 2016-09-01 英特爾股份有限公司 產生具有相位角配置之信號的裝置及系統
TW201430842A (zh) * 2013-01-23 2014-08-01 Nvidia Corp 靜態隨機存取記憶體電壓輔助
TW201537256A (zh) * 2014-03-18 2015-10-01 Semiconductor Energy Lab 半導體裝置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI751845B (zh) * 2019-12-30 2022-01-01 台灣積體電路製造股份有限公司 記憶體裝置以及用於操作記憶體裝置的方法

Also Published As

Publication number Publication date
US9865337B1 (en) 2018-01-09
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EP3602556B1 (en) 2024-04-10
SG11201907118WA (en) 2019-10-30

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