TW201340610A - 高壓位準移位器 - Google Patents

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Abstract

文中所說明者為高壓位準移位器(HVLS)，其可用於NMOS及PMOS橋接器二者，展現較傳統位準移位器更高超頻電壓容限，於其輸入驅動器中具有減少之消弧電流，且在其輸出驅動器中無競爭。該HVLS包含包括第一信號調節單元之輸入驅動器，該輸入驅動器係以第一電源位準操作並用於調節輸入信號作為該第一信號調節單元中之第一信號；以及電路，用以接收該第一信號並提供至少部分依據該第一信號之第二信號，該第二信號從該第一電源位準位準移位至第二電源位準，其中，該第二電源位準高於該第一電源位準。

Description

高壓位準移位器
本發明之實施例大體上關於位準移位器之領域。更特別地，本發明之實施例關於用於高壓位準移位輸入信號之設備，用於應用該設備之系統，以及用於高壓位準移位之方法。
位準移位器電路可致能不同電路組件以不同電源電壓操作。以不同邏輯電壓範圍操作服務以增加裝置可靠性，減少功率消耗，及降低藉由提供特定電壓範圍至特定電路組件之餘熱產生。藉由限制特定組件至特定操作電壓，可較易控制功率消耗及熱產生，並可增加裝置可靠性。利用不同邏輯電壓亦呈現顯著問題，如一數位邏輯組件之數位高或低對另一數位邏輯組件而言不具有相同電壓值。因此，具不同電壓之組件難以或甚至不可能一起操作。位準移位器電路可服務為不同邏輯裝置組件之間之介面(或電壓平移器或轉換器)，以將一組件之電壓位準移位至第二組件之適當位準，而確保二組件之電壓位準之間之充分相干性。
當將數位邏輯信號從一電源位準平移至另一電源位準時，傳統高壓位準移位器因消弧電路電流而遭受高功率消耗。傳統高壓位準移位器亦無法將一電源位準位準移位至一或多個電源位準，使得電源彼此去耦。
本發明之實施例關於用於高壓位準移位輸入信號之設備、用於應用該設備之系統、及用於高壓位準移位之方法。文中所討論之實施例的技術效果有許多並包括可用於NMOS及PMOS橋接器之強固位準移位器設計。文中所討論之高壓位準移位器(HVLS)展現較傳統位準移位器更高之超頻(over-clocking)的電壓容限，於其輸入驅動器中具有減少之消弧電路(crowbar)電流，及其輸出驅動器中無競爭。文中所討論之HVLS亦具有從其他多個HVLS電源去耦之數位輸入電源。
在下列說明中，所討論之許多細節係提供本發明之實施例的更徹底說明。然而，對熟悉本技藝之人士將顯而易見的是可實現本發明之實施例而無該些特定細節。在其他狀況下，係以方塊圖形式而非細節顯示熟知結構及裝置，以避免混淆本發明之實施例。
請注意，在實施例之相應圖式中，信號係以線表示。若干線可較粗以表明更多構成的信號路徑，及/或於一或更多端點具有箭頭，以表明主要資訊流方向。該等指示不期望予以限制。而是，線係用以連接一或更多示範實施例以促進更易了解電路或邏輯單元。藉由設計需要或偏好主宰之任何表示的信號實際上可包含一或更多信號，可以任一方向行進，並可以任何適當類型信號方案實施。
在下列說明及申請專利範圍中，可使用用詞「耦合」 及其衍生字。文中用詞「耦合」係指直接接觸(實體、電氣、磁性、光學等)之二或更多元件。文中用詞「耦合」亦可指彼此並非直接連接之二或更多元件，但仍相互合作或互動。
如文中所使用，除非特別說明，序形容詞「第一」、「第二」、及「第三」等之使用以說明通用目標，僅表明類似目標之不同狀況係指但不期望暗示所說明之目標必須依照特定順序，不論是時間、空間、排名或任何其他方式。
圖1為依據本發明之一實施例之HVLS 100的方塊位準架構。在一實施例中，HVLS 100包含輸入級101，其包括第一信號調節單元101a，用於儲存及調節輸入信號IN為第一信號調節單元101a中之第一信號。文中用詞「調節」通常係指穩定信號以減少交叉耦合電晶體中競爭，及/或用於儲存信號，及/或用於將信號從差分信號轉換為單端信號。
在本實施例中，輸入驅動器101係在第一電源位準110上操作。依據本發明之一實施例，第一信號調節單元101a減少輸入級中之消弧電路電流。在一實施例中，輸入級101之輸出為差分輸出X0及X0b。在一實施例中，文中所討論之位準移位級102之交叉耦合PMOS對中邏輯狀態藉由將X0或X0b節點之一者拉接地而改變。在一實施例中，藉由轉變期間的短時間提升X0及X0b二者電壓，第一信號調節單元101a減少位準移位級102之交叉 耦合PMOS對中的競爭。在一實施例中，輸入級101產生藉由位準移位級102接收之單端輸出，其中，位準移位級102中電容器充當升壓器電容器(C1及C2)以補償位準移位級102之交叉耦合PMOS對中的任何競爭。
在一實施例中，HVLS 100包含用於位準移位之電路102，文中亦稱為位準移位級，其耦合至輸入級101，且可操作以接收第一信號(X0及X0b)，及提供至少部分根據第一信號(X0及X0b)之第二信號(X3及X3b)，第二信號(X3及X3b)係從第一電源位準110位準移位至第二電源位準120，其中，第二電源位準120高於第一電源位準110。在一實施例中，第二信號為差分信號X3及X3b。在其他實施例中，第二信號為單端信號。
在文中所討論之實施例中，位準移位級102包含耦合至文中參照圖2B所討論之疊接級102b的交叉耦合級102a。回頭參照圖1，位準移位級102可操作以接收第一電源位準110、第二電源位準120、第三電源位準130、及第四電源位準140。在文中所討論之實施例中，用詞「電源」及「電源位準」係互換使用。
在一實施例中，第一電源位準110、第二電源位準120、第三電源位準130、及第四電源位準140均為不同電源位準。在一實施例中，第一電源110為1V，第二電源120為0.9V至2.0V，第三電源130為-0.1V至0.9V，及第四電源140為0.9至1.0V。在其他實施例中，其他範圍電壓位準可用於電源110、120、130、及140。
在一實施例中，第一信號(X0及X0b)係以第一電源110操作。用該「以電源操作的信號」或「具有電源」通常係指信號具有相應於在其上操作之電源的邏輯高或邏輯低位準。例如，第一信號以1V之第一電源110操作意指第一信號具有等於1V之邏輯高位準。
在一實施例中，HVLS 100進一步包含輸出驅動器103，其包括第二信號調節單元103a，輸出驅動器103接收第二信號(X3及X3b)及用於儲存及/或調節第二信號(X3及X3b)作為第三信號(OUT及OUTb)，輸出驅動器係以第二電源位準操作並用於驅動出第三信號(OUT及OUTb)。在一實施例中，第一、第三、及第四電源係從第二電源去耦。
輸入級101、位準移位級102、及輸出級103包括一或更多電晶體。為此應用之目的，本應用中所說明之電晶體可為金屬氧化物半導體(MOS)電晶體，其包括汲極、源極、及閘極端子。然而，熟悉本技藝之人士將理解可使用其他電晶體而未偏離本發明之範圍。
圖2A為依據本發明之一實施例之HVLS 100之輸入驅動器(級)200/101的示意圖。圖2A係參照圖1予以說明。在一實施例中，第一信號調節單元101a包含RS閂鎖，其包括交叉耦合NOR邏輯閘對202及203、及反向緩衝器級204及205，其中RS閂鎖之「S」及「R」處於設定及重設狀態。交叉耦合NOR邏輯閘接收輸入信號IN及藉由反向器201反向之其反向版本，以及來自交替 NOR閘之輸出信號，即NOR閘202之輸出輸入至NOR閘203，及NOR閘203之輸出輸入至NOR閘202。在其他實施例中，可使用其他形式閂鎖而未改變本發明之實施例的範圍。在一實施例中，第一信號調節單元101a產生以第一電源110操作之差分信號X0及X0b。因為所有電晶體完全開啟或關閉，第一信號調節單元101a亦減少輸入級中之短路電流。輸出X0及X0b具有軌對軌電壓擺動。
在一實施例中，輸入級200/101允許進行或中止在位準移位級102的操作，即輸入級200/101協助排除在位準移位級102之交叉耦合級102a(詳圖1)的電晶體間之競爭。藉由排除競爭，HVLS之整體傳播延遲及功率消耗減少。
圖2B為依據本發明之一實施例之HVLS 100之位準移位級210/102的示意圖。在一實施例中，交叉耦合級包含交叉耦合至第二p型MOS電晶體MP2之第一p型MOS電晶體MP1。在本實施例中，閘MP1耦合至MP2之汲極端子，而MP2之閘極端子耦合至MP1之汲極端子，其中MP1及MP2之汲極端子形成差分輸出X3及X3b。在本實施例中，MP1及MP2之源極端子耦合至第二電源120。
在一實施例中，位準移位級210/102包含p型MOS電晶體MP3，其經定位而與MP1並聯，使得MP3之閘極端子耦合至第二電源120。在一實施例中，p型MOS電晶體MP4經定位而與MP2並聯，使得MP4之閘極端子耦合至第二電源120。在一實施例中，MP3及MP4可移除並以 電流源取代。在一實施例中，MP3及MP4可移除。在一實施例中，MP3及MP4提供洩漏電流進入節點X3及X3b以避免節點上電壓降至負輸出電源(PMOS疊接裝置之閘極電壓)以下。電晶體MP3及MP4之定尺寸(W/L)可用以壓倒PMOS疊接裝置之洩漏。在該等實施例中，避免交叉耦合PMOS對中Vgs過載(overstress)。在該等實施例中，電晶體MP3及MP4加速節點X3及X3b上信號之上升轉變。在一實施例中，電晶體MP3及MP4從設計排除。
在一實施例中，疊接級102b將第一級101之輸出(X0及X0b)耦合至位準移位級102之輸出X3及X3b。在一實施例中，疊接級102b包含二堆疊之彼此串聯耦合之電晶體，使得一堆疊之電晶體耦合至MP1之汲極，及另一堆疊之電晶體耦合至MP2之汲極。
在一實施例中，疊接級102b中第一堆疊包含與第一n型MOS電晶體MN1串聯耦合第五p型MOS電晶體MP5，如圖2B中所示，第一n型MOS電晶體MN1耦合至第二n型MOS電晶體MN2。在一實施例中，疊接級102b中第二堆疊包含與第三n型MOS電晶體MN3串聯之耦合之第六p型MOS電晶體MP6，如圖2B中所示，第三n型MOS電晶體MN3耦合至第四n型MOS電晶體MN4。在本實施例中，MN2及MN4之源極端子耦合至輸入級101之輸出(X0及X0b)。在一實施例中，MP5及MP6之閘極端子耦合至第三電源130。在一實施例中， MN1及MN3之閘極端子耦合至第四電源140。在一實施例中，MN2及MN4之閘極端子耦合至第一電源110。
在一實施例中，位準移位級102包括電容器C1及C2。在一實施例中，C1於疊接級102b中第一堆疊之端點間耦合，而C2於疊接級102b中第二堆疊之端點間耦合。在一實施例中，C1於MN2之源極端子與MP1之汲極端子間耦合。在一實施例中，C1於MN4之源極端子與MP2之汲極端子間耦合。在一實施例中，電容器C1及C2可定尺寸，使得它們的電容概略相等。例如，電容器C1及C2範圍介於約20飛法拉(fF)至約100飛法拉(fF)。在若干實施例中，C1及C2可定尺寸而大於電晶體MP1及MP2之汲極與接地連接間之寄生電容。在一實施例中，電容器C1及C2可致能位準移位級102以實施快速位準移位操作，亦排除與電晶體MP1及MP2有關之可能的競爭問題。在一實施例中，當輸入信號X0及X0b轉變時，藉由限制與電晶體MP1及MP2有關之競爭電流流動，電容器C1及C2可致能輸出OUT及OUTb更快速轉變。
如文中提及，在一實施例中，輸入級200/101協助排除位準移位級102之MP1及MP2之間之競爭。藉由排除競爭，HVLS 100之整體傳播延遲及功率消耗減少。
圖2C為依據本發明之一實施例之HVLS 100之輸出級220/103的示意圖。在一實施例中，第二信號調節單元103a包含RS閂鎖，其包括交叉耦合NOR邏輯閘對221及222及緩衝器級223及224。在一實施例中，RS閂鎖 改進信號之差分至單端轉換。在其他實施例中，可使用其他信號調節單元而未改變本發明之實施例之範圍。交叉耦合NOR邏輯閘221及222接收位準移位級101之輸出X3及X3b。在一實施例中，NOR閘221之輸出輸入至NOR閘222及NOR閘222之輸出輸入至NOR閘221。在一實施例中，第二信號調節單元103a產生以第二電源120操作之差分輸出信號OUT及OUTb。輸出信號OUT及OUTb具有相應於第二電源120及第三電源130之軌對軌電壓擺動。在文中所討論之實施例中，第三電源130小於第二電源120。
在一實施例中，當至輸入級101之輸入信號IN為邏輯高，即IN=1，輸入級101之輸出X0及X0b分別為邏輯高及低。X0及X0b之邏輯高及低位準將MP1之汲極端子的電壓位準(即X3)拉至第二電源120。在一實施例中，輸出級103儲存/合併/支配X3及X3b之電壓位準，並提供位準移位之互補輸出OUT及OUTb。節點X2及X2b於第二電源120及接地之間擺動。在文中所討論之實施例中，並無電晶體之Vgs或Vds於任何特定時間超過電晶體之應力電壓限制。在一實施例中，若干裝置之汲極至本體電壓可達到第二電源120。
在一實施例中，MP3及MP4總是關閉，即洩漏PMOS裝置以協助避免節點X3及X3b上之電壓位準於操作期間落至特定位準以下。在該等實施例中，MP2及MP4避免MP1及MP2之Vgs及Vds位準超過該些電晶體之應力電 壓限制，並改進HVLS 100的整體可靠性。
圖3為表300，顯示依據本發明之一實施例之HVLS 100的各式操作模式。如文中實施例中所討論，第一、第二、第三、及第四電源(110、120、130、及140)彼此去耦。去耦之電源允許HVLS 100以藉由表300之最左行表明之至少二不同模式操作。
第一操作模式(表300之第二列)為高電壓應用模式，其允許HVLS 100位準移位輸入信號IN之邏輯高及邏輯低位準。在一實施例中，藉由設定第一電源110為輸入信號IN之邏輯高位準、第二電源120為輸出信號OUT及OUTB之邏輯高位準、第三電源130為輸出信號OUT及OUTB之邏輯低位準、及第四電源140設定為低於第二電源120之電源位準，HVLS 100可以第一操作模式操作。例如，第四電源140設定為第二電源120之一半。
第二操作模式(表300之第三列)為低電壓應用模式，其允許HVLS 100操作為正常位準移位器，將輸入信號IN之邏輯高位準位準移位至輸出信號OUT及OUTb之另一邏輯高位準。在一實施例中，藉由設定第一電源110為輸入信號IN之邏輯高位準、第二電源120為輸出信號OUT及OUTB之邏輯高位準、第三電源130接地表示輸出信號OUT及OUTb之邏輯低位準、及第四電源140設定為與第二電源120相同之電源位準，HVLS 100可以第二操作模式操作。
圖4為依據本發明之一實施例之經由HVLS 100而位 準移位數位信號從一電源至二或更多電源的方法流程圖400。儘管流程圖400中方塊係以特定順序顯示，動作之順序可予修改。因而，所描繪之實施例可以不同順序實施，且若干動作/方塊可並聯實施。此外，使用HVLS 100位準移位輸入信號從一電源位準至另一電源位準的各式實施例中可省略一或更多動作/方塊。圖4之流程圖係參照圖1-3之實施例予以描繪。
在方塊401，輸入級101接收以第一電源110操作之輸入信號IN。如文中所討論，以電源操作之信號係指該信號之邏輯高或低位準。在本範例中，輸入信號IN具有相應於第一電源110之邏輯高位準。在方塊402，輸入級101將輸入信號IN儲存為第一信號。在該等實施例中，輸入信號IN係藉由操作於第一電源110之信號調節單元101a儲存。在方塊403，輸入級101驅動第一信號作為第一差分信號(X0及X0b)至位準移位級102，用於位準移位第一差分信號(X0及X0b)。
在方塊404，位準移位級102將以第一電源110操作之第一差分信號(X0及X0b)位準移位至操作或具有第二電源120之第二信號(X3及X3b)，其中，第二電源位準120高於第一電源位準110。
方法進一步包含：藉由輸出級103接收第二信號作為第二差分信號(X3及X3b)；藉由第二信號調節單元103a儲存第二差分信號(X3及X3b)作為第三信號；以及藉由輸出級102之緩衝器驅動第三信號作為操作或具有 第二電源位準120之第三差分信號(OUT及OUTb)。
在一實施例中，藉由位準移位級102將第一差分信號(X0及X0b)從第一電源110位準移位至第二電源120之方法包含：將具相應源極端子之第一及第二P型電晶體MP1及MP2耦合至具有第二電源位準120之節點；分別並聯耦合第三及第四P型電晶體MP3及MP4至MP1及MP2；以及將MP3及MP4之相應閘極端子耦合至具有第二電源位準120之節點。在一實施例中，方法進一步包含經由MP1及MP2之汲極端子輸出第二信號；串聯耦合第五P型電晶體MP5與MP1；串聯耦合第一N型電晶體MN1與MP5；以及串聯耦合第二N型電晶體MN2與MN1。
在一實施例中，藉由位準移位級102將第一差分信號(X0及X0b)從第一電源110位準移位至第二電源120之方法進一步包含：耦合MP5之閘極端子至具有第三電源位準130之節點；耦合MN1之閘極端子至具有第四電源位準140之節點；以及耦合MN2之閘極端子至具有第一電源位準110之節點。在一實施例中，方法進一步包含於MN2之源極端子接收第一差分信號(X0及X0b)之一者；以及於MN2之源極端子及MP1之汲極端子之間耦合第一電容器C1。在一實施例中，方法進一步包含於MN4之源極端子接收第一差分信號(X0及X0b)之一者；以及於MN4之源極端子及MP2之汲極端子之間耦合第二電容器C2。
在一實施例中，方法進一步包含致能第一操作模式(表300之第二列)，亦稱為高壓應用模式，包括：指定超過P型電晶體可靠性電壓限制之電壓位準作為第二電源位準120；以及分別指定第二電源位準120之一半為第四電壓源位準140及第三電壓源位準130。
在一實施例中，方法進一步包含致能第二操作模式(表300之第三列)，亦稱為低電壓應用模式，包括：指定超過P型電晶體可靠性電壓限制之電壓位準為第二電源位準120；指定第二電源位準120為第四電壓源位準140；以及指定接地電源位準為第三電壓源位準130。
圖5為依據本發明之一實施例之包含處理器及具有HVLS 100之DC-DC轉換器之智慧裝置的系統-位準圖600。圖5亦描繪行動裝置之實施例的方塊圖，其中可使用平面介面連接器。計算裝置600表示行動計算裝置，諸如計算平板、行動電話或智慧手機、可支援無線的電子閱讀器、或其他無線行動裝置。將理解的是裝置600中通常顯示某些組件，而非該等裝置的所有組件。
裝置600包括處理器610及DC-DC轉換器690。在一實施例中，如參照圖1-4所討論，處理器610及/或DC-DC轉換器690包括HVLS 100。在一實施例中，DC-DC轉換器690可操作而藉由HVLS 100將輸入DC電壓轉換或移位為輸出DC電壓。在本發明之其他系統實施例中，一個以上組件可包含HVLS 100。例如，系統600可包含快閃記憶體660，且快閃記憶體可具有HVLS 100以 接收資料信號及移位資料信號，使得快閃記憶體可以正確資料電壓範圍接收及傳輸資料。在替代實施例中，系統600之資料匯流排可裝設依據本發明之各式實施例之至少一HVLS 100，確保其以正確資料電壓範圍傳輸及接收資料。本發明之仍又其他實施例可用於晶片上或晶片外DC-DC轉換器，例如DC-DC轉換器690，或非揮發性(快閃)記憶體程控電路中高壓驅動器。本發明之各式實施例亦可包含670內之網路介面，諸如無線介面，使得系統實施例可併入無線裝置，諸如行動電話或個人數位助理。
回頭參照圖5，處理器610可包括一或更多實體裝置，諸如微處理器、應用處理器、微控制器、可編程邏輯裝置、或其他處理裝置。藉由處理器610實施之處理作業包括其上執行應用及/或裝置功能之作業平台或作業系統的執行。處理作業包括關於基於人類使用者或基於其他裝置之I/O(輸入/輸出)的作業、關於電力管理的作業、及/或關於將裝置600連接至另一裝置的作業。處理作業亦可包括關於音頻I/O及/或顯示I/O的作業。
在一實施例中，裝置600包括音頻子系統620，其表示與提供音頻功能至計算裝置相關之硬體(例如音頻硬體及音頻電路)及軟體(例如驅動器、編解碼器)組件。音頻功能可包括揚聲器及/或頭戴式耳機輸出，以及麥克風輸入。該等功能之裝置可整合於裝置600中，或連接至裝置600。在一實施例中，使用者藉由提供由處理器610接收及處理之音頻命令而與裝置600互動。
顯示子系統630表示硬體(例如顯示裝置)及軟體(例如驅動器)組件，其為使用者提供視覺及/或觸覺顯示而與計算裝置互動。顯示子系統630包括顯示介面632，其包括用以提供顯示予使用者之特定螢幕或硬體裝置。在一實施例中，顯示介面632包括與處理器610分離之邏輯以實施關於顯示之至少若干處理。在一實施例中，顯示子系統630包括觸控螢幕(或觸控墊)裝置，其提供輸出及輸入至使用者。
I/O控制器640表示關於與使用者互動之硬體裝置及軟體組件。I/O控制器640可操作以管理硬體，其為音頻子系統620及/或顯示子系統630之一部分。此外，I/O控制器640描繪其餘裝置之連接點，其連接至裝置600，使用者經此可與系統互動。例如，可依附至裝置600之裝置可包括麥克風裝置、揚聲器或立體聲系統、視訊系統或其他顯示裝置、鍵盤或小鍵盤裝置、或與諸如讀卡機或其他裝置之特定應用一起使用之其他I/O裝置。
如上述，I/O控制器640可與音頻子系統620及/或顯示子系統630互動。例如，經由麥克風或其他音頻裝置之輸入可提供用於裝置600之一或更多應用或功能的輸入或命令。此外，可提供音頻輸出以取代或除了顯示輸出以外。在另一範例中，若顯示子系統包括觸控螢幕，顯示裝置亦充當輸入裝置，其可至少部分藉由I/O控制器640管理。在裝置600上亦可存在額外按鈕或開關以提供藉由I/O控制器640管理之I/O功能。
在一實施例中，I/O控制器640管理裝置，諸如加速計、攝像機、光感應器或其他環境感應器、或裝置600中可包括之其他硬體。輸入可為直接使用者互動之一部分，以及提供環境輸入至系統以影響其作業(諸如雜訊濾波、調整亮度檢測之顯示、應用攝像機之閃光燈、或其他特徵)。
在一實施例中，裝置600包括電力管理650，其管理電池電力使用、電池充電、及關於省電作業之特徵。記憶體子系統660包括記憶體裝置，用於將資訊儲存於裝置600中。記憶體可包括非揮發性(若至記憶體裝置之電力中斷，狀態未改變)及/或揮發性(若至記憶體裝置之電力中斷，狀態不定)記憶體裝置。記憶體660可儲存應用資料、使用者資料、音樂、相片、文件、或其他資料，以及關於系統600之應用及功能執行的系統資料(不論長期或暫時)。
實施例之元件亦提供作為機器可讀取媒體(例如記憶體660)，用於儲存電腦可執行指令(例如用以實施圖4之流程圖及文中所討論之任何其他處理的指令)。機器可讀取媒體(例如記憶體660)可包括但不侷限於快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光學卡、或適於儲存電子或電腦可執行指令之其他類型機器可讀取媒體。例如，本發明之實施例可下載作為電腦程式(例如BIOS)，其可藉由資料信號經由通訊鏈路(例如數據機或網路連接)而從遠端電腦 (例如伺服器)轉移至要求電腦(例如客戶端)。
連接670包括用以致能裝置600與外部裝置通訊之硬體裝置(例如無線及/或有線連接器及通訊硬體)及軟體組件(例如驅動程式、協定堆疊(protocol stack))。裝置可為分離裝置，諸如其他計算裝置、無線存取點或基地台、以及諸如頭戴式耳機、印表機、或其他裝置之週邊設備。
連接670可包括多個不同類型之連接。一般而言，裝置600經描繪具蜂巢式連接672及無線連接674。蜂巢式連接672一般係指蜂巢式網路，藉由無線載體提供連接，諸如經由GSM(全球行動通訊系統)或變化或衍生字、CDMA(分碼多重進接)或變化或衍生字、TDM(分時多工)或變化或衍生字、或其他蜂巢式服務標準予以提供。無線連接674係指並非蜂巢式之無線連接，可包括個人區域網路(諸如藍芽、近場等)、局域網路(諸如Wi-Fi)、及/或廣域網路(諸如WiMax)，或其他無線通訊。
週邊設備連接680包括硬體介面及連接器，以及軟體組件(例如驅動程式、協定堆疊)以實施週邊設備連接。將理解的是裝置600可為至其他計算裝置之週邊設備裝置(「至」682)，以及具有與其連接之週邊設備裝置(「自」684)。裝置600通常具有「對接」連接器，為諸如管理(例如下載及/或上載、改變、同步)裝置600上之內容，而連接至其他計算裝置。此外，對接連接器可 允許裝置600連接至某週邊設備，其允許裝置600控制例如至音頻視覺或其他系統之內容輸出。
除了所有權對接連接器或其他所有權連接硬體以外，裝置600可經由一般或以標準為基礎之連接器而實施週邊設備連接680。一般類型可包括通用序列匯流排(USB)連接器(其可包括任何數量不同硬體介面)、包括迷你顯示埠(MDP)之顯示埠、高解析度多媒體介面(HDMI)、韌體、或其他類型。
說明書中提及「實施例」、「一實施例」、「若干實施例」、或「其他實施例」意即結合實施例所說明之特徵、結構、或特性係包括於至少若干實施例中，但不一定為全部實施例。「實施例」、「一實施例」、或「若干實施例」之各式出現不一定均指相同實施例。若說明書陳述「可」、「可能」、「可以」包括組件、特徵、結構、或特性，則不需包括特定組件、特徵、結構、或特性。若說明書或申請專利範圍稱「一」元件，則並非表示僅一元件。若說明書或申請專利範圍稱「一其餘」元件，則並未排除存在一個以上其餘元件。
雖然本發明已結合其特定實施例予以說明，鑒於上述說明，對於本技藝中一般技術人士而言，該等實施例之許多替代、修改及變化將是顯而易見。本發明之實施例期望包含所有該等替代、修改及變化以便落入申請專利範圍之廣泛範圍。
提供摘要，其將允許讀者查明技術揭露之性質及要 點。該摘要經提交並了解其並非用以限制申請專利範圍之範圍或意義。下列申請專利範圍藉以併入詳細說明，且每一申請項立足於其本身作為個別實施例。
100‧‧‧高壓位準移位器
101、200‧‧‧輸入級
101a‧‧‧第一信號調節單元
102、210‧‧‧位準移位級
102a‧‧‧交叉耦合級
102b‧‧‧疊接級
103、220‧‧‧輸出級
103a‧‧‧第二信號調節單元
110‧‧‧第一電源位準
120‧‧‧第二電源位準
130‧‧‧第三電壓源位準
140‧‧‧第四電壓源位準
201‧‧‧反向器
202、203、221、222‧‧‧NOR邏輯閘
204、205‧‧‧反向緩衝器級
223、224‧‧‧緩衝器級
300‧‧‧表
400‧‧‧流程圖
401、402、403、404‧‧‧方塊
600‧‧‧計算裝置
610‧‧‧處理器
620‧‧‧音頻子系統
630‧‧‧顯示子系統
632‧‧‧顯示介面
640‧‧‧I/O控制器
650‧‧‧電力管理
660‧‧‧快閃記憶體
670‧‧‧連接
672‧‧‧蜂巢式連接
674‧‧‧無線連接
680‧‧‧週邊設備連接
682‧‧‧至
684‧‧‧自
690‧‧‧DC-DC轉換器
IN‧‧‧輸入信號
X0、X0b‧‧‧差分輸出
X2、X2b‧‧‧節點
X3、X3b‧‧‧差分信號
C1、C2‧‧‧升壓器電容器
MP1‧‧‧第一P型MOS電晶體
MP2‧‧‧第二P型MOS電晶體
MP3‧‧‧第三P型MOS電晶體
MP4‧‧‧第四P型MOS電晶體
MP5‧‧‧第五P型MOS電晶體
MP6‧‧‧第六P型MOS電晶體
MN1‧‧‧第一n型MOS電晶體
MN2‧‧‧第二n型MOS電晶體
MN3‧‧‧第三n型MOS電晶體
MN4‧‧‧第四n型MOS電晶體
OUT、OUTb‧‧‧第三信號
從以下提供之詳細說明及本發明之各式實施例的附圖，將更完全了解本發明之實施例，然而卻不應將本發明限制於特定實施例，而是僅用於說明及理解。
圖1為依據本發明之一實施例之高壓位準移位器的方塊位準架構。
圖2A為依據本發明之一實施例之高壓位準移位器之輸入驅動器的示意圖。
圖2B為依據本發明之一實施例之高壓位準移位器之位準移位級的示意圖。
圖2C為依據本發明之一實施例之高壓位準移位器之輸出級的示意圖。
圖3為表，顯示依據本發明之一實施例之高壓位準移位器之各式操作模式。
圖4為依據本發明之一實施例之經由高壓位準移位器將數位信號從一電源位準移位至二或更多電源的方法流程圖。
圖5為依據本發明之一實施例之包含處理器及具有高壓位準移位器之DC-DC轉換器之智慧裝置的系統-位準圖。
100‧‧‧高壓位準移位器
101‧‧‧輸入級
101a‧‧‧調節單元
102‧‧‧位準移位級
102a‧‧‧交叉耦合級
102b‧‧‧疊接級
103‧‧‧輸出級
103a‧‧‧調節單元
110‧‧‧第一電源位準
120‧‧‧第二電源位準
130‧‧‧第三電壓源位準
140‧‧‧第四電壓源位準

Claims (29)

  1. 一種用於位準移位之設備，包含：包括第一信號調節單元之輸入驅動器，該輸入驅動器係以第一電源位準操作並用於儲存輸入信號作為該第一信號調節單元中之第一信號；以及電路，用以接收該第一信號並提供至少部分依據該第一信號之第二信號，該第二信號從該第一電源位準位準移位至第二電源位準。
  2. 如申請專利範圍第1項之設備，進一步包含：包括第二信號調節單元之輸出驅動器，該輸出驅動器用以接收該第二信號並用於將該第二信號調節為第三信號，該輸出驅動器係以該第二電源位準操作並用於驅動出該第三信號。
  3. 如申請專利範圍第2項之設備，其中，該第一信號調節單元包括設定-重設(SR)正反器。
  4. 如申請專利範圍第2項之設備，其中，該第二信號調節單元包括設定-重設(SR)正反器。
  5. 如申請專利範圍第1項之設備，其中，該電路包含：疊接級；以及耦合至該疊接級之交叉耦合級。
  6. 如申請專利範圍第5項之設備，其中，該交叉耦合級包含：第一及第二P型電晶體，具耦合至具有該第二電源位 準之節點的相應源極端子。
  7. 如申請專利範圍第6項之設備，其中，該交叉耦合級包含：第三及第四P型電晶體分別並聯耦合至該第一及該第二P型電晶體，其中，該第三及該第四P型電晶體具耦合至具有該第二電源位準之該節點的相應閘極端子。
  8. 如申請專利範圍第6項之設備，其中，該第一及該第二P型電晶體之該汲極端子用於提供該第二信號。
  9. 如申請專利範圍第6項之設備，其中，該第一P型電晶體之閘極端子耦合至該第二P型電晶體之該汲極端子。
  10. 如申請專利範圍第6項之設備，其中，該第二P型電晶體之閘極端子耦合至該第一P型電晶體之該汲極端子。
  11. 如申請專利範圍第6項之設備，其中，該疊接級包含：第五P型電晶體，其與該第一P型電晶體串聯耦合；第一N型電晶體，其與該第五P型電晶體串聯耦合；以及第二N型電晶體，其與該第一N型電晶體串聯耦合。
  12. 如申請專利範圍第11項之設備，其中，該第五P型電晶體之閘極端子耦合至具有第三電源位準之節點。
  13. 如申請專利範圍第6項之設備，其中，該第一N 型電晶體之閘極端子耦合至具有第四電源位準之節點。
  14. 如申請專利範圍第6項之設備，其中，該第二N型電晶體之閘極端子耦合至具有該第一電源位準之節點。
  15. 如申請專利範圍第6項之設備，其中，該第二N型電晶體之源極端子用以接收該第一信號。
  16. 如申請專利範圍第6項之設備，進一步包含第一電容器，其耦合於該第二N型電晶體之源極端子與該第一P型電晶體之該端子之間。
  17. 如申請專利範圍第1項之設備，其中，具有該第一電源位準及第三及第四電源位準之該等節點為不同節點。
  18. 如申請專利範圍第6項之設備，其中，該疊接級包含：第六P型電晶體，其與該第二P型電晶體串聯耦合；第三N型電晶體，其與該第六P型電晶體串聯耦合；以及第四N型電晶體，其與該第三N型電晶體串聯耦合。
  19. 如申請專利範圍第18項之設備，其中，該第六P型電晶體之閘極端子耦合至具有第三電源位準之節點。
  20. 如申請專利範圍第18項之設備，其中，該第三N型電晶體之閘極端子耦合至具有第四電源位準之節點。
  21. 如申請專利範圍第18項之設備，其中，該第四N型電晶體之閘極端子耦合至具有該第一電源位準之節 點。
  22. 如申請專利範圍第18項之設備，其中，該第四N型電晶體之源極端子用以接收該第一信號。
  23. 如申請專利範圍第18項之設備，進一步包含第二電容器，其耦合於該第四N型電晶體之源極端子與該第二P型電晶體之汲極端子之間。
  24. 如申請專利範圍第1項之設備，其中，該輸入驅動器可操作以產生該第一輸入信號作為至該電路之差分輸入信號，且其中，該輸出級可操作以提供該輸出信號作為差分輸出信號。
  25. 一種用於位準移位輸入信號之方法，該方法包含：接收具有第一電源位準之該輸入信號；調節該輸入信號作為第一信號；驅動該第一信號作為至電路之第一差分信號，用於位準移位該第一差分信號；以及藉由該電路將具有該第一電源位準之該第一差分信號位準移位至具有第二電源位準之第二信號。
  26. 如申請專利範圍第25項之方法，進一步包含：接收該第二信號作為第二差分信號；調節該第二差分信號作為第三信號；以及驅動該第三信號作為具有該第二電源位準之第三差分信號。
  27. 一種系統，包含： 無線連接：以及處理器，其通訊地耦合至該無線連接，該處理器包含位準移位器，該位準移位器包括如申請專利範圍第1項至第24項設備之任一者。
  28. 如申請專利範圍第27項之系統，其中，該處理器係設於電源單元之DC-DC轉換器中，且其中，該系統進一步包含顯示單元。
  29. 如申請專利範圍第27項之系統，其中，該處理器包括高壓驅動器。
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