JP2001044814A - パワーオンリセット回路 - Google Patents

パワーオンリセット回路

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JP2001044814A JP2000193492A JP2000193492A JP2001044814A JP 2001044814 A JP2001044814 A JP 2001044814A JP 2000193492 A JP2000193492 A JP 2000193492A JP 2000193492 A JP2000193492 A JP 2000193492A JP 2001044814 A JP2001044814 A JP 2001044814A
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    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H—ELECTRICITY
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Abstract

(57)【要約】 【課題】 パワーがオンされるタイミングに関係なく、
安定的にリセット信号を生成するパワーオンリセット回
路を提供する。 【解決手段】 半導体素子でチップにパワーが稼働した
時、アクティブされるパワーオン信号に応答してリセッ
ト信号を生成するパワーオンリセット回路において、外
部回路から上記パワーオン信号を入力される入力手段
と、出力ノードを含んで、上記入力手段からの出力信号
が所望の電圧レベルに上昇する前に上記出力ノードで電
圧レベルがハイ電圧レベル信号からローレベル信号にト
グルされる第１反転手段と、上記出力ノードに連結さ
れ、上記出力ノードからの電圧レベルに応答して上記パ
ワーオンリセット信号を生成する手段とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は半導体集積回路に関
し、特に、初期のチップ動作時に印加されるパワーオン
（power-on）信号の駆動速度に関係なく安定的にリセッ
ト信号を生成するパワーオンリセット回路に関する。
【０００２】
【従来の技術】一般に、チップの初期化のための信号と
して用いられるリセット信号が外部フィンを介して入力
される場合、フィンの数の追加によるチップ価格の上昇
をまねく。したがって、リセットフィンを使用する代わ
りにチップ自体でパワーが稼働した時、自動的にリセッ
ト信号が一度生成できるようにする回路を内蔵している
べきであるが、この場合用いられる回路がパワーオンリ
セット回路である。
【０００３】図１は、従来の技術にかかるパワーオンリ
セット回路である。
【０００４】図１を参照して、従来のパワーオンリセッ
ト回路は、パワーオンP_ON信号を入力されて徐々にトグ
ルするパルス信号を出力する入力部１１０と、上記入力
部１１０の出力パルス信号に応答してパワーオンリセッ
ト信号（power-on reset：ＰＯＲ）を出力するシュミ
ットトリガ（schmitt trigger）１３０とよりなる。
【０００５】具体的には、上記入力部１１０は、上記パ
ワーオン信号P_ONとノードＮ１１との間に連結されたキ
ャパシタＣ１１と、ゲートで上記ノードＮ１１信号を入
力されてソースドレイン経路を介して上記ノードＮ１１
と接地電源とを連結するＮＭＯＳトランジスタＮＭ１１
と、ゲートで上記ノードＮ１１信号を入力されてソース
ドレイン経路を介して上記パワーオン信号と出力ノード
Ｎ１２とを連結するＰＭＯＳトランジスタＰＭ１１と、
上記出力ノードＮ１２と上記接地電源との間に連結され
たキャパシタＣ１２とを含んでなる。
【０００６】上記シュミットトリガ１３０は、シュミッ
トトリガインバータ１３１と、インバータＩＮＶ１１と
からなる。上記シュミットトリガインバータ１３１は、
ゲートで上記出力ノードＮ１２信号を入力されて、ソー
スドレイン経路を介して上記パワーオン信号と出力ノー
ドＮ１３とを連結する直列連結されたＰＭＯＳトランジ
スタＰＭ１３及びＰＭ１４と、ゲートで上記出力ノード
Ｎ１２信号を入力されて、ソースドレイン経路を介して
上記接地電源と上記出力ノードＮ１３とを連結する直列
連結されたＮＭＯＳトランジスタＮＭ１３及びＮＭ１４
と、ゲートで上記出力ノードＮ１３信号を入力されて、
ソースドレイン経路を介して上記接地電源と上記ＰＭＯ
ＳトランジスタＰＭ１３及びＰＭ１４の共通ノードＮ１
５を連結するＰＭＯＳトランジスタＰＭ１５と、ゲート
で上記出力ノードＮ１３信号を入力されてソースドレイ
ン経路を介して上記パワーオン信号と上記ＮＭＯＳトラ
ンジスタＮＭ１３及びＮＭ１４の共通ノードＮ１６とを
連結するＮＭＯＳトランジスタＮＭ１５とによりなる。
【０００７】上記のような構成を有するパワーオンリセ
ット回路の具体的な回路構成と動作を調べてみる。
【０００８】まず、図３（ａ）及び図３（ｂ）の一般的
なシュミットトリガインバータの入出力電圧波形及び電
圧伝達特性のヒステリシス（hysteresis）を参照して一
般的なシュミットトリガインバータの動作特性について
説明する。
【０００９】図３（ａ）に示したように、シュミットト
リガインバータは、入力信号ＶＩＮを“ハイ”で判断す
る基準である第１電圧レベルＶＩＤと、上記入力信号を
“ロー”で判断する基準である第２電圧レベルＶＩＵと
によって出力信号を反転して出力する。
【００１０】具体的には、上記入力信号ＶＩＮが上記第
１電圧レベルＶＩＤより大きい場合には、入力を“ハ
イ”で、上記入力信号が上記第２電圧レベルＶＩＵより
小さい場合には、入力を“ロー”で、判断して、上記入
力信号を反転して出力ＶＯＵＴし、上記入力信号が上記
第１電圧レベルＶＩＤと上記第２電圧レベルＶＩＵとの
間に存在する場合には動作しない。
【００１１】このような動作特性のため、シュミットト
リガインバータは、入力信号にノイズ（noise）による
グリッチ（glitch）が発生する場合にも、上記第１電圧
レベルと上記第２電圧レベルとの間で変化がある場合に
は出力に影響を及ぼさない。
【００１２】また、図３（ｂ）に示すように、上記入力
信号ＶＩＮが上記第１電圧レベル、または上記第２電圧
レベルを過ぎて行く場合に、出力信号を急激に反転させ
て、入力信号の遷移（transition）時間に関係なく、出
力信号を生成する。
【００１３】このように、上記シュミットトリガインバ
ータは、スロー信号（slow signal）の遷移特性を向上
させ、ノイズ成分を除去することに有効に用いられる。
【００１４】図１の従来のパワーオンリセット回路の動
作を調べてみると、上記パワーオンP_ON信号がアクティ
ブされてキャパシタＣ１１に印可されると、ノードＮ１
１の電位が瞬間的に上記パワーオン信号によって上昇
し、ＮＭＯＳトランジスタＮＭ１１をターンオン（turn
-on）させて、上記ノードＮ１１は、徐々にプルダウン
され、これにより上記ＮＭＯＳトランジスタＮＭ１１は
ターンオフされる。
【００１５】上記ノードＮ１１がプルダウンされてＰＭ
ＯＳトランジスタＰＭ１１がターンオンされると、キャ
パシタＣ１２が徐々に充電されながら上記入力部１１０
の出力ノードＮ１２をプルアップしてトグル（toggle）
させる。
【００１６】上記入力部１１０の出力が一度トグルされ
たら、上記ノードＮ１１が徐々にプルアップされて上記
ＰＭＯＳトランジスタＰＭ１１がターンオフ（turn-of
f）され、上記出力ノードＮ１２は、徐々にプルダウン
されてもう一度トグルされ、上記入力部１１０の出力ノ
ードＮ１２は、“ロー”から“ハイ”に、“ハイ”から
“ロー”に徐々に遷移されて上記シュミットトリガ１３
０に入力される。
【００１７】上記入力部１１０の出力ノードＮ１２信号
が徐々に“ロー”から“ハイ”レベルに遷移されれば、
上記シュミットトリガインバータ１３１では、入力信号
が上記第１電圧レベルＶＩＤ以上に印加される瞬間反転
された信号であるロジック“ロー”を出力し、また反転
されて出力ノードＮ１２信号が“ハイ”から“ロー”レ
ベルに遷移されて上記第２電圧レベルＶＩＵ以下に印加
される瞬間、上記パワーオンリセット信号ＰＯＲが“ハ
イ”から“ロー”にトグルされた信号を出力し、上記パ
ワーオンリセット回路の出力信号である上記パワーオン
リセット信号が“ハイ”のパルス信号を出力する。
【００１８】図２は、従来の他のパワーオンリセット回
路として、パワーオンリセット回路は、パワーオンP_ON
信号に応答してトグル信号を出力する入力部２１０と、
上記トグル信号に応答してパワーオンリセット信号ＰＯ
Ｒを出力するシュミットトリガインバータ２３１、及び
出力部２５０と、上記シュミットトリガインバータ２３
０の出力ノードＮ２３信号を上記入力部２１０に帰還す
る帰還部２７０とによりなる。
【００１９】上記入力部２１０は、ゲートでノードＮ２
０を入力されてソースドレイン経路を介して出力ノード
Ｎ２１に上記パワーオン信号を伝達するＰＮＯＳトラン
ジスタＰＭ２１と、ゲートで上記ノードＮ２０を入力さ
れてソースドレイン経路を介して上記出力ノードＮ２１
に接地電源を伝達するＮＭＯＳトランジスタＮＭ２１
と、ゲートで上記出力ノードＮ２１を入力されてソース
とドレインが上記接地電源と連結されたＭＯＳキャパシ
タＣ２１とによりなる。
【００２０】上記シュミットトリガインバータ１３１
は、図１のシュミットトリガインバータ１３１と同様に
構成され、上記出力部２５０は、上記シュミットトリガ
インバータ１３１の出力ノードＮ２３信号をラッチ２５
５及びバッファリングして上記パワーオンリセット信号
を出力するインバータＩＮＶ２１、ＩＮＶ２２、ＩＮＶ
２３、ＩＮＶ２４、及びＩＮＶ２５によりなる。また、
上記帰還部２７０は、上記ノードＮ２０信号を反転する
インバータＩＮＶ２８と、上記インバータの出力ノード
Ｎ２７信号と上記出力ノードＮ２３信号を入力とするNA
NDゲートND２７と、上記NANDゲートND２７の出力信号を
バッファリングして上記ノードＮ２０信号を出力するイ
ンバータＩＮＶ２６、ＩＮＶ２７とにより構成される。
【００２１】上記のような構成を持つ他の技術による従
来のパワーオンリセット回路の動作について調べてみ
る。
【００２２】上記パワーオンP_ON信号がアクティブされ
れば、初期に“ロー”に入力される上記ノードＮ２０信
号により上記ＰＭＯＳトランジスタＰＭ２１がターンオ
ンされて上記ＭＯＳキャパシタＣ２１が徐々に充電され
ながら上記出力ノードＮ２１が“ハイ”に徐々にトグル
され、これに応答して上記シュミットトリガインバータ
１３１の上記出力ノードＮ２３信号が“ハイ”から“ロ
ー”にトグルされ、上記出力ノードＮ２３信号は、上記
出力部２５０でラッチ及びバッファリングを経て上記パ
ワーオンリセット信号ＰＯＲを“ロー”にアクティブさ
せる。
【００２３】“ハイ”レベルである上記シュミットトリ
ガインバータ２３１の出力信号が上記帰還部２７０を経
て上記入力部２１０に帰還されることによって、そうい
う帰還信号が上記パワーオンリセット信号ＰＯＲを“ハ
イ”レベルにする。上記ノードＮ２０信号は、上記帰還
部２７０から継続的に“ハイ”の信号として出力され
て、上記パワーオンリセット信号も“ハイ”を維持す
る。
【００２４】しかし、上記従来の技術によるパワーオン
リセット回路は、パワーが印可されてオンされる時間が
長く（数μｓ〜数ms）入力される場合、動作をしない。
【００２５】図１の従来のパワーオンリセット回路の場
合には、パワーオンP_ON信号が１０μｓ内にパワー電源
まで上がってからパワーオンリセット信号が動作する。
上記パワーオン信号が徐々に印加される場合、上記キャ
パシタＣ１１に全部充電され、上記ノードＮ２１が上記
パワーオン信号について行けなくなる。よって上記出力
ノードＮ２３がトグルされず、リセット信号を生成する
ことができない。
【００２６】また、図２の他の従来のパワーオンリセッ
ト回路の場合には、上記パワーオンP_ON信号がオンとな
る時間が長くなれば、上記入力部２１０の入力ノードＮ
２０信号により、上記ＰＭＯＳトランジスタＰＭ２１が
ターンオンされて、上記出力ノードＮ２１が“ハイ”と
なる以前に上記帰還部２７０の帰還によって上記ノード
Ｎ２１は、続けて“ハイ”となり、上記出力ノードＮ２
１が“ロー”となって上記パワーオンリセット信号ＰＯ
Ｒが“ハイ”にトグルされた後、続けてその信号を維持
する。
【００２７】しかしながら、大部分の高価の装備の場
合、装備の損傷をなくすためにパワーをゆっくりオンさ
せるため、上記のようなパワーオンリセット回路を使用
する場合、パワーオン時間が長くなることによってリセ
ット回路が動作しない。
【００２８】
【発明が解決しようとする課題】本発明は、上述したよ
うな従来技術の問題点を解決するために創案されたもの
であり、パワーがオンされるタイミングに関係なく、安
定的にリセット信号を生成するパワーオンリセット回路
を提供することをその目的としている。
【００２９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体素子でチップにパワーが稼働した
時、アクティブされるパワーオン信号に応答してリセッ
ト信号を生成するパワーオンリセット回路において、外
部回路から上記パワーオン信号を入力される入力手段
と、出力ノードを含んで、上記入力手段からの出力信号
が所望の電圧レベルに上昇する前に上記出力ノードで電
圧レベルがハイ電圧レベル信号からローレベル信号にト
グルされる第１反転手段と、上記出力ノードに連結さ
れ、上記出力ノードからの電圧レベルに応答して上記パ
ワーオンリセット信号を生成する手段とを備えてなる。
【００３０】以下、本発明が属する技術分野において通
常の知識を有する当業者が本発明の技術的思想を容易に
実施できるように、本発明の最も好ましい実施例を添付
した図面を参照し説明する。
【００３１】図４は、本発明の一実施例にかかるパワー
オンリセット回路である。
【００３２】図４を参照して、パワーオンリセット回路
は、パワーオンP_ON信号を入力として、上記パワーオン
信号の影響を減殺して出力ノードＮ４１信号を生成する
入力部４１０と、上記入力部４１０の出力ノードＮ４１
信号を反転した出力ノードＮ４５信号を生成するシュミ
ットトリガインバータ４３０と、上記シュミットトリガ
インバータ４３０の出力ノードＮ４５信号に応答してパ
ワーオンリセット信号ＰＯＲを生成するリセット信号生
成部４５０とによりなる。
【００３３】上記入力部４１０は、ゲートで接地電源を
入力されてターンオンされて開いているソースドレイン
経路を介して上記出力ノードＮ４１に上記パワーオンP_
ON信号を伝達するＰＭＯＳトランジスタＰＭ４１、及び
上記出力ノードＮ４１と接地電源ライン間に連結された
キャパシタＣ４１とによりなる。
【００３４】上記シュミットトリガインバータ４３０
は、ゲートで上記出力ノードＮ４１信号を各々入力され
て上記パワーオン（P_ON）信号とノードＮ４２間に直列
連結されたＰＭＯＳトランジスタＰＭ４３及びＰＭ４４
と、上記出力ノードＮ４１信号を各々入力されて上記ノ
ードＮ４２と上記接地電源間に直列連結されたＮＭＯＳ
トランジスタＮＭ４３及びＮＭ４４と、上記ノードＮ４
２信号をゲートで入力されてソースドレイン経路を介し
て上記ＮＭＯＳトランジスタＮＭ４３及びＮＭ４４の共
通ノードＮ４３に上記パワーオン信号を伝達するＮＭＯ
ＳトランジスタＮＭ４５と、上記ノードＮ４２信号をゲ
ートで入力されてソースドレイン経路を介して上記ＰＭ
ＯＳトランジスタＰＭ４３及びＰＭ４４の共通ノードで
あって上記シュミットトリガインバータ４３０の出力ノ
ードＮ４５に接地電源を伝達するＰＭＯＳトランジスタ
ＰＭ４５とによりなる。
【００３５】上記リセット信号生成部４５０は、上記シ
ュミットトリガインバータ４３０の出力ノードＮ４５信
号を反転及びバッファリングする多数のインバータＩＮ
Ｖ４１、ＩＮＶ４２、及びＩＮＶ４３と、上記インバー
タＩＮＶ４３の出力ノードＮ４７信号と、上記インバー
タＩＮＶ４３の出力信号を所定の時間遅延４５５したノ
ードＮ４９信号を入力として上記パワーオンリセット信
号ＰＯＲを出力する排他的論理和ゲートＸＯＲ４１とに
よりなる。上記遅延素子４５５は、インバータＩＮＶ４
４及びＩＮＶ４５と、キャパシタＣ４５とによりなり、
上記パワーオンリセット信号のパルス幅を決定する。
【００３６】図５のタイミング図を参照し上記のような
構成を持つ本発明の動作について説明する。
【００３７】チップにパワーが供給される上記パワーオ
ンP_ON信号は、使用する装備に応じて徐々に印加される
ものと、速い時間内に印加されるものなどがある。この
ような多様なパワーオン信号に対してリセット信号を生
成するためのものが上記入力部４１０と、上記シュミッ
トトリガインバータ４３０である。
【００３８】まず、上記入力部４１０は、ゲートで接地
電圧を印加されてターンオンされているＰＭＯＳトラン
ジスタＰＭ４１を介して上記出力ノードＮ４１に印加す
れば、上記キャパシタＣ４１に蓄積されながら上記出力
ノードＮ４１の電位が上昇する。
【００３９】上記ＰＭＯＳトランジスタＰＭ４１と上記
キャパシタＣ４１とは、上記パワーオン信号の入力を上
記出力ノードＮ４１に伝達する機能だけでなく、上記パ
ワーオン信号が瞬間的に（数ns〜数十ns）オフされるグ
リッチ（glitch）が発生した時にも、全体システムがリ
セットされないように、ある程度上記パワーオンリセッ
ト信号を維持するようにする機能を担当する。この場
合、上記Ｃ４１と上記ＰＭ４１の長さ（length）を調節
することにより、所望のパワーグリッチ免疫性（immuni
ty）を得ることができる。
【００４０】次に、上記シュミットトリガインバータ４
３０は、一般的な出力ノードであるＮ４２の代わりにＮ
４４ノードから出力信号を得ることによって、上記シュ
ミットトリガインバータ４３０の入力信号であるノード
Ｎ４１に入力される信号が徐々に印可されても上記出力
ノードＮ４４で“ハイ”から“ロー”にトグルされた信
号を出力する。
【００４１】具体的に調べてみると、上記パワーオン信
号が印可されて、入力部４１０から信号が伝達される過
程において、上記ノードＮ４１は、“ロー”信号であっ
たため、上記ＰＭＯＳトランジスタＰＭ４３とＰＭ４４
がターンオンされ、上記ノードＮ４２と上記ノードＮ４
４とが“ハイ”となる状態で、上記パワーオン信号によ
り上記ノードＮ４１が“ハイ”に上がり、上記ＮＭＯＳ
トランジスタＮＭ４３とＮＭ４４がターンオンされて上
記ノードＮ４２をプルダウンさせる。これに応答して上
記ＰＭＯＳトランジスタＰＭ４５がターンオンされなが
ら上記ノードＮ４４が“ロー”にトグルされて上記リセ
ット信号生成部４５０に印可される。
【００４２】上記出力ノードＮ４４信号がインバータＩ
ＮＶ４１、ＩＮＶ４２、及びＩＮＶ４３によって反転及
び増幅されて上記ノードＮ４５に伝達され、上記ノード
Ｎ４５信号は、上記遅延手段４５５の遅延時間ほど遅延
された信号と、上記ノードＮ４５信号が上記ＸＯＲゲー
トＸＯＲ４１に入力されて“ハイ”のパルスを持つ上記
パワーオンリセット信号ＰＯＲをアクティブさせる。
【００４３】また、上記パワーオン信号が徐々に入力さ
れても上記出力ノードＮ４４は、“ハイ”から“ロー”
にトグルされた信号を出力して、上記リセット信号生成
部４５０で“ハイ”のパルスを持つリセット信号を生成
する。
【００４４】本発明の技術思想は、上記好ましい実施例
によって具体的に記述されたが、上記した実施例はその
説明のためのものであって、その制限のためのものでな
いことに留意されるべきである。また、本発明の技術分
野の通常の専門家であるならば、本発明の技術思想の範
囲内で種々の実施例が可能であることを理解されるべき
である。
【００４５】
【発明の効果】上記したとおり本発明によれば、パワー
オンリセット回路において、パワーがオンされるタイミ
ングに関係なく、安定的にリセット信号を生成して上記
パワーオンリセット回路を応用するチップのパワーに対
する応用範囲を広くすることができる。
【図面の簡単な説明】
【図１】従来の技術にかかるパワーオンリセット回路を
示す図面である。
【図２】従来の技術にかかるパワーオンリセット回路を
示す図面である。
【図３】（ａ）、（ｂ）は、一般的なシュミットトリガ
インバータの入出力電圧波形及び電圧伝達特性のヒステ
リシス（hysteresis）を示す図面である。
【図４】本発明の一実施例にかかるパワーオンリセット
回路を示す図面である。
【図５】本発明の一実施例にかかるパワーオンリセット
回路の動作タイミング図を示す図面である。
【符号の説明】
４１０ 入力部 ４３０ シュミットトリガ ４５０ リセット信号生成部 P_ON パワーオン信号 ＰＯＲ パワーオンリセット信号

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子でチップにパワーが稼働した
    時、アクティブされるパワーオン信号に応答してリセッ
    ト信号を生成するパワーオンリセット回路において、 外部回路から上記パワーオン信号を入力される入力手段
    と、 出力ノードを含んで、上記入力手段からの出力信号が所
    望の電圧レベルに上昇する前に上記出力ノードで電圧レ
    ベルがハイ電圧レベル信号からローレベル信号にトグル
    される第１反転手段と、 上記出力ノードに連結され、上記出力ノードからの電圧
    レベルに応答して上記パワーオンリセット信号を生成す
    る手段とを備えることを特徴とするパワーオンリセット
    回路。
  2. 【請求項２】 上記第１反転手段は、シュミットトリガ
    インバータであることを特徴とする請求項１記載のパワ
    ーオンリセット回路。
  3. 【請求項３】 上記シュミットトリガインバータは、 互いに直列連結され、各々が上記入力手段からの出力信
    号に応答して上記パワーオン信号を第１ノード（Ｎ４
    ２）に伝達するソース及びドレインを有している第１及
    び第２プルアップ手段と、 互いに直列連結され、各々が上記入力手段からの出力信
    号に応答して上記伝達されたパワーオン信号をプルダウ
    ンさせるためのソース及びドレインを有している第１及
    び第２プルダウン手段と、 ゲートが上記第１ノード（Ｎ４２）に連結されて第２ノ
    ード（Ｎ４３）にパワーオン信号を提供するＮＭＯＳト
    ランジスタと、 ゲートが上記第１ノード（Ｎ４２）に連結されて上記出
    力ノード（Ｎ４４）を接地レベルに連結させるＰＭＯＳ
    トランジスタとによりなり、上記第１反転手段の出力ノ
    ード（Ｎ４４）が上記第１及び第２プルアップ手段間に
    連結され、上記第１及び第２プルダウン手段が第２ノー
    ド（Ｎ４３）に連結されたことを特徴とする請求項２記
    載のパワーオンリセット回路。
  4. 【請求項４】 上記パワーオンリセット信号を生成する
    ための手段は、 上記シュミットトリガインバータの出力ノード（Ｎ４
    ４）の電圧レベルを反転及びバッファリングするための
    第２反転手段と、 上記第２反転手段からの出力信号を遅延させるための遅
    延手段と、 上記第２反転手段及び上記遅延手段からの出力信号を入
    力される排他的論理和ゲートとによりなることを特徴と
    する請求項３記載のパワーオンリセット回路。
  5. 【請求項５】 上記遅延手段は、 上記第２反転手段からの出力信号を入力される第１イン
    バータと、 上記第１インバータと上記接地電圧レベルとの間に連結
    された第１キャパシタと、 上記第１キャパシタに連結され、上記第１インバータか
    らの出力信号を受信する第２インバータとによりなるこ
    とを特徴とする請求項４記載のパワーオンリセット回
    路。
  6. 【請求項６】 上記パワーオン信号を上記第１反転手段
    に伝達するための信号伝達用トランジスタと、 上記信号伝達用トランジスタ及び接地電源レベル間に連
    結されたキャパシタとによりなることを特徴とする請求
    項１記載のパワーオンリセット回路。
JP2000193492A 1999-06-30 2000-06-27 パワーオンリセット回路 Expired - Lifetime JP4694674B2 (ja)

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