JP4806724B2 - 自己バイアス容量フィードバック段を使用するアナログ電圧の生成 - Google Patents
自己バイアス容量フィードバック段を使用するアナログ電圧の生成 Download PDFInfo
- Publication number
- JP4806724B2 JP4806724B2 JP2009544294A JP2009544294A JP4806724B2 JP 4806724 B2 JP4806724 B2 JP 4806724B2 JP 2009544294 A JP2009544294 A JP 2009544294A JP 2009544294 A JP2009544294 A JP 2009544294A JP 4806724 B2 JP4806724 B2 JP 4806724B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- output
- stage
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Dc-Dc Converters (AREA)
- Control Of Electrical Variables (AREA)
Description
パワーアイランド設計技術の有効性は、また、特定のパワーアイランドの特定の必要性のための基準電圧が要求される可能性があることを意味する。
低出力不揮発性メモリモジュールの場合は、前述した必要条件の収束である。様々な電圧が、チップ上で利用可能にされなければならず、それにもかかわらず、様々な電圧生成段における静的消費電力は、極めて望ましくない。
同じ発明者による係属中の米国特許出願(2006年7月31日に出願された「Hybrid Charge Pump Regulation 」という米国特許出願第11/497,465号/特許文献1)は、電圧発生回路のフィードバックループにおける容量分圧器の利点に注目した。この例において、図2に説明するように、図の右に示されたオペアンプは、左上に示されたチャージポンプを駆動して、基準電圧Vref×容量比に等しいレベルで出力を維持する。
本願は、その回路に対する著しい改良を開示する。
・低減された静電流ドレイン
・より正確なアナログ電圧生成
・低減された消費電力
・より単純なシステムアーキテクチャ
・所定の電力量内で多くの電圧レベルをもたらす能力
・より小さなレイアウト−これは、コンデンサ自体の比が、本発明によって、動作点を決定する場合にそれほど重要ではないために可能であり、したがって、正確な比が必要ならば、非常に大きなコンデンサを使用することはもはや必要ではない。
初期相の間(SWが高く駆動される)、基準電流Irefおよび負荷Rは、ほぼIrefRに出力ノードを駆動する(信号SWが十分この値を上回っていれば、ダイオードドロップはない)。オペアンプの出力が、ここで、その入力(およびノードdiv)に接続されるので、オペアンプは、Vrefと等しくするためにVdivを駆動する。SWはまた、PMOSをゲート制御して、オペアンプがこのとき出力ノードを駆動することができないことを確実にすることに留意するべきである。
これらのカーブは、オペアンプ固有の困難さ、すなわち、不確実な直流オフセットを説明するので平行である。3つの楕円ブロブが示すように、単に入力電圧を設定することは、どの動作曲線が正確なものかを伝えない。これは、コンデンサ比を掛けた直流オフセット電圧が出力ノード上で直流誤差成分に形が変わるので、図2の回路に差を生じる。
当業者に認識されるように、本願に記載された革新的な概念は、出願の多大な範囲にわたって修正し変更することができ、従って、特許されるべき主題の範囲は、論じた特定の例示の教示のいずれによっても限定されない。それは、添付の特許請求の範囲の精神および広い範囲内にある代案、修正例および変更例をすべて包含することが意図される。
別の例について、ダイオードドロップを回避するために、必要に応じてパスゲートを使用することができる。
別の例について、他の回路トポロジーを、プリチャージ相の間に正確な出力値を設定するために使用することができる。
別の例について、タイミング関係は、前述したものほど単純である必要はない。任意に、いくつかは、2つプリセットゲート間および定常状態のドライバ操作の開始のタイミングで曲がるおよび/またはギャップを調整し、またはSWによってゲート制御され、すべて示される異なるトランジスタは、互いに曲げられることができる。
別の例について、プリチャージ相は、出力電圧において長期ドリフトを回避するために繰り返し実行することができる。
出願された特許請求の範囲は、可能な限り包括的であることが意図され、主題は、意図的に断念されたり、ゆだねられたり、放棄されない。
Claims (23)
- 電圧を制御する方法であって、
稼動相の間に、出力接続の電圧を容量分割して、前記出力接続を駆動するために動作可能なように接続される差動段に入力をもたらすアクションと、
前記稼動相の前に、前記入力をプリチャージして前記差動段を高利得操作レジームにセットしながらも、前記出力接続を直接駆動するアクションと、
を含む方法。 - 電圧を制御する方法であって、
(a)初期相において、電流消費電圧生成段を接続して、出力接続を駆動するアクションと、
(b)稼動相において、前記出力接続の電圧の容量分割された一部分を、前記出力接続で電流成分を制御するために動作可能なように接続される差動段にフィードバックすることによって、前記出力接続の電圧を制御するアクションと、を含み、
前記初期相の間に、前記差動段は、高利得条件にバイアスをかけられる方法。 - 電圧を制御する方法であって、
初期相では電流消費電圧生成段を出力接続に動作可能なように接続するが、稼動相ではそのように接続しないアクションと、
前記稼動相では、前記出力接続の電圧を容量分割することによって、前記出力接続に直流結合されていない前記出力接続の電圧の容量分割された一部分を生成するが、前記初期相ではそれをしないアクションと、
前記容量分割された一部分を、前記入力電圧と基準電圧との差に対応する出力をもたらすために接続される少なくとも1つの差動段に入力電圧として動作可能なように接続するアクションと、
前記差動段の前記出力に従って、前記出力接続で少なくとも1つの電流ドライバを制御するアクションと、
を含む方法。 - 集積回路であって、
それぞれが、基準入力を受けるために接続され、前記出力接続に直流結合されていないフィードバック入力によって駆動される差動段を使用して、少なくとも数回の間、それぞれの出力接続に対して電気的駆動を制御するように構成され、前記フィードバック入力をプリチャージして、前記差動段を高利得操作レジームにセットしながらも、少なくとも他の数回の間、前記出力接続を直接駆動するように構成された多数の電圧生成段を備える集積回路。 - 集積回路であって、
少なくとも1つの電圧基準段と、
前記電圧基準段から導かれる少なくとも1つの基準入力を受けるためにそれぞれが接続され、前記出力接続に直流結合されていないフィードバック入力によって駆動される差動段を使用して、稼動相の間にそれぞれの出力接続に対して駆動を制御するように構成され、前記フィードバック入力をプリチャージして前記差動段を高利得操作レジームにセットしながらも、プリチャージ相の間に、前記出力接続を直接駆動するように構成された多数の第2の電圧生成段と、
を備える集積回路。 - 電圧制御回路であって、
初期相の間に、固定電圧に出力接続を駆動するが、稼動相の間には固定電圧に出力接続を駆動しない第1の段と、
前記出力接続に直流結合されていない前記出力接続の電圧の容量分割された一部分に依存して、前記稼動相の間に、前記固定電圧に前記出力接続を駆動する差動段と、を備え、
前記第1の段は、さらに、前記稼動相以外の少なくとも数回の間に、前記差動段をプリチャージする電圧制御回路。 - 電圧制御回路であって、
稼動相の間に、交流フィードバック入力によって駆動され、直流フィードバック入力によっては駆動されない差動段を使用して、出力接続に対して駆動を制御するための手段と、
前記稼動相を除いて、前記出力接続の電圧をプリチャージし、さらに、前記交流フィードバック入力をプリチャージして、高利得操作レジームに前記差動段をセットするための手段と、
を備える電圧制御回路。 - 電圧生成回路であって、
稼動相の場合、所望の電圧にノードを駆動するが直流安定していない低出力駆動段と、
直流安定し、前記低出力駆動段よりも多くの電力を消費し、前記低出力駆動段が稼動していない少なくとも数回の間、前記所望の電圧に前記ノードを駆動するさらなる駆動段と、を備え、
稼動相でない場合、前記低出力駆動段も時々接続されて、所望の動作点に前記低出力駆動段にバイアスをかける回路をプリチャージする電圧生成回路。 - 回路であって、
基準電圧レベルをもたらす電圧源に接続される第1の入力端子と、第2の入力端子と、出力端子とを有する差動増幅器と、
出力ノードであって、前記回路の第1の操作段では前記出力ノードをプリチャージ回路によって出力電圧レベルまで充電し、前記回路の第2の操作段では前記プリチャージ回路を止める出力ノードと、
前記出力ノードと共通する第1のノードと前記第2の入力端子と共通する第2のノードとを有する容量分圧器であって、前記回路の第1の操作段では、前記出力端子を前記第2の入力端子に接続し、それによって前記差動増幅器が基準電圧レベルまで前記第2のノードを駆動し、さらに前記回路の第2の操作段では、前記第2のノードでの電圧レベルを、前記容量分圧器と前記差動増幅器に直流結合されていないフィードバックとによって基準電圧レベルに維持する容量分圧器と、
を備える回路。 - 請求項9記載の回路において、
電圧源と前記出力ノードとがやり取りされるプルアップトランジスタをさらに備え、それによって前記プルアップトランジスタを前記差動増幅器によって駆動して、出力負荷における変化に応じて電圧出力レベルで前記出力ノードを維持する回路。 - 請求項9記載の回路において、
接地端子と前記出力ノードに接続されるプルダウントランジスタをさらに備え、それによって前記プルダウントランジスタを前記差動増幅器によって駆動して、出力負荷における変化に応じて電圧出力レベルで前記出力ノードを維持する回路。 - 請求項9記載の回路において、
前記プリチャージ回路は、電流源とレジスタとを備える回路。 - 請求項9記載の回路において、
前記直流結合されていないフィードバックは、前記差動増幅器によって制御されたゲートを有するプルアップトランジスタを含む回路。 - 請求項9記載の回路において、
前記直流結合されていないフィードバックは、前記差動増幅器によって制御されたゲートを有するプルダウントランジスタを含む回路。 - 請求項9記載の回路において、
前記出力端子を前記第2の入力端子に接続するためのスイッチをさらに備える回路。 - 請求項9記載の回路において、
前記出力ノードを前記プリチャージ回路に接続するためのスイッチをさらに備える回路。 - 請求項9記載の回路において、
前記プリチャージ回路を止めるためのスイッチをさらに備える回路。 - 請求項9記載の回路において、
前記容量分圧器は、第1のコンデンサ(C1)と第2のコンデンサ(C2)とを備え、出力電圧レベルに対する前記第2のノードでの電圧の比は、C1/(C1+C2)である回路。 - 回路であって、
出力ノードと、
出力電圧レベルで前記出力ノードをプリチャージする第1の段と、
前記第1の段が停止している場合、出力電圧レベルで前記出力ノードを維持する第2の段と、を備え、
前記第2の段は、前記出力ノードを含む直流結合されていないフィードバックを含む回路。 - 請求項19記載の回路において、
前記第1の段は電流源を備え、前記第2の段は差動増幅器を備える回路。 - 請求項19記載の回路において、
前記直流結合されていないフィードバックは、容量分圧器を備える回路。 - 請求項21記載の回路において、
前記容量分圧器は、第1のコンデンサ(C1)と第2のコンデンサ(C2)とを備え、出力電圧レベルに対する前記第1のコンデンサと前記第2のコンデンサとの間のノードでの電圧レベルの比は、C1/(C1+C2)である回路。 - 請求項19記載の回路において、
前記直流結合されていないフィードバックは、プルアップトランジスタを含む回路。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/618,917 US7626447B2 (en) | 2007-01-01 | 2007-01-01 | Generation of analog voltage using self-biased capacitive feedback stage |
US11/618,918 | 2007-01-01 | ||
US11/618,918 US7492214B2 (en) | 2007-01-01 | 2007-01-01 | Analog voltage generator with self-biased capacitive feedback stage |
US11/618,917 | 2007-01-01 | ||
PCT/US2007/089072 WO2008083292A1 (en) | 2007-01-01 | 2007-12-28 | Generation of analog voltage using self-biased capacitive feedback stage |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010515173A JP2010515173A (ja) | 2010-05-06 |
JP2010515173A5 JP2010515173A5 (ja) | 2011-02-10 |
JP4806724B2 true JP4806724B2 (ja) | 2011-11-02 |
Family
ID=39588998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009544294A Expired - Fee Related JP4806724B2 (ja) | 2007-01-01 | 2007-12-28 | 自己バイアス容量フィードバック段を使用するアナログ電圧の生成 |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP2126924B1 (ja) |
JP (1) | JP4806724B2 (ja) |
KR (1) | KR101336849B1 (ja) |
TW (1) | TWI460730B (ja) |
WO (1) | WO2008083292A1 (ja) |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03136362A (ja) * | 1989-10-23 | 1991-06-11 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
US5352972A (en) * | 1991-04-12 | 1994-10-04 | Sgs-Thomson Microelectronics, S.R.L. | Sampled band-gap voltage reference circuit |
US5563504A (en) * | 1994-05-09 | 1996-10-08 | Analog Devices, Inc. | Switching bandgap voltage reference |
US6101118A (en) * | 1997-11-21 | 2000-08-08 | Stmicroelectronics, S.R.L. | Voltage regulator for single feed voltage memory circuits, and flash type memory in particular |
JP2001095234A (ja) * | 1999-09-20 | 2001-04-06 | Toshiba Corp | 半導体集積回路 |
US6288951B1 (en) * | 2000-09-29 | 2001-09-11 | Advanced Micro Devices | Method and apparatus for continuously regulating a charge pump output voltage using a capacitor divider |
US6424585B1 (en) * | 1994-08-04 | 2002-07-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a voltage down converter stably generating an internal down-converted voltage |
US6894928B2 (en) * | 2003-01-28 | 2005-05-17 | Intersil Americas Inc. | Output voltage compensating circuit and method for a floating gate reference voltage generator |
US7112948B2 (en) * | 2004-01-30 | 2006-09-26 | Analog Devices, Inc. | Voltage source circuit with selectable temperature independent and temperature dependent voltage outputs |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1176603A1 (en) * | 2000-07-26 | 2002-01-30 | STMicroelectronics S.r.l. | A non-volatile memory with a charge pump with regulated voltage |
US6653891B1 (en) * | 2002-07-09 | 2003-11-25 | Intel Corporation | Voltage regulation |
US6952091B2 (en) * | 2002-12-10 | 2005-10-04 | Stmicroelectronics Pvt. Ltd. | Integrated low dropout linear voltage regulator with improved current limiting |
TWI234350B (en) * | 2003-12-31 | 2005-06-11 | Faraday Tech Corp | Voltage reference generator with negative feedback |
-
2007
- 2007-12-28 WO PCT/US2007/089072 patent/WO2008083292A1/en active Application Filing
- 2007-12-28 JP JP2009544294A patent/JP4806724B2/ja not_active Expired - Fee Related
- 2007-12-28 KR KR1020097016092A patent/KR101336849B1/ko not_active IP Right Cessation
- 2007-12-28 EP EP07870044A patent/EP2126924B1/en not_active Not-in-force
- 2007-12-31 TW TW096151480A patent/TWI460730B/zh not_active IP Right Cessation
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03136362A (ja) * | 1989-10-23 | 1991-06-11 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
US5352972A (en) * | 1991-04-12 | 1994-10-04 | Sgs-Thomson Microelectronics, S.R.L. | Sampled band-gap voltage reference circuit |
US5563504A (en) * | 1994-05-09 | 1996-10-08 | Analog Devices, Inc. | Switching bandgap voltage reference |
US6424585B1 (en) * | 1994-08-04 | 2002-07-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a voltage down converter stably generating an internal down-converted voltage |
US6101118A (en) * | 1997-11-21 | 2000-08-08 | Stmicroelectronics, S.R.L. | Voltage regulator for single feed voltage memory circuits, and flash type memory in particular |
JP2001095234A (ja) * | 1999-09-20 | 2001-04-06 | Toshiba Corp | 半導体集積回路 |
US6288951B1 (en) * | 2000-09-29 | 2001-09-11 | Advanced Micro Devices | Method and apparatus for continuously regulating a charge pump output voltage using a capacitor divider |
US6894928B2 (en) * | 2003-01-28 | 2005-05-17 | Intersil Americas Inc. | Output voltage compensating circuit and method for a floating gate reference voltage generator |
US7112948B2 (en) * | 2004-01-30 | 2006-09-26 | Analog Devices, Inc. | Voltage source circuit with selectable temperature independent and temperature dependent voltage outputs |
Also Published As
Publication number | Publication date |
---|---|
TW200842879A (en) | 2008-11-01 |
KR20090106586A (ko) | 2009-10-09 |
JP2010515173A (ja) | 2010-05-06 |
WO2008083292A1 (en) | 2008-07-10 |
EP2126924A1 (en) | 2009-12-02 |
EP2126924A4 (en) | 2010-02-10 |
EP2126924B1 (en) | 2012-10-24 |
KR101336849B1 (ko) | 2013-12-04 |
TWI460730B (zh) | 2014-11-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7626447B2 (en) | Generation of analog voltage using self-biased capacitive feedback stage | |
US7397298B2 (en) | Semiconductor device having internal power supply voltage generation circuit | |
US6002599A (en) | Voltage regulation circuit with adaptive swing clock scheme | |
US20090315616A1 (en) | Clock Generator Circuit for a Charge Pump | |
US7750727B2 (en) | Voltage generating circuit | |
JP2003168959A (ja) | 発振回路、昇圧回路、不揮発性記憶装置、および半導体装置 | |
US20120033506A1 (en) | Semiconductor device | |
JP2002343082A (ja) | 半導体メモリ装置のネガティブ電圧発生器 | |
EP1750271A1 (en) | Multistage regulator for charge-pump boosted voltage applications | |
US9030891B2 (en) | Charge pump circuit and memory | |
US8519778B2 (en) | Semiconductor integrated circuit and booster circuit including the same | |
US9360877B2 (en) | Negative voltage regulation circuit and voltage generation circuit including the same | |
JP4032066B2 (ja) | 半導体集積回路 | |
JP4989927B2 (ja) | 負電位放電回路 | |
US6559710B2 (en) | Raised voltage generation circuit | |
US7492214B2 (en) | Analog voltage generator with self-biased capacitive feedback stage | |
JP4806724B2 (ja) | 自己バイアス容量フィードバック段を使用するアナログ電圧の生成 | |
CN115424643A (zh) | 适用于宽电源电压范围的快速切换字线驱动电路 | |
JP2010515173A5 (ja) | ||
JP4731532B2 (ja) | 半導体集積回路 | |
JP4672435B2 (ja) | 半導体装置 | |
US7772719B2 (en) | Threshold voltage control circuit and internal voltage generation circuit having the same | |
US20230238873A1 (en) | Voltage regulator circuit for a switching circuit load | |
JP2008033971A (ja) | 定電圧電源装置 | |
CN116317543A (zh) | 电荷泵电路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101214 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101214 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20101214 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20110119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110125 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110418 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110425 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110520 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110527 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110623 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110719 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110815 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4806724 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |