JPH03136362A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野Ｊ 本発明は、半導体集積回路装置に関し、特に、差動増幅
回路を有する半導体集積回路装置に適用して有効な技術
に関するものである。

〔従来の技術〕

本発明者は、公知技術ではないが、バッテリイチェック
回路を搭載した半導体集積回路装置を開発中である。こ
の半導体集積回路装置は、時計、電卓等の小型電子装置
に組込まれ、この小型電子装置の駆動用バッテリイの電
源レベルを検出する。

前記半導体集積回路装置に搭載されたバッテリイチェッ
ク回路はバッテリイの電源レベルを差動増幅回路（所謂
演算増幅回路：○ｐｅｒａｔｉｏｎａｌ　Ａ　ｍｐｌｉ
ｆｉｅｒ）で検出する。この差動増幅回路の一方の入力
ゲートには容量分割方式で得られたバッテリイ電源が接
続される。この開発中の半ぷ体菜積回路装置は、２系統
のバッテリイ電源が使用される回路構成を採用し、この
電源の切換えスイッチの簡略化を目的として、−船釣に
広く利用されている抵抗分割方式に変え、容量分割方式
を採用する。

また、前記抵抗分割方式でバッテリイ電源の低消費電力
化を図るには、高抵抗素子を必要とし、例えば多結晶珪
素膜で抵抗素子を形成する場合、抵抗素子の占有面積が
増大し、高集積化に不利である。この点、容量分割方式
は、回路動作において充放電々流のみが必要とされ、低
消費電力化に最適でしかも高集積化を図れる。前記差動
増幅回路の他方の入力ゲートは、前記小型電子装置の正
常な回路動作を保証できるか、或は保証できないかのバ
ッテリイ電源のレベルを判定する電源レベル判定用基準
電圧に接続される。

前記差動増幅回路は相補型ＭＯ８ＦＥＴ　（ＣＭＯ８）
を主体に構成され、差動増幅回路の２つの入力ゲートは
夫々同一の電気的特性（しきい値電圧等）を持つＭＯＳ
ＦＥＴで構成される。この入力ゲートのうち一方の入力
ゲートであるＭＯＳＦＥＴのゲート電極は、前記容量分
割方式を構成する容量素子の一方の＠極に接続される。

この容量素子の一方の電極は、ＭＯＳＦＥＴのゲート電
極との接続に要する占有面積を縮小し、集積度を高める
ために、このゲート電極と同一導電層でかつ一体に形成
される。

また、若干面積の増加になるが、前記ＭＯ８ＦＥＴのゲ
ート電極、容量素子の一方の電極の夫々は、同一導電層
で形成し、上層配線例えばアルミニウム配線で接続して
もよい。また、前記ＭＯ８ＦＥＴのゲート電極、容量素
子の一方の電極の夫々は、異なる導電層で夫々独立に形
成した後、上層配線で接続してもよい。

なお、この種の差動増幅回路については、株式％式％０ 月２０日発行、第１３１頁乃至第１７３頁に記載される
。

〔発明が解決しようとする課題〕

本発明者は、前述の半導体集積回路装置の開発に先立ち
、下記の問題が生じることを見出した。

高集積化に伴い、半導体集積回路装置の製造プロセスは
ドライプロセスを採用するので、一連の製造プロセス中
において１種々の帯電工程が存在する。具体的な帯電工
程にはイオン打込み工程、ドライエツチング工程、フォ
トリソグラフィ工程中のフォトレジスト膜の除去を行う
プラズマ処理工程、プラズマＣＶＤ工程等がある。

前記半導体集積回路装置において、差動増幅回路の入力
ゲートを構成するＭＯＳＦＥＴのゲート電極の加工や容
量素子の一方の電極の加工はドライエツチングで行われ
る。また、前記ＭＯ８ＦＥＴのソース領域及びドレイン
領域を形成する不純物の導入はイオン打込みで行われる
。つまり、前記ＭＯ８ＦＥＴのゲート電極、容量素子の
一方の電極は、製造プロセス中においてはフローティン
グ状態であるので、正又は負に帯電される。ＭＯＳＦＥ
Ｔのゲート電極、容量素子の一方の電極の夫々は、前述
のように、別の導電層で形成し、上層配線で接続した場
合においてもフローティング状態であり、同様に帯電す
る。この帯電した電荷は１通常、絶縁膜の表面をリーク
して他の領域に逃げる。ところが、帯電、した電荷が絶
縁膜の表面をリークして逃げるまでの間、前記ＭＯ５Ｆ
ＥＴのゲート電極下のゲート絶縁膜、容量素子の一方の
電極下の誘電体膜の夫々に帯電した電荷に相当する電圧
が印加される。前記ＭＯ３ＦＥＴのゲート電極、容量素
子の一方の電極の夫々が接続された状態にありかつ夫々
が帯電された場合、集中的にＭＯＳＦＥＴのゲート絶縁
膜の劣化が生じる。

すなわち、ＭＯＳＦＥＴのゲート電極の面積は容量素子
の一方の電極に比べて著しく小さく（例えば面積比で数
百分の１程度）、又ＭＯ８ＦＥＴのゲート絶縁膜は微細
化で薄膜化されるので、ＭＯＳＦＥＴのゲート絶縁膜に
は容量素子の誘電体膜に比べで非常に大きな電界が加わ
る。この結果、本来、差動増幅回路の２つの入力ゲート
のＭＯＳＦＥＴは同じ電気的特性を持って形成されたに
もかかわらず、容量素子の一方の電極に接続されたＭＯ
ＳＦＥＴの電気的特性が変動し、入力ゲートの夫々の特
性が異なる所謂差動増幅回路のオフセット電圧不良を生
じる。このオフセット電圧不良は、バッテリイ電源の電
源レベルの判定位置を変動し、小型電子装置の正常な回
路動作を保証できないバッテリイ電源レベルにもかかわ
らず、保証できる検出信号がバッテリイチェック回路か
ら出力される。また、逆に、小型電子装置の正常な回路
動作を保証できるパッテリイ電源レベルにもかかわらず
、保証できない検出信号がバッテリイチェック回路から
出力される。つまり、半導体集積回路装置に搭載された
バッテリイチェック回路は誤動作を生じる。

本発明の目的は、差動増幅回路を有する半導体集積回路
装置において、オフセット不良電圧に基づく差動増幅回
路の誤動作を防止し、電気的信頼性を向上することが可
能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）差動増幅回路の２つの入力ゲートのうち、一方の
入力ゲートを構成するＭＩＳＦＥＴのゲート電極に容量
素子の一方の電極が接続された半導体集積回路装置にお
いて、前記差動増幅回路の一方の入力ゲートを構成する
ＭＩＳＦＥＴのゲート電極と容量素子の一方の電極との
間に電荷リーク回路を設ける。前記電荷リーク回路はダ
イオード素子で構成する。また、前記電荷リーク回路は
容量素子で構成する。また、前記差動増幅回路の一方の
入力ゲートを構成するＭＩＳＦＥＴのゲート電極、前記
容量素子の一方の電極の夫々はこれらと異なる導体層で
電気的に接続され、この導体層は前記電荷リーク回路で
あるダイオード素子に接続される。

（２）前記手段（１）の半導体集積回路装置において、
前記差動増幅回路の一方の入力ゲートを構成するＭＩＳ
ＦＥＴのゲート電極、容量素子の一方の電極、電荷リー
ク回路の夫々を形成する工程と、前記ＭＩＳＦＥＴのゲ
ート電極と容量素子の一方の電極を電気的に接続すると
共に、このＭＩＳＦＥＴのゲート電極及び容量素子の一
方の電極を前記電荷リーク回路に電気的に接続する工程
とを備える。

（３）前記手段（１）の半導体集積回路装置において、
前記差動増幅回路の一方の入力ゲートを構成するＭＩＳ
ＦＥＴのゲート電極、容量素子の一方の電極、電荷リー
ク回路の夫々を形成すると共に、前記ＭＩＳＦＥＴのゲ
ート電極、容量素子の一方の電極、電荷リーク回路の夫
々を電気的に接続する工程を備える。

〔作　　用〕

上述した手段（１）によれば、製造プロセス中に前記容
量素子の一方の電極に帯電した電荷を前記電荷リーク回
路を通して逃し、差動増幅回路の一方の入力ゲートを構
成するＭＩＳＦＥＴのゲート絶縁膜の劣化を低減できる
ので、前記差動増幅回路の他方の入力ゲートを構成する
ＭＩＳＦＥＴに対する、前記一方の入力ゲートを構成す
るＭＩＳＦＥＴの電気的特性の変化量を低減し、差動増
幅回路のオフセット電圧不良を防止できる。この結果、
半導体集積回路装置の回路動作の電気的信頼性を向上で
きる。

上述した手段（２）によれば、前記差動増幅回路の一方
の入力ゲートを構成するＭ　Ｉ　Ｓ　ＦＥＴのゲート電
極、容量素子の一方の電極の夫々を形成した後、前記ゲ
ート電極と容量素子の一方の電極とを電気的に接続する
と共に、この工程までに前記ゲート電極、容量素子の一
方の電極の夫々に帯電した電荷を前記電荷リーク回路を
通して逃すことができる。

上述した手段（３）によれば、前記差動増幅回路の一方
の入力ゲートを構成するＭＩＳＦＥＴのゲート電極、容
量素子の一方の電極の夫々を形成すると共に、この工程
までに前記ゲート電極、容量素子の一方の電極の夫々に
帯電した電荷を前記電荷リーク回路を通して逃すことが
できる。

以下１本発明の構成について、小型電子装置に組込まれ
るバッテリイチェック回路を搭載した半導体集積回路装
置に本発明を適用した実施例とともに説明する。

なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例Ｉ） 本発明の実施例■である半導体集積回路装置に搭載され
たバッテリイチェック回路の基本構成を第３図（等価回
路図）及び第４図（論理回路図）に示す。第４図に示す
論理回路図は第３図に示す等価回路図を論理回路図とし
て簡略的に書き換えたものである。

第３図及び第４図に示すように、半導体集積回路装置に
搭載されたバッテリイチェック回路は、主に、バッテリ
イ電源端子ｖ０゜と検出々力端子Ｖｏｕｔとの間に、バ
ッテリイ電源端子Ｖ。。側から分割容量Ｃ１電荷リーク
回路■、差動増幅回路ＡＭＰの夫々を順次配列して構成
される。

前記差動増幅回路ＡＭＰは主にｎチャネルＭＩＳＦＥＴ
Ｑよ、Ｑ２、ｐチャネルＭＩＳＦＥＴＱ３、Ｑ４及びＱ
５で構成される。つまり、差動増幅回路ＡＭＰは相補型
ＭＩ　ＳＦＥＴ（ＣＭＯ８）で構成される。この差動増
幅回路ＡＭＰのｐチャネルＭＩＳＦＥＴＱ、は一方の入
力ゲートＶｉｎｌ、ｐチャネルＭＩＳＦＥＴＱ４は他方
の入カゲーＶｉｎ２の夫々を構成する。

差動増幅回路ＡＭＰの入力ゲートＶｉｎｌであるｐチャ
ネルＭＩＳＦＥＴＱ、のゲート電極には電荷リーク回路
Ｉを介在させて分割容量Ｃの一方の電極に接続される０
分割容量Ｃは容量素子Ｃユ及びＣ２で構成され、前記ｐ
チャネルＭＩＳＦＥＴＱ、のゲート電極は容量素子Ｃ１
、Ｃ２の夫々の一方の電極に接続される。容量素子Ｃ工
の他方の電極はインバータ回路の出力端子に接続される
。

このインバータ回路は、ＰチャネルＭＩＳＦＥＴＱ、及
びｎチャネルＭＩＳＦＥＴＱ、で構成され、制御信号φ
で制御される。ｐチャネルＭＩＳＦＥＴＱＧのソース領
域にはバッテリイ電源ｖ０゜、ｎチャネルＭＩＳＦＥＴ
Ｑ、のソース領域には基準電源Ｖ。の夫々が印加される
。前記バッテリイ電源■。。とじては、本実施例の半導
体集積回路装置において１図示しないが切換スイッチに
よって例えば２系統の電源が使用される。つまり、バッ
テリイ電源Ｖ。Ｉ）としては、例えばリチウム電池で生
成された３［ｖ］電源又は酸化銀電池で生成された、５
　［Ｖ］電源が使用される。基準電源ｖ０は例えば回路
の接地電位（ＧＮＤ）Ｏ［Ｖ］を使用する。

また、前記容量素子Ｃ２の他方の電極は基準電源ｖ、、
に接続される。つまり、前記差動増幅回路ＡＭＰの入力
ゲートＶｉｎｌであるｐチャネルＭＩＳＦＥＴＱ、のゲ
ート電極には分割容量Ｃで分圧されたバッテリイ電源ｖ
Ｄ０が印加される。また、前記差動増幅回路ＡＭＰの入
力ゲートＶｉｎｌであるｐチャネルＭＩＳＦＥＴＱ、の
ゲート電極は、前記制御信号φで制御されるｎチャネル
ＭＩＳＦＥＴＱ、を介在させて基準電源Ｖ□に接続され
る。

また、前記差動増幅回路ＡＭＰにおいて、ｎチャネルＭ
ＩＳＦＥＴＱ、、Ｑ、の夫々には電源電圧Ｖｃい’Ｐチ
ャネ／ｌ／ＭＩＳＦＥＴＱ、にはゲート制御電圧Ｖ、の
夫々が印加される。また、差動増幅回路ＡＭＰの入力ゲ
ートＶｉｎ２であるＰチャネルＭＩＳＦＥＴＱ、のゲー
ト電極には電源判定用基準電圧Ｖ　ｒｅｇが接続される
。電源判定用基準電圧Ｖ　ｒｅｇは例えば０．５［Ｖ］
である。

このように構成されるバッテリイチェック回路は、同第
３図及び第４図に示すように、差動増幅回路ＡＭＰの入
力ゲートＶｉｎｌであるｐチャネルＭＩＳＦＥＴＱ、の
ゲート電極と分割容量Ｃの容量素子Ｃ１，Ｃ，の夫々の
一方の電極との間に電荷リーク回路■が設けられる。電
荷リーク回路Ｉはダイオード素子りで構成される。ダイ
オード素子りは、前記ゲート電極と一方の電極との間の
信号経路にカソード領域を接続し、基準電源ｖ０にアノ
ード領域を接続して構成される。この電荷リーク回路■
は、後述するが、ドライプロセスを採用する製造プロセ
スにおいて、特に分割容量Ｃの一方の電極に帯電した電
荷を基準電源Ｖ。側に逃すことができる。すなわち、こ
の電荷リーク回路■は、前記一方の電極に帯電した電荷
に基づく、差動増幅回路ＡＭＰの入力ゲートＶｉｎｌで
あるｐチャネルＭＩＳＦＥＴＱ、のゲート絶縁膜の絶縁
耐圧の劣化、ゲート絶縁膜の破壊、或はしきい値電圧の
変動（以下、総称してゲート絶縁膜の劣化という）を低
減できる。

次に、前記バッテリイチェック回路の具体的な構造につ
いて、第１図（第２図のＩ−Ｉ切断線で切った要部断面
図）及び第２図（要部平面図）を用いて簡単に説明する
。

前記バッテリイチェック回路を搭載する半導体集積回路
装置は、第１図及び第２図に示すように、単結晶珪素か
らなるｆ型半導体基板１で構成される。

前記バッテリイチェック回路の分割容量Ｃ（Ｃ１、Ｃ２
の夫々）は主に下層電極５、誘電体膜フ、上層電極８の
夫々を順次積層したスタックド構造で構成される。この
分割容量Ｃは、〆型半導体基板１上にフィールド絶縁膜
３を介在させて設けられる。

〆型半導体基板１の主面部において、フィールド絶縁膜
３下にはｐ型チャネルストッパ領域４が設けられる。

前記バッテリイチェック回路の差動増幅回路ＡＭＰを構
成するｐチャネルＭＩＳＦＥＴＱ、、Ｑ４の夫々は、フ
ィールド絶縁膜３で周囲を囲まれた領域内において、ｎ
型ウェル領域２の主面に構成される。つまり、ｐチャネ
ルＭＩＳＦＥＴＱ３、Ｑ４の夫々は、ｎ型ウェル領域２
、ゲート絶縁膜６、ゲート電極８、ソース領域及びドレ
イン領域である一対の〆型半導体領域１０で構成される
０図示しないが、前記差動増幅回路ＡＭＰのｐチャネル
ＭＩＳＦＥＴＱ！　、インバータ回路のｐチャネルＭＩ
ＳＦＥＴＱ、の夫々はｐチャネルＭＩＳＦＥＴＱ３、Ｑ
４の夫々と同様の構造で構成される。

また、前記ｎ型ウェル領域２は前記〆型半導体基板１の
主面部に構成される。

差動増幅回路ＡＭＰを構成するｎチャネルＭＩＳＦＥＴ
ＱＬ、Ｑ、、インバータ回路を構成するｎチャネルＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ？　、ｎチャネルＭＩＳＦＥＴ
Ｑ、の夫々は１図示しないが、フィールド絶縁膜３で周
囲を囲まれた領域内において、〆型半導体基板１（又は
ｐ型ウェル領域）の主面に構成される。ｎチャネルＭＩ
ＳＦＥＴＱ、、Ｑ、、Ｑ、、Ｑ、の夫々は主にｆ型半導
体基板１、ゲート絶縁膜６．ゲート電極８、ソース領域
及びドレイン領域である一対のゴ型半導体領域９で構成
される。

前記電荷リーク回路■のダイオード素子りは。

フィールド絶縁膜３で周囲を囲まれた領域内において、
アノード領域であるｐ−型半導体基板１及びカソード領
域であるｎ°型半導体領域９で構成される。

前記分割容量Ｃの上層電極８、差動増幅回路ＡＭＰのｐ
チャネルＭＩＳＦＥＴＱ、のゲート電極８、電荷リーク
回路■のカソード領域であるｎ゛型半導体領域９の夫々
は配線１３で電気的に接続される。配Ｍｔ１３は、前述
の半導体素子を覆う層間絶縁膜１１上に延在し、この層
間絶縁膜１１に形成された接続孔１２を通して半導体素
子間を接続する。配線１３は例えばアルミニウム合金で
形成する。また、前記分割容量Ｃの下層電極５、差動増
幅回路ＡＭＰのｐチャネルＭＩＳＦＥＴＱ、のｐ゛型半
導体領域１０等にも配線１３が接続される。

次に、前記バンテリイチェック回路の具体的な製造方法
について、第５図乃至第７図（各製造工程毎に示す要部
断面図）を用いて簡単に説明する。

まず、少なくともｐチャネルＭＩＳＦＥＴの形成領域に
おいて、ｐ−型半導体基板１の主面部にｎ型ウェル領域
２を形成する６ 次に、選択酸化法により、ｐ−型半導体基板１、ｎ型ウ
ェル領域２の夫々の非活性領域の主面上に厚いフィール
ド絶縁膜３を形成する。フィールド絶縁膜３は例えば５
００〜１０００［ｎｍｌの厚膜で形成される。このフィ
ールド絶縁膜３を形成する工程とほぼ同一工程でｐ型チ
ャネルストッパ領域４を形成する。

次に、ｐ−型半導体基板１、ｎ型ウェル領域２の夫々の
活性領域の主面上に清浄な絶縁膜２０を形成する。絶縁
膜２０は例えば熱酸化法で形成する。

次に、第５図に示すように、分割容量の形成領域におい
て、フィールド絶縁膜３上に下層電極５を形成する。下
層電極５は例えばＣＶＤ法で堆積した多結晶珪素膜で形
成し、この多結晶珪素膜には抵抗値を低減する不純物（
Ｐ、Ａｓ等）が導入される。この下層電極５は、例えば
フォトリソグラフィ技術で形成されたエツチングマスク
を用い、ドライエツチングを施すことにより、パターン
ニングされる。ドライエツチングはパターンニング精度
を高めるために使用される。

次に、前記ｐ−型半導体基板１、ｎ型ウェル領域２の夫
々の活性領域において、前記絶縁膜２０を除去し、この
領域に新たに清浄なゲート絶縁膜６を形成する。ゲート
絶縁膜６は、例えば、熱酸化法で形成され、１０〜３０
［ｎｍ１程度の薄膜で形成される。

次に、前記下層電極５の表面に誘電体膜７を形成する。

誘電体膜７は１例えば、熱酸化法で形成され、前記ゲー
ト絶縁膜６に比べて厚い、２０〜４０［ｎｍｌ程度の膜
厚で形成される。また、誘電体膜）は、製造工程数を低
減する目的で、前記ゲート絶縁膜６と同一工程で形成し
てもよい、この場合、単結晶珪素上に比べて多結晶珪素
上での酸化珪素膜の成長速度は速いので、ゲート絶縁膜
６に比べて誘電体膜７は厚い膜厚で形成される。また、
誘電体膜フは、蓄積電荷量を高め、かつ絶縁耐圧を高め
る目的、酸化珪素膜、窒化珪素膜、酸化珪素膜の夫々を
順次積層ｔた積層膜で形成してもよい。

次に、分割容量の形成領域に上層電極８、ＭＩＳＦＥＴ
の形成領域にゲート電極８の夫々を形成する。上層電極
８．ゲート電極８の夫々は例えばＣＶＤ法で堆積した多
結晶珪素膜で形成され、二辺多結晶珪素膜には抵抗値を
低減する不純物（ｐ。

Ａｓ等）が導入される。上層電極８、ゲート電極８の夫
々は、フォトリソグラフィ技術で形成されたエツチング
マスクを用い、ドライエツチングを施すことにより、パ
ターンニングされる。前記ドライエツチング、エツチン
グマスクの除去を行うプラズマ処理等、所謂ドライプロ
セスの採用により、上層電極８、ゲート電極８の夫々は
帯電されるが、夫々は互いに独立し電気的に接続されて
いないので、ゲート絶縁膜６の劣化は生じない。なお、
前記上層電極８、ゲート電極８の夫々はタングステン、
チタン、モリブデン等の高融点金属膜或はこれらの高融
点金属珪化膜の単層、又は多結晶珪素膜上に前記高融点
金属膜或は高融点金属珪化膜を積層した積層膜で形成し
てもよい。前記上層電極８を形成する工程により、分割
容量Ｃが完成する。

次に、第６図に示すように、電荷リーク回路■のダイオ
ード素子の形成領域において、ｆ型半導体基板１の活性
領域の主面部にゴ型半導体領域９を形成する。このゴ型
半導体領域９は、同一工程でｎチャネルＭＩＳＦＥＴの
形成領域にも形成され、ソース領域及びドレイン領域を
形成する。ｒ１′型半導体領域９は、フォトリソグラフ
ィ技術で形成した不純物導入マスクを用い、イオン打込
み法でｎ型不純物を導入することにより形成する。ｄ型
半導体領域９を形成する工程により、ダイオード素子り
が完成し、結果的に電荷リーク回路■が完成する。また
、前記ゴ型半導体領域９を形成する工程により、ｎチャ
ネルＭＩＳＦＥＴＱｉ、Ｑ２、Ｑ７、Ｑ８の夫々が完成
する。

次に、ｐチャネルＭＩＳＦＥＴの形成領域において、ｎ
型ウェル領域２の活性領域の主面部にｐ。

型半導体゛領域１０を形成する。ｐ°型半導体領域１０
は、ｎ°型半導体領域９と同様に、不純物導入マスクを
用いたイオン打込み法でｐ型不純物を導入することによ
り形成する。このｐ°型半導体領域１０を形成する工程
により、ｐチャネルＭＩＳＦＥＴＱ、、Ｑ、、Ｑ、の夫
々が完成する。

また、この工程、つまり、前記ｎ°型半導体領域９、ｐ
゛型半導体領域１０の夫々を形成する際のイオン打込み
、不純物導入マスクの除去を行うプラズマ処理の夫々に
おいて、前記上層電極８．ゲート電極８の夫々は帯電す
るが、前述と同様に、夫々が互いに独立しているので、
ゲート絶縁１６の劣化は生じない。

次に、前述の半導体素子を覆う層間絶縁膜１１を形成す
る０層間絶縁膜１１は１例えば、熱酸化法、ＣＶＤ法で
堆積した酸化珪素膜、Ｐ若しくはＢの一方或は両方を含
むＣＶＤ法で堆積した酸化珪素膜、又はこれらの積層膜
で形成する。

次に、第７図に示すように、層間絶縁膜１１に接続孔１
１を形成する。この接続孔１１は例えばドライエツチン
グで形成する。同様に、このドライエツチングの際に、
前記上層電極８．ゲート電極８の夫々は帯電するが、ゲ
ート絶縁膜６の劣化は生じない。

次に、前記第１図及び第２図に示すように、配線１３を
形成する。配線１３は、例えばアルミニウム膜、アルミ
ニウム合金膜、高融点金属膜、高融点金属珪化膜、又は
これらの積層膜で形成する。前記アルミニウム合金膜は
アルミニウムにＳｉ、Ｐｄ、Ｃｕ等のうち１つ又は複数
が添加された膜である。この配線１３は同様にドライエ
ツチングでパターンニングされるので帯電され、同時に
この配線１３を介在させて前述の下層電極８、ゲート電
極８の夫々は短絡する。この配、１ｉ１３の形成工程前
において、前記分割容量Ｃの上層電極８、差動増幅回路
ＡＭＰの入力ゲートＶｉｎｌであるｐチャネルＭＩＳＦ
ＥＴＱ、のゲート電極８の夫々はドライプロセスで帯電
しても相互に独立している（電気的に接続されない）の
で、帯電した電荷に基づくｐチャネルＭＩＳＦＥＴＱ、
のゲート絶縁膜６の絶縁耐圧の劣化等がほとんど発生し
ない、また、配線１３の形成工程により、前記上層電極
８とゲート電極８とが短絡するが、同時に上層電極８及
びゲート電極８は電荷リーク回路■のダイオード素子り
に接続されるので、特に、上層電極８に帯電された電荷
を積極的にダイオード素子りを通して逃すことができる
。なお、電荷リーク回路Ｉのダイオード素子りは、基本
的に、ゲート絶縁膜６の絶縁耐圧に比べてｐｎ接合耐圧
を低く、或はゲート絶縁膜６に比べて上層電極８側に近
接させて構成する。

前記配線１３を形成する工程の後に、図示しないが、配
線１３上にファイナルパッジベージ厘ン膜を形成する。

また、２層配線構造を採用する場合、配線１３上に上層
配線を形成し、この上層配線上にファイナルパッシベー
ション膜を形成する。

これら一連の製造工程を施すことにより、本実施例のバ
ッテリイチェック回路を搭載した半導体集積回路装置は
完成する。

なお、本発明は、前記分割容量Ｃの下層電極５とｐチャ
ネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのゲート電極８と
を配線１３で接続してもよい。

また、本発明は、前記分割容量Ｃの下層電極５、上層電
極８の夫々とｐチャネルＭＩＳＦＥＴＱ。

のゲート電極８とを別の導電層で形成してもよい。

このように、差動増幅回路ＡＭＰの２つの入力ゲートＶ
ｉｎｌ及びＶｉｎ２のうち、一方の入力ゲートＶｉｎｌ
を構成するｐチャネルＭＩＳＦＥＴＱ３のゲート電極８
に分割容量Ｃの一方の電極８が接続されたバッテリイチ
ェック回路を有する半導体集積回路装置において、前記
差動増幅回路ＡＭＰの一方の入力ゲートＶｉｎｌを構成
するｐチャネルＭＩＳＦＥＴＱ□のゲート電極８と分割
容量Ｃの一方の電極８との間に電荷リーク回路Ｉを設け
る。

前記電荷リーク回路■はダイオード素子りで構成する。

この構成により、製造プロセス中に前記分割容量Ｃの一
方の電極８に帯電した電荷を前記電荷リーク回路Ｉを通
して逃し、差動増幅回路ＡＭＰの一方の入力ゲートＶｉ
ｎｌを構成するｐチャネルＭＩＳＦＥＴＱ、のゲート絶
縁膜６の劣化を低減できるので、前記差動増幅回路ＡＭ
Ｐの他方の入力ゲートＶｉｎ２を構成するＰチャネルＭ
ＩＳＦＥＴＱ４に対する。前記一方の入力ゲートＶｉｎ
ｌを構成するｐチャネルＭＩＳＦＥＴＱ、の電気的特性
（例えばしきい値電圧）の変化量を低減し、差動増幅回
路ＡＭＰのオフセット電圧不良を防止できる。また、前
記一方の入力ゲートＶｉｎｌを構成するｐチャネルＭＩ
ＳＦＥＴＱ、のゲート絶縁膜６の破壊を防止できる。こ
の結果、半導体集積回路装置の回路動作の電気的信頼性
を向上できる。

また、前述のバッテリイチェック回路を搭載する半導体
集積回路装置において、前記差動増幅回路ＡＭＰの一方
の入力ゲートＶｉｎｌを構成するｐチャネルＭＩＳＦＥ
ＴＱ、のゲート電極８、分割容量Ｃの一方の電極８、電
荷リーク回路Ｉの夫々を形成する工程と、前記ｐチャネ
ルＭＩＳＦＥＴＱ、のゲート電極８と分割容量Ｃの一方
の電極８を電気的に接続すると共に、このＰチャネルＭ
ＩＳＦＥＴＱ、のゲート電極８及び分割容量Ｃの一方の
電極８を前記電荷リーク回路Ｉに電気的に接続する工程
とを備える。この構成により、前記差動増幅回路ＡＭＰ
の一方の入力ゲートＶｉｎｌを構成するｐチャネルＭ　
Ｉ　Ｓ　Ｆ　Ｅ　ＴＱ３のゲート電極８、分割容量Ｃの
一方の電極８の夫々を形成した後、前記ゲート電極８と
分割容量Ｃの一方の電極８とを電気的に接続すると共に
、この工程までに前記ゲート電極８、容量素子Ｃの一方
の電極８の夫々に帯電した電荷を前記電荷リーク回路■
を通して逃すことができる。

（実施例■） 本実施例■は、前記電荷リーク回路を容量素子で構成し
た、本発明の第２実施例である。

本発明の実施例■である半導体集積回路装置に搭載され
たバッテリイチェック回路を第８図（論理回路図）及び
第９図（要部断面図）で示す。

第８図に示すように、本実施例のバッテリイチェック回
路の電荷リーク回路Ｉは容量素子Ｃ３で構成される。容
量素子Ｃ３は、一方の電極を分割容量Ｃの一方の電極８
、差動増幅回路ＡＭＰの入力ゲートＶｉｎｌの未々に接
続し、他方の電極を基準電源Ｖ□に接続して構成される
。

第９図に示すように、前記電荷リーク回路■である容量
素子Ｃ１は一方の電極を電極８、誘電体膜を絶縁膜６、
他方の電極をＰ−型半導体基板１とするＭＩＳ型容量素
子で構成される。電極８は分割容量Ｃの一方の電極８、
ｐチャネルＭＩＳＦＥＴ　Ｑ　３　のゲート電極８の夫
々と同一導電層で形成される。前記誘電体膜である絶縁
膜６はｐチャネルＭＩＳＦＥＴＱ３のゲート絶縁膜６と
同一絶縁膜で形成される。この電荷リーク回路１は、分
割容量Ｃの一方の電極８側に近接して配置されるので、
差動増幅回路ＡＭＰのＰチャネルＭＩＳＦＥＴＱ、のゲ
ート絶縁膜６が劣化する前に、分割容量Ｃの一方の電極
８に帯電された電荷を容量素子Ｃ２の絶縁膜６を通して
逃すことができる。

このように１本実施例のバッテリイチェック回路を搭載
する半導体集積回路装置によれば、前記実施例■とほぼ
同様の効果を奏することができる。

また、前述のバッテリイチェック回路を搭載する半導体
集積回路装置において、前記差動増幅回路ＡＭＰの一方
の入力ゲートＶｉｎｌを構成するｐチャネルＭＩＳＦＥ
ＴＱ、のゲート電極８、分割容量Ｃの一方の電極８、電
荷リーク回路■の夫々を形成すると共に、前記ｐチャネ
ルＭＩＳＦＥＴＱ３のゲート電極８、分割容量Ｃの一方
の電極８、電荷リーク回路Ｉの夫々を電気的に接続する
工程を備える。この構成により、前記差動増幅回路ＡＭ
Ｐの一方の入力ゲートＶｉｎｌを構成するｐチャネルＭ
ＩＳＦＥＴＱ３　のゲート電極８１分割容量Ｃの一方の
電極８の夫々を形成すると共に、この工程までに前記ゲ
ート電極８、分割容量Ｃの一方の電極８の夫々に帯電し
た電荷を前記電荷リーク回路Ｉを通して逃すことができ
る。

なお、本発明は、前記電荷リーク回路■の容量素子Ｃ１
を前記ｐ−型半導体基板１、前記第５図に示す絶縁膜２
０、前記下層電極５と同一導電層の電極の夫々を順次積
層して構成してもよい。

また、本発明は、前記電荷リーク回路！である容量素子
Ｃ１の電極８と、分割容量Ｃの上層電極８、差動増幅回
路ＡＭＰのｐチャネルＭＩＳＦＥＴＱ、のゲート電極８
の夫々とを配線１３で接続してもよい。

（実施例■） 本実施例■は、前記電荷リーク回路をＭＩＳＦＥＴで構
成した、本発明の第３実施例である。

本発明の実施例■である半導体集積回路装置に搭載した
バッテリイチェック回路を第１０図（論理回路図）で示
す。

第１０図に示すように、本実施例のバッテリイチェック
回路の電荷リーク回路■はｎチャネルＭＩＳＦＥＴＱ、
つまりクランプトランジスタで構成される。ｎチャネル
ＭＩＳＦＥＴＱｓは、ドレイン領域を分割容量Ｃの一方
の電極８、差動増幅回路ＡＭＰの入力ゲートＶｉｎｌの
夫々に接続し。

ソース領域及びドレイン領域を基準電源ｖ８．に接続し
て構成される。

前記電荷リーク回路■であるｎチャネルＭＩＳＦＥＴＱ
ｓは前記実施例■に示す差動増幅回路ＡＭＰのｎチャネ
ルＭＩＳＦＥＴＱ１、Ｑ２の夫々と同様の構造で構成さ
れる。また、ｎチャネルＭＩＳＦＥＴＱ、は、前記分割
容量Ｃの下層電極５と同一導電層でゲート電極を、或は
前記第５図に示す絶縁膜２０でゲート絶縁膜を構成して
もよい。

この電荷リーク回路！のｎチャネルＭＩＳＦＥＴＱ、は
、ドレイン領域が前記実施例■のダイオード素子りと同
様の構造で構成され、このダイオード素子りと同様の作
用で電荷を逃ゝすことができる。つまり、本実施例のバ
ッテリイチェック回路を搭載した半導体集積回路装置は
前記実施例■とほぼ同様の効果を奏することができる。

（実施例■） 本実施例■は、前記電荷リーク回路を複数個の素子で構
成した、本発明の第４実施例である。

本発明の実施例■である半導体集積回路装置に搭載した
バッテリイチェック回路を第１１図゛（論理回路図）、
第１２図（論理回路図）の夫々で示す。

第１１図に示すバッテリイチェック回路の□電荷リーク
回路■は前記実施例！のダイオード素子り及び前記実施
例■の容量素子Ｃ３で構成される。

第１２図に示すバッテリイチェック回路の電荷リーク回
路■は前記実施例■の容量素子Ｃ３及び前記実施例■の
ｎチャネルＭＩＳＦＥＴＱ、で構成される。

このように構成されるバッテリイチェック回路を搭載し
た半導体集積回路装置は前記実施例■とほぼ同様の効果
を奏することができる。また、電荷リーク回路■を複数
個の素子で構成したことにより、製造プロセス中に帯電
した電荷のリーク経路を増加できるので、差動増幅回路
ＡＭＰのｐチャネルＭＩＳＦＥＴＱ、のゲート絶縁膜６
の劣化をより低減できる。

（実施例■） 本実施例■は、前記差動増幅回路の入力ゲートＶｉｎｌ
のＭ　Ｉ　Ｓ　ＦＥＴ、入力ゲートＶｉｎ２のＭＩＳＦ
ＥＴの夫々の電気的特性の変動量を相殺した、本発明の
第５実施例である。

本発明の実施例■である半導体集積回路装置に搭載した
バッテリイチェック回路を第１３図（論理回゛路図）で
示す。

第１３図に示すように、本実施例のバッテリイチェック
回路は、少なくとも製造プロセス中において１本来必要
のない差動増幅回路ＡＭＰの入力ゲートＶｉｎ２に容量
素子Ｃ４を接続する。この容量素子Ｃ４は入力ゲートＶ
ｉｎｌに接続される分割容量Ｃとほぼ等しい電荷量で構
成される。容量素子Ｃ４はドライプロセスの最終段にお
いて例えば配線１３で電極間を短絡することにより、回
路動作上の支障はなくなる。

このように、バッテリイチェック回路を搭載した半導体
集積回路装置は、前記バッテリイチェック回路の差動増
幅回路ＡＭＰの入力ゲートＶｉｎｌに分割容量Ｃ１入力
ゲートＶｉｎ２に同等の電荷量を持つ容量素子Ｃ４の夫
々を接続することにより、製造プロセス中の帯電に基づ
く、入力ゲートＶｉｎ１（７）ｐチャネ／Ｌ／ＭＩＳＦ
ＥＴＱ、、入力ゲートＶｉｎ２のｐチャネルＭＩＳＦＥ
ＴＱ、の夫々のゲート絶縁膜６の劣化量を等しくし、電
気的特性の変動量を相殺することができる。この結果、
差動増幅回路ＡＭＰのオフセット電圧不良を低減し、半
導体集積回路装置の電気的特性を向上することができる
。

また、本発明は、本実施例と前記実施例Ｉ乃至■のいず
れか１つ或は複数とを組合せてもよい。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、前記差動増幅回路ＡＭＰの入力ゲー
トＶｉｎｌに分割抵抗を接続してもよい。

差動増幅回路ＡＭＰの入力ゲートＶｉｎｌに接続される
分割抵抗も例えば多結晶珪素膜で形成しかつドライエツ
チングでパターンニングすると帯電するので、本発明は
この場合においても適用できる。

また１本発明は、前記バッテリイチェック回路を搭載し
た半導体集積回路装置に限らず、アナログ処理を行う差
動増幅回路を有する、例えば周波数変換フィルタ回路、
アナログ／デジタル回路又はデジタル／アナログ回路を
搭載した半導体集積回路装置に適用できる。

また、本発明は、容量、抵抗或は配線が接続されるＭＩ
ＳＦＥＴが差動増幅回路の入力ゲートである必要がなく
、設定されたＭＩＳＦＥＴの特性が製造工程で変動して
は困る回路にすべて適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

差動増幅回路を有する半導体集積回路装置において、オ
フセット不良電圧に基づく差動増幅回路の誤動作を防止
し、電気的信頼性を向上することができる。

【図面の簡単な説明】

第１図は、本発明の実施例１である半導体集積回路装置
に搭載されたバッテリイチェック回路の要部断面図、 第２図は、前記第１図の要部平面図、 第３図は、前記バッテリイチェック回路の等価回路図、 第４図は、前記第３図の等価回路図を簡略的に示す論理
回路図、 第５図乃至第７図は、前記バッテリイチェック回路の製
造方法を説明する各製造工程毎に示す要部断面図。 第８図は１本発明の実施例■である半導体集積回路装置
に搭載されたバッテリイチェック回路の論理回路図、 第９図は、前記バッテリイチェック回路の要部断面図、 第１０図は１本発明の実施例■である半導体集積回路装
置に搭載したバッテリイチェック回路の論理回路図、 第１１図及び第１２図は、本発明の実施例■である半導
体集積回路装置に搭載したバッテリイチェック回路の論
理回路図。 第１３図は５本発明の実施例■である半導体集積回路装
置に搭載したバッテリイチェック回路の論理回路図であ
る。 図中、ＡＭＰ・・・差動増幅回路、Ｖｉｎ・・・入力ゲ
ート、Ｃ・・・容量素子、Ｑ・・・ＭＩＳＦＥＴ、Ｄ・
・・ダイオード素子、ｖｏ。・・・バッテリイ電源端子
、１・・・半溝体基板、５・・・下層電極、６・・・ゲ
ート絶縁膜、７・・・誘電体膜、 ８・・・上層電極。 ゲート電極、 ９．１０ ・・・半導体領域、 １３・・・配線である。

Claims (1)

1. 【特許請求の範囲】 １、差動増幅回路の２つの入力ゲートのうち、一方の入
   力ゲートを構成するＭＩＳＦＥＴのゲート電極に容量素
   子の一方の電極が接続された半導体集積回路装置におい
   て、前記差動増幅回路の一方の入力ゲートを構成するＭ
   ＩＳＦＥＴのゲート電極と容量素子の一方の電極との間
   に電荷リーク回路を設けたことを特徴とする半導体集積
   回路装置。 ２、前記電荷リーク回路は、前記差動増幅回路の一方の
   入力ゲートを構成するＭＩＳＦＥＴのゲート電極、前記
   容量素子の一方の電極の夫々に接続されたカソード領域
   及び基準電源に接続されたアノード領域からなるダイオ
   ード素子で構成されたことを特徴とする請求項１に記載
   の半導体集積回路装置。 ３、前記電荷リーク回路は、前記差動増幅回路の一方の
   入力ゲートを構成するＭＩＳＦＥＴのゲート電極、前記
   容量素子の一方の電極の夫々に接続された電極を有する
   ＭＩＳ型容量素子で構成されたことを特徴とする請求項
   １に記載の半導体集積回路装置。 ４、前記差動増幅回路の一方の入力ゲートを構成するＭ
   ＩＳＦＥＴのゲート電極、前記容量素子の一方の電極の
   夫々はこれらと異なる導体層で電気的に接続され、この
   導体層は前記電荷リーク回路であるダイオード素子のカ
   ソード領域に接続されたことを特徴とする請求項２に記
   載の半導体集積回路装置。 ５、差動増幅回路の２つの入力ゲートのうち、一方の入
   力ゲートを構成するＭＩＳＦＥＴのゲート電極に容量素
   子の一方の電極が接続された半導体集積回路装置の製造
   方法において、前記差動増幅回路の一方の入力ゲートを
   構成するＭＩＳＦＥＴのゲート電極、容量素子の一方の
   電極、電荷リーク回路の夫々を形成する工程と、前記Ｍ
   ＩＳＦＥＴのゲート電極と容量素子の一方の電極を電気
   的に接続すると共に、このＭＩＳＦＥＴのゲート電極及
   び容量素子の一方の電極を前記電荷リーク回路に電気的
   に接続する工程とを備えたことを特徴とする半導体集積
   回路装置の製造方法。 ６、差動増幅回路の２つの入力ゲートのうち、一方の入
   力ゲートを構成するＭＩＳＦＥＴのゲート電極に容量素
   子の一方の電極が接続された半導体集積回路装置の製造
   方法において、前記差動増幅回路の一方の入力ゲートを
   構成するＭＩＳＦＥＴのゲート電極、容量素子の一方の
   電極、電荷リーク回路の夫々を形成すると共に、前記Ｍ
   ＩＳＦＥＴのゲート電極、容量素子の一方の電極、電荷
   リーク回路の夫々を電気的に接続する工程を備えたこと
   を特徴とする半導体集積回路装置の製造方法。