JP2010515173A5 - - Google Patents

Description

自己バイアス容量フィードバック段を使用するアナログ電圧の生成

本願は、アナログ電圧の生成に関し、より詳細には、不揮発性メモリ集積回路上での様々な所望の電圧の低出力生成に関する。

多くの携帯電子システムが、電池寿命によって決定的に制限される。例えば、ユーザは、重い携帯電話を好まないが、ユーザは、電力を使い果たしシャットダウンする携帯電話も好まない。電池寿命を改善する１つの方法は、携帯システムにおいて電子部品のエネルギー効率を増大させることである。

低出力集積回路の制約が確実により厳しくなってきているので、電圧管理に対する圧力も、同様に厳しくなっている。消費電力の問題は、電圧スケーリングの通常の進展と同様に、電圧オンチップのより厳しい管理を設計者に強いる。多重インターフェイスチップにおいて動的に決定される正確な出力有効しきい値または電圧マージンがこの例である。
パワーアイランド設計技術の有効性は、また、特定のパワーアイランドの特定の必要性のための基準電圧が要求される可能性があることを意味する。

現代の不揮発性メモリの開発は、半導体産業において最も急速に進歩する分野の１つになってきている。メモリセルの技術自体は、一般的な分野内でさえ進歩し続ける。しかし、トランジスタ操作は、本質的にデジタルではないので、様々な基準レベルが、メモリ設計によって必要とされる可能性が高い。したがって、チップ上での二次的なアナログ電圧の生成能力は重要である。

バンドギャップ電圧基準回路は、アナログ電子機器の主力の１つであり、非常に信頼できるオンチップ基準をもたらす。しかし、この回路トポロジーは、その多くの変更例において、１つの固有の出力電圧に一般的に制限され、電力を消費する。したがって、チップ当たり２つ以上のバンドギャップ基準回路を使用しないことが一般的に好ましい。
低出力不揮発性メモリモジュールの場合は、前述した必要条件の収束である。様々な電圧が、チップ上で利用可能にされなければならず、それにもかかわらず、様々な電圧生成段における静的消費電力は、極めて望ましくない。

図１に示すように、チップ上の他の部分から描写された電流源は、電圧降下または抵抗素子と組み合わされて、基準電圧出力をもたらすことができる。しかし、このアプローチは、安定化電圧×基準電流の２乗の一定の電力損を有する。
同じ発明者による係属中の米国特許出願（２００６年７月３１日に出願された「Hybrid Charge Pump Regulation 」という米国特許出願第１１／４９７，４６５号／特許文献１）は、電圧発生回路のフィードバックループにおける容量分圧器の利点に注目した。この例において、図２に説明するように、図の右に示されたオペアンプは、左上に示されたチャージポンプを駆動して、基準電圧Ｖｒｅｆ×容量比に等しいレベルで出力を維持する。

図２の回路において、「ｄｉｖ」ノードは、初期相の間に接地にプルダウンされている。初期相後、オペアンプは、チャージポンプを駆動して、ノードｄｉｖをＶｒｅｆに等しくし、したがって、出力電圧は、Ｖｒｅｆ×コンデンサ比（Ｃ１＋Ｃ２）／Ｃ２に駆動される。出力電圧は、コンデンサ比に直接依存し、したがって、プロセス変動、形状効果および寄生容量効果はすべて、出力電圧に影響を及ぼす可能性があることに留意すべきである。
本願は、その回路に対する著しい改良を開示する。

米国特許出願第１１／４９７，４６５号

本願は、直流電流の消費なしでアクティブ制御を使用して、アナログ電圧生成に対する新しいアプローチを開示する。従来の段は、出力端子上で初期の正確な電圧値を設定し、差動段（例えば、オペアンプ）は、この正確な電圧値で準安定状態にセットされる。この結果は驚くべきものであり、起動の間の差動段の接続は、それがその最適動作点にあることを確保する。

開示された革新は、様々な実施形態において、少なくとも次の利点の１つ以上をもたらす。
・低減された静電流ドレイン
・より正確なアナログ電圧生成
・低減された消費電力
・より単純なシステムアーキテクチャ
・所定の電力量内で多くの電圧レベルをもたらす能力
・より小さなレイアウト−これは、コンデンサ自体の比が、本発明によって、動作点を決定する場合にそれほど重要ではないために可能であり、したがって、正確な比が必要ならば、非常に大きなコンデンサを使用することはもはや必要ではない。

開示された発明は、添付の図面を参照して説明され、それらは、本発明の重要なサンプル実施形態を示し、本願明細書において参照により援用されている。

大静的消費電力を備えた従来の基準電圧生成段を概略的に示す。 本願と同じ発明者による回路を示し、差動段を使用して、所望のレベルに出力ノードを駆動し、コンデンサと基準電圧との比によって設定される。 新しい回路の第１のサンプル実施形態を示し、ここで、従来の段が出力電圧を設定するために使用される一方で、差動段は、正確な出力電圧への接続によって、それ自体自己調整する。なお、出力ノードは、このとき、いかなる外部負荷にも必ずしも接続されていないことに留意するべきである。 電圧制御にデッドバンドを与えるために、２つの補足的なドライバをどのようにして使用することができるかを示す。 オペアンプがその特定のオペアンプの直流オフセットに依存して、どのようにして多数の可能な動作曲線を有するかを示す。 図３と同様の回路の自己調整効果がどのようにして所望の動作点を設定し、直流オフセットおよびコンデンサ比の悪影響を取り除くかを示す。

本願の多数の革新的な教示は、本願の好ましい実施形態（例を目的とし限定を目的としない）を特別に参照して説明される。

図３は、新しい回路の第１のサンプル実施形態を示し、ここで、従来の段が出力電圧を設定するために使用される一方で、差動段は、正確な出力電圧への接続によって、それ自体自己調整する。なお、出力ノードは、このとき、いかなる外部負荷にも必ずしも接続されないことに留意するべきである。
起動相（ＳＷが高く駆動される）の間、基準電流Ｉｒｅｆおよび負荷Ｒは、ほぼＩｒｅｆＲに出力ノードを駆動する（信号ＳＷが十分この値を上回っていれば、ダイオードドロップはない）。オペアンプの出力が、ここで、その入力（およびノードｄｉｖ）に接続されるので、オペアンプは、Ｖｒｅｆと等しくするためにＶｄｉｖを駆動する。ＳＷはまた、ＰＭＯＳをゲート制御して、オペアンプがこのとき出力ノードを駆動することができないことを確実にすることに留意するべきである。

起動相（ＳＷは低い）の後、ＩｒｅｆＲ段は、止められ分離され、したがって、その電力消費は停止する。オペアンプは、ここで、プルアップトランジスタを駆動して、ｄｉｖ＝Ｖｒｅｆを維持し、従って、出力ライン上の負荷を迅速に変更することに応答することができる。Ｖｄｉｖが初期化の間Ｖｒｅｆと等しく、さらに出力ノードの変動がオペアンプおよび電流源によって相殺されるべきであるので、出力ノードは、初期化の間に有していたのと同じ値のままである。したがって、出力電圧は、もはやコンデンサの比に依存しない。

図３の回路は、プルアップ構成を示し、したがって、この回路は、出力で過電圧をオフセットすることができない。電圧を所望の範囲に制限する１つの方法は、図４に示すように、類似のプルダウン能動段とプルアップ能動段を組み合わせることである。しかし、２つの段が安定のために、同じセットポイントを有さないことが好ましい。

図５は、オペアンプ伝達曲線群を示す。理想的なオペアンプは、無限大の利得差動増幅器と見なすことができ、したがって、理想的な伝達曲線は、出力＝入力ポイントで階段関数を示す。しかし、図に示された３本の並列のカーブのように、現実的なオペアンプ伝達曲線は、いくらかの曲率を有する。
これらのカーブは、オペアンプ固有の困難さ、すなわち、不確実な直流オフセットを説明するので平行である。３つの楕円ブロブが示すように、単に入力電圧を設定することは、どの動作曲線が正確なものかを伝えない。これは、コンデンサ比を掛けた直流オフセット電圧が出力ノード上で直流誤差成分に形が変わるので、図２の回路に差を生じる。

図６は、図３と同様の回路の自己調整効果が、どのようにして所望の動作点を設定し、直流オフセットおよびコンデンサ比の悪影響を取り除くかを示す。破線は、オペアンプがどのようにしてその動作曲線上で準安定な出発点にされたか示し、これは、オペアンプが、出力ノード上で一時的な負荷に最適に応答することを確実にする。オペアンプの不確かな直流オフセットが相殺される。

修正と変更
当業者に認識されるように、本願に記載された革新的な概念は、出願の多大な範囲にわたって修正し変更することができ、従って、特許されるべき主題の範囲は、論じた特定の例示の教示のいずれによっても限定されない。それは、添付の特許請求の範囲の精神および広い範囲内にある代案、修正例および変更例をすべて包含することが意図される。

例えば、さらなるフィードバックの関係を、必要ならば、説明される回路トポロジーに追加することができ、または必要ならば他の条件付けが重ねられる。
別の例について、ダイオードドロップを回避するために、必要に応じてパスゲートを使用することができる。
別の例について、他の回路トポロジーを、プリチャージ相の間に正確な出力値を設定するために使用することができる。
別の例について、タイミング関係は、前述したものほど単純である必要はない。任意に、いくつかは、２つプリセットゲート間および定常状態のドライバ操作の開始のタイミングで曲がるおよび／またはギャップを調整し、またはＳＷによってゲート制御され、すべて示される異なるトランジスタは、互いに曲げられることができる。
別の例について、プリチャージ相は、出力電圧において長期ドリフトを回避するために繰り返し実行することができる。

本願の記載のいずれも、いかなる特定の要素、工程または機能が特許請求の範囲に含まれていなければならない必須要素であることを意味することと解釈されるべきではない。特許されるべき主題の範囲は、許可された特許請求の範囲によってのみ定められる。さらに、「のための手段」という用語に分詞が続く場合を除いて、これらの特許請求の範囲のいずれも、米国特許法第１１２条６項を行使することは意図されない。
出願された特許請求の範囲は、可能な限り包括的であることが意図され、主題は、意図的に断念されたり、ゆだねられたり、放棄されない。

Claims (23)

1. 電圧を制御する方法であって、
   定常状態操作の間に、出力接続の電圧を容量分割して、前記出力接続を駆動するために動作可能なように接続される差動段に入力をもたらすアクションと、
   前記定常状態操作の前に、前記入力をプリチャージして前記差動段を高利得操作レジームにセットしながらも、前記出力接続を直接駆動するアクションと、
   を含む方法。
2. 電圧を制御する方法であって、
   （ａ）第１の相において、電流消費電圧生成段を接続して、出力接続を駆動するアクションと、
   （ｂ）第２の相において、前記出力接続の電圧の容量分割された一部分を、前記出力接続で電流成分を制御するために動作可能なように接続される差動段にフィードバックすることによって、前記出力接続の電圧を制御するアクションと、を含み、
   前記第１の相の間に、前記差動段は、高利得条件にバイアスをかけられる方法。
3. 電圧を制御する方法であって、
   第１の相では電流消費電圧生成段を出力接続に動作可能なように接続するが、第２の相ではそのように接続しないアクションと、
   前記第２の相では、前記出力接続の電圧を容量分割することによって、前記出力接続に直流結合されていない前記出力接続の電圧の容量分割された一部分を生成するが、前記第１の相ではそれをしないアクションと、
   前記容量分割された一部分を、前記入力電圧と基準電圧との差に対応する出力をもたらすために接続される少なくとも１つの差動段に入力電圧として動作可能なように接続するアクションと、
   前記差動段の前記出力に従って、前記出力接続で少なくとも１つの電流ドライバを制御するアクションと、
   を含む方法。
4. 集積回路であって、
   それぞれが、基準入力を受けるために接続され、前記出力接続に直流結合されていないフィードバック入力によって駆動される差動段を使用して、少なくとも数回の間、それぞれの出力接続に対して電気的駆動を制御するように構成され、前記フィードバック入力をプリチャージして、前記差動段を高利得操作レジームにセットしながらも、少なくとも他の数回の間、前記出力接続を直接駆動するように構成された多数の電圧生成段を備える集積回路。
5. 集積回路であって、
   少なくとも１つの電圧基準段と、
   前記電圧基準段から導かれる少なくとも１つの基準入力を受けるためにそれぞれが接続され、前記出力接続に直流結合されていないフィードバック入力によって駆動される差動段を使用して、稼動相の間にそれぞれの出力接続に対して駆動を制御するように構成され、前記フィードバック入力をプリチャージして前記差動段を高利得操作レジームにセットしながらも、プリチャージ相の間に、前記出力接続を直接駆動するように構成された多数の第２の電圧生成段と、
   を備える集積回路。
6. 電圧制御回路であって、
   操作の第１の相の間に、固定電圧に出力接続を駆動するが、操作の第２の相の間には固定電圧に出力接続を駆動しない第１の段と、
   前記出力接続に直流結合されていない前記出力接続の電圧の容量分割された一部分に依存して、前記第２の相の間に、前記固定電圧に前記出力接続を駆動する差動段と、を備え、
   前記第１の段は、さらに、操作の前記第２の相以外の少なくとも数回の間に、前記差動段をプリチャージする電圧制御回路。
7. 電圧制御回路であって、
   定常状態操作の間に、交流フィードバック入力によって駆動され、直流フィードバック入力によっては駆動されない差動段を使用して、出力接続に対して駆動を制御するための手段と、
   前記定常状態操作を除いて、前記出力接続の電圧をプリチャージし、さらに、前記交流フィードバック入力をプリチャージして、所望の操作レジームに前記差動段をセットするための手段と、
   を備える電圧制御回路。
8. 電圧生成回路であって、
   稼動の場合、所望の電圧にノードを駆動するが直流安定していない低出力駆動段と、
   直流安定し、前記低出力駆動段よりも多くの電力を消費し、前記低出力段が稼動していない少なくとも数回の間、前記所望の電圧に前記ノードを駆動するさらなる駆動段と、を備え、
   稼動でない場合、前記低出力駆動段も時々接続されて、所望の動作点に前記低出力段にバイアスをかける回路をプリチャージする電圧生成回路。
9. 回路であって、
   基準電圧レベルをもたらす電圧源に接続される第１の入力端子と、第２の入力端子と、出力端子とを有する差動増幅器と、
   出力ノードであって、前記回路の第１の操作段では前記出力ノードをプリチャージ回路によって出力電圧レベルまで充電し、前記回路の第２の操作段では前記プリチャージ回路を止める出力ノードと、
   前記出力ノードと共通する第１のノードと前記第２の入力端子と共通する第２のノードとを有する容量分圧器であって、前記回路の第１の操作段では、前記出力端子を前記第２の入力端子に接続し、それによって前記差動増幅器が基準電圧レベルまで前記第２のノードを駆動し、さらに前記回路の第２の操作段では、前記第２のノードでの電圧レベルを、前記容量分圧器と前記差動増幅器に直流結合されていないフィードバックとによって基準電圧レベルに維持する容量分圧器と、
   を備える回路。
10. 請求項９記載の回路において、
    電圧源と前記出力ノードとがやり取りされるプルアップトランジスタをさらに備え、それによって前記プルアップトランジスタを前記差動増幅器によって駆動して、出力負荷における変化に応じて電圧出力レベルで前記出力ノードを維持する回路。
11. 請求項９記載の回路において、
    接地端子と前記出力ノードに接続されるプルダウントランジスタをさらに備え、それによって前記プルダウントランジスタを前記差動増幅器によって駆動して、出力負荷における変化に応じて電圧出力レベルで前記出力ノードを維持する回路。
12. 請求項９記載の回路において、
    前記プリチャージ回路は、電流源とレジスタとを備える回路。
13. 請求項９記載の回路において、
    前記直流結合されていないフィードバックは、前記差動増幅器によって制御されたゲートを有するプルアップトランジスタを含む回路。
14. 請求項９記載の回路において、
    前記直流結合されていないフィードバックは、前記差動増幅器によって制御されたゲートを有するプルダウントランジスタを含む回路。
15. 請求項９記載の回路において、
    前記出力端子を前記第２の入力端子に接続するためのスイッチをさらに備える回路。
16. 請求項９記載の回路において、
    前記出力ノードを前記プリチャージ回路に接続するためのスイッチをさらに備える回路。
17. 請求項９記載の回路において、
    前記プリチャージ回路を止めるためのスイッチをさらに備える回路。
18. 請求項９記載の回路において、
    前記容量分圧器は、第１のコンデンサ（Ｃ１）と第２のコンデンサ（Ｃ２）とを備え、出力電圧レベルに対する前記第２のノードでの電圧の比は、Ｃ１／（Ｃ１＋Ｃ２）である回路。
19. 回路であって、
    出力ノードと、
    出力電圧レベルで前記出力ノードをプリチャージする第１の段と、
    前記第１の段が停止している場合、出力電圧レベルで前記出力ノードを維持する第２の段と、を備え、
    前記第２の段は、前記出力ノードを含む直流結合されていないフィードバックを含む回路。
20. 請求項１９記載の回路において、
    前記第１の段は電流源を備え、前記第２の段は差動増幅器を備える回路。
21. 請求項１９記載の回路において、
    前記直流結合されていないフィードバックは、容量分圧器を備える回路。
22. 請求項２１記載の回路において、
    前記容量分圧器は、第１のコンデンサ（Ｃ１）と第２のコンデンサ（Ｃ２）とを備え、出力電圧レベルに対する前記第１のコンデンサと前記第２のコンデンサとの間のノードでの電圧レベルの比は、Ｃ１／（Ｃ１＋Ｃ２）である回路。
23. 請求項１９記載の回路において、
    前記直流結合されていないフィードバックは、プルアップトランジスタを含む回路。