JPH1011967A - アレー回路制御用の内部電圧を用いた昇圧電源電圧発生装置 - Google Patents
アレー回路制御用の内部電圧を用いた昇圧電源電圧発生装置Info
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- JPH1011967A JPH1011967A JP32048596A JP32048596A JPH1011967A JP H1011967 A JPH1011967 A JP H1011967A JP 32048596 A JP32048596 A JP 32048596A JP 32048596 A JP32048596 A JP 32048596A JP H1011967 A JPH1011967 A JP H1011967A
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Abstract
(57)【要約】
【課題】 アレー回路制御用の内部電圧を用いた昇圧電
源電圧発生装置を提供する。 【解決手段】 多数のメモリセルアレーブロック領域
と、前記メモリセルアレーブロック領域間に位置した周
辺回路領域とに分けられ、前記メモリセルアレー領域内
へ供給される内部電源電圧ＶＲＥＦＡと、前記周辺回路
領域へ供給される内部電源電圧ＶＲＥＦＰとを分離して
用いる半導体メモリ装置のレベル感知部と、パルス生成
部と、ポンピング部とから構成され所定レベルの昇圧電
源電圧ＶＰＰを生成する昇圧電源発生装置は、前記レベ
ル感知部に前記メモリセルアレーブロック領域内へ供給
される内部電源電圧を供給することにより、レベル感知
部のソース端に印加される電圧としてアレー回路に供給
される内部電源電圧のＶＲＥＦＡ電圧を印加することに
より、いつも一定な昇圧電源電圧のレベルを保つことが
できる。
源電圧発生装置を提供する。 【解決手段】 多数のメモリセルアレーブロック領域
と、前記メモリセルアレーブロック領域間に位置した周
辺回路領域とに分けられ、前記メモリセルアレー領域内
へ供給される内部電源電圧ＶＲＥＦＡと、前記周辺回路
領域へ供給される内部電源電圧ＶＲＥＦＰとを分離して
用いる半導体メモリ装置のレベル感知部と、パルス生成
部と、ポンピング部とから構成され所定レベルの昇圧電
源電圧ＶＰＰを生成する昇圧電源発生装置は、前記レベ
ル感知部に前記メモリセルアレーブロック領域内へ供給
される内部電源電圧を供給することにより、レベル感知
部のソース端に印加される電圧としてアレー回路に供給
される内部電源電圧のＶＲＥＦＡ電圧を印加することに
より、いつも一定な昇圧電源電圧のレベルを保つことが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
昇圧電源電圧発生装置に係り、特にアレー回路制御用の
内部電圧を用いた半導体メモリ装置の昇圧電源発生装置
に関する。
昇圧電源電圧発生装置に係り、特にアレー回路制御用の
内部電圧を用いた半導体メモリ装置の昇圧電源発生装置
に関する。
【０００２】
【従来の技術】半導体メモリ装置が高集積化されチップ
の面積が大きくなるに伴い、外部の電圧レベルを下げる
ことによりチップから費やされる消費電力を一定に保た
せるための努力が行われつつあった。
の面積が大きくなるに伴い、外部の電圧レベルを下げる
ことによりチップから費やされる消費電力を一定に保た
せるための努力が行われつつあった。
【０００３】添付した図１は半導体メモリ装置の一般的
な構造を示した図面であり、その構成は多数のメモリセ
ルアレーブロック１０と、多数のメモリセルアレーブロ
ック１０のうち一つのメモリセルアレーブロックを選択
するためにワードラインを選択するローデコーダー１２
と、ビットラインを選択するカラムデコーダー１４及び
内部信号の動作を制御する周辺回路部１６とに分けられ
る。
な構造を示した図面であり、その構成は多数のメモリセ
ルアレーブロック１０と、多数のメモリセルアレーブロ
ック１０のうち一つのメモリセルアレーブロックを選択
するためにワードラインを選択するローデコーダー１２
と、ビットラインを選択するカラムデコーダー１４及び
内部信号の動作を制御する周辺回路部１６とに分けられ
る。
【０００４】一般的に、半導体メモリ装置の印加電圧は
周辺回路に印加される内部電源電圧のＶＲＥＦＰ(Perip
heral REFerence Voltage)とメモリアレー回路に印加さ
れる内部電圧電源のＶＲＥＦＡ(Array REFerence Volta
ge)とに分けて必要に応じて各内部電源電圧レベルを調
整して用いる。
周辺回路に印加される内部電源電圧のＶＲＥＦＰ(Perip
heral REFerence Voltage)とメモリアレー回路に印加さ
れる内部電圧電源のＶＲＥＦＡ(Array REFerence Volta
ge)とに分けて必要に応じて各内部電源電圧レベルを調
整して用いる。
【０００５】この二つの電圧は外部から供給される外部
電源電圧ＶＣＣを供されて半導体内部回路の一定領域で
は一定な電圧レベルを有するように設計される。
電源電圧ＶＣＣを供されて半導体内部回路の一定領域で
は一定な電圧レベルを有するように設計される。
【０００６】ところが、この内部電源電圧は状況により
電圧レベルが変わり得る。即ち、周辺回路に印加される
内部電源電圧のＶＲＥＦＰ電圧は半導体メモリ装置の速
度と密接な関係があるので収容可能な電流の範囲内でで
きる限り電圧を高めようとし、メモリアレー回路に印加
される内部電源電圧のＶＲＥＦＡ電圧は半導体メモリ装
置の電流と密接な関係を有するのでできる限り低い電圧
を保とうとする。
電圧レベルが変わり得る。即ち、周辺回路に印加される
内部電源電圧のＶＲＥＦＰ電圧は半導体メモリ装置の速
度と密接な関係があるので収容可能な電流の範囲内でで
きる限り電圧を高めようとし、メモリアレー回路に印加
される内部電源電圧のＶＲＥＦＡ電圧は半導体メモリ装
置の電流と密接な関係を有するのでできる限り低い電圧
を保とうとする。
【０００７】図２は従来の昇圧電源電圧ＶＰＰを発生す
る回路を示したブロック図であり、レベル感知部２０
と、パルス生成部２２及びポンピング部２４とからな
る。周辺回路の内部電源のＶＲＥＦＰ電圧を用いて生成
される昇圧電源電圧ＶＰＰは半導体メモリセルアレーの
ワードラインを制御する。
る回路を示したブロック図であり、レベル感知部２０
と、パルス生成部２２及びポンピング部２４とからな
る。周辺回路の内部電源のＶＲＥＦＰ電圧を用いて生成
される昇圧電源電圧ＶＰＰは半導体メモリセルアレーの
ワードラインを制御する。
【０００８】図２に示されたように、周辺回路に内部電
源のＶＲＥＦＰ電圧を印加した後、ＶＰＰが一定レベル
に至るまで、パルス発生部２２とポンピング部２４は引
き続き動作する。もし、昇圧電源電圧ＶＰＰレベルが所
定のレベルに至ると、レベル感知部２０ではこれを感知
してパルス生成部２２の動作を停止させ、従ってポンピ
ング部２４の動作も停止される。
源のＶＲＥＦＰ電圧を印加した後、ＶＰＰが一定レベル
に至るまで、パルス発生部２２とポンピング部２４は引
き続き動作する。もし、昇圧電源電圧ＶＰＰレベルが所
定のレベルに至ると、レベル感知部２０ではこれを感知
してパルス生成部２２の動作を停止させ、従ってポンピ
ング部２４の動作も停止される。
【０００９】次いで、図２の各ブロックから出力される
信号の入出力関係を説明すると次の通りである。
信号の入出力関係を説明すると次の通りである。
【００１０】レベル感知部２０では昇圧電源電圧ＶＰＰ
を入力してＶＰＰＯＳＣＥ発振電圧を出力し、パルス生
成部２２では入力されたＶＰＰＯＳＣＥ発振電圧の制御
に応じてＶＰＰＤＲＶ駆動電圧を出力する。かつ、パル
ス生成部２２の出力であるＶＰＰＤＲＶ電圧はポンピン
グ部２４に入力され、一定な昇圧電源電圧ＶＰＰになる
まで引き続きポンピング動作を施す。
を入力してＶＰＰＯＳＣＥ発振電圧を出力し、パルス生
成部２２では入力されたＶＰＰＯＳＣＥ発振電圧の制御
に応じてＶＰＰＤＲＶ駆動電圧を出力する。かつ、パル
ス生成部２２の出力であるＶＰＰＤＲＶ電圧はポンピン
グ部２４に入力され、一定な昇圧電源電圧ＶＰＰになる
まで引き続きポンピング動作を施す。
【００１１】従って、前記のように生成された昇圧電源
電圧ＶＰＰは半導体メモリセルアレーのワードラインを
制御してメモリセルを制御するようになる。
電圧ＶＰＰは半導体メモリセルアレーのワードラインを
制御してメモリセルを制御するようになる。
【００１２】図３は一般的な半導体メモリ装置のセルト
ランジスタを示した図面である。図３に示されたよう
に、ワードラインと連結されたセルトランジスタ３０を
制御するに必要な昇圧電源電圧のレベルは、セルトラン
ジスタ３０の読取り／書込み動作時十分なアクティブリ
ストアのためには周辺回路用の電圧ＶＲＥＦＰとセルの
臨界電圧ＶＴと所定のマージンを合わせた程度の電圧レ
ベルを保つべきである。
ランジスタを示した図面である。図３に示されたよう
に、ワードラインと連結されたセルトランジスタ３０を
制御するに必要な昇圧電源電圧のレベルは、セルトラン
ジスタ３０の読取り／書込み動作時十分なアクティブリ
ストアのためには周辺回路用の電圧ＶＲＥＦＰとセルの
臨界電圧ＶＴと所定のマージンを合わせた程度の電圧レ
ベルを保つべきである。
【００１３】図４は図２に示されたレベル感知部２０の
詳細な構成を示した図面であり、周辺回路制御用の電圧
であるＶＲＥＦＰ電圧を供給してＶＰＰＯＳＣＥ電圧を
出力させる。
詳細な構成を示した図面であり、周辺回路制御用の電圧
であるＶＲＥＦＰ電圧を供給してＶＰＰＯＳＣＥ電圧を
出力させる。
【００１４】従来技術のレベル感知端において、メモリ
セルのワードラインを制御する電圧である内部昇圧電源
電圧ＶＰＰは周辺回路用の内部電源電圧ＶＲＥＦＰを用
いて生成する。
セルのワードラインを制御する電圧である内部昇圧電源
電圧ＶＰＰは周辺回路用の内部電源電圧ＶＲＥＦＰを用
いて生成する。
【００１５】ところが、周辺回路用の内部電源電圧ＶＲ
ＥＦＰを用いて昇圧電源電圧ＶＰＰ発生器を設計する場
合、半導体メモリ装置の速度を高めるためにこの周辺回
路用の内部電源電圧ＶＲＥＦＰのレベルを上げると次の
ような二つの問題点が発生する。
ＥＦＰを用いて昇圧電源電圧ＶＰＰ発生器を設計する場
合、半導体メモリ装置の速度を高めるためにこの周辺回
路用の内部電源電圧ＶＲＥＦＰのレベルを上げると次の
ような二つの問題点が発生する。
【００１６】第１、チップ内部のワードラインを制御す
る昇圧電源電圧ＶＰＰのレベルが必要なレベルより上が
り過ぎて正常的な動作時ワードラインに過度な電圧を供
給するようになる。即ち、周辺回路用の内部電源電圧Ｖ
ＲＥＦＰレベルとメモリアレー用の内部電源電圧ＶＲＥ
ＦＡレベル間の差が小さい時には差し支えないが、二つ
のレベル間の差が大きい時には問題が発生する。
る昇圧電源電圧ＶＰＰのレベルが必要なレベルより上が
り過ぎて正常的な動作時ワードラインに過度な電圧を供
給するようになる。即ち、周辺回路用の内部電源電圧Ｖ
ＲＥＦＰレベルとメモリアレー用の内部電源電圧ＶＲＥ
ＦＡレベル間の差が小さい時には差し支えないが、二つ
のレベル間の差が大きい時には問題が発生する。
【００１７】第２、必要なレベル以上に昇圧電源電圧レ
ベルを保たなければならないので昇圧電源電圧発生器が
過度なポンピング動作を施し、過多な電流が費やされ
る。
ベルを保たなければならないので昇圧電源電圧発生器が
過度なポンピング動作を施し、過多な電流が費やされ
る。
【００１８】
【発明が解決しょうとする課題】本発明は前述した従来
の問題点を解決するために案出されたものであり、半導
体メモリ装置のメモリアレー用の内部電源電圧ＶＲＥＦ
Ａを用いてチップのあらゆる動作モードで昇圧電源電圧
レベルが必要以上のレベルに上がらないように制御する
半導体メモリ装置の昇圧電源電圧発生装置を提供するに
その目的がある。
の問題点を解決するために案出されたものであり、半導
体メモリ装置のメモリアレー用の内部電源電圧ＶＲＥＦ
Ａを用いてチップのあらゆる動作モードで昇圧電源電圧
レベルが必要以上のレベルに上がらないように制御する
半導体メモリ装置の昇圧電源電圧発生装置を提供するに
その目的がある。
【００１９】
【課題を解決するための手段】前記目的を達成するため
に本発明による、多数のメモリセルアレーブロック領域
と、前記メモリセルアレーブロック領域間に位置した周
辺回路領域とに分けられ、前記メモリセルアレー領域内
へ供給される内部電源電圧ＶＲＥＦＡと、前記周辺回路
領域内へ供給される内部電源電圧ＶＲＥＦＰとを分離し
て用いる半導体メモリ装置のレベル感知部及びパルス生
成部と、ポンピング部とから構成されて所定レベルの昇
圧電源電圧ＶＰＰを生成する昇圧電源発生装置は、前記
レベル感知部に前記メモリセルアレーブロック領域内へ
供給される内部電源電圧を供給することを特徴とする。
に本発明による、多数のメモリセルアレーブロック領域
と、前記メモリセルアレーブロック領域間に位置した周
辺回路領域とに分けられ、前記メモリセルアレー領域内
へ供給される内部電源電圧ＶＲＥＦＡと、前記周辺回路
領域内へ供給される内部電源電圧ＶＲＥＦＰとを分離し
て用いる半導体メモリ装置のレベル感知部及びパルス生
成部と、ポンピング部とから構成されて所定レベルの昇
圧電源電圧ＶＰＰを生成する昇圧電源発生装置は、前記
レベル感知部に前記メモリセルアレーブロック領域内へ
供給される内部電源電圧を供給することを特徴とする。
【００２０】また、前記レベル感知部とパルス生成部に
前記メモリセルアレーブロック領域内へ供給される内部
電源電圧を供給することを特徴とする。
前記メモリセルアレーブロック領域内へ供給される内部
電源電圧を供給することを特徴とする。
【００２１】また、前記レベル感知部と前記パルス生成
部及び前記ポンピング部に前記メモリセルアレーブロッ
ク領域内へ供給される内部電源電圧を供給することを特
徴とする。
部及び前記ポンピング部に前記メモリセルアレーブロッ
ク領域内へ供給される内部電源電圧を供給することを特
徴とする。
【００２２】また、前記レベル感知部は一端子にアレー
用の内部電源電圧ＶＲＥＦＡが供給され、ゲート端に接
地電圧が印加される第１ＰＭＯＳトランジスタと、ゲー
ト端に前記アレー用の内部電源電圧ＶＲＥＦＡが供給さ
れ一端子に接地電圧が印加される第１ＮＭＯＳトランジ
スタと、前記第１ＰＭＯＳトランジスタの他の端子と前
記第１ＮＭＯＳトランジスタの他の端子間に直列で連結
され、共通ゲートノードに昇圧電源電圧ＶＰＰが印加さ
れる第２及び第３ＮＭＯＳトランジスタと、前記第２Ｎ
ＭＯＳトランジスタの他の端子と前記第３ＮＭＯＳトラ
ンジスタの他の端子が接続されるノードに共通ゲートノ
ードが連結され、前記アレー用の内部電源電圧ＶＲＥＦ
Ａが一端子に供給される第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタの連結された共通ゲート
ノードにゲートが連結され、接地電圧端子に一端子が連
結され、前記第２ＰＭＯＳトランジスタと他の端子が連
結されＶＰＰＯＳＣＥが出力される第４ＮＭＯＳトラン
ジスタとを含むことを特徴とする。
用の内部電源電圧ＶＲＥＦＡが供給され、ゲート端に接
地電圧が印加される第１ＰＭＯＳトランジスタと、ゲー
ト端に前記アレー用の内部電源電圧ＶＲＥＦＡが供給さ
れ一端子に接地電圧が印加される第１ＮＭＯＳトランジ
スタと、前記第１ＰＭＯＳトランジスタの他の端子と前
記第１ＮＭＯＳトランジスタの他の端子間に直列で連結
され、共通ゲートノードに昇圧電源電圧ＶＰＰが印加さ
れる第２及び第３ＮＭＯＳトランジスタと、前記第２Ｎ
ＭＯＳトランジスタの他の端子と前記第３ＮＭＯＳトラ
ンジスタの他の端子が接続されるノードに共通ゲートノ
ードが連結され、前記アレー用の内部電源電圧ＶＲＥＦ
Ａが一端子に供給される第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタの連結された共通ゲート
ノードにゲートが連結され、接地電圧端子に一端子が連
結され、前記第２ＰＭＯＳトランジスタと他の端子が連
結されＶＰＰＯＳＣＥが出力される第４ＮＭＯＳトラン
ジスタとを含むことを特徴とする。
【００２３】
【発明の実施の形態】以下、本発明の実施例を添付した
図面に基づき更に詳細に説明する。図５は本発明による
アレー回路制御用の内部電圧を用いた図２に示された昇
圧電源発生装置のレベル感知部２０の詳細な構成を示し
た図面であり、昇圧電源発生装置のレベル感知部のソー
ス端に印加される電圧として、従来の周辺回路に印加さ
れる内部電圧のＶＲＥＦＰ電圧の代りにアレー回路に印
加される内部電源電圧のＶＲＥＦＡ電圧を印加する。
図面に基づき更に詳細に説明する。図５は本発明による
アレー回路制御用の内部電圧を用いた図２に示された昇
圧電源発生装置のレベル感知部２０の詳細な構成を示し
た図面であり、昇圧電源発生装置のレベル感知部のソー
ス端に印加される電圧として、従来の周辺回路に印加さ
れる内部電圧のＶＲＥＦＰ電圧の代りにアレー回路に印
加される内部電源電圧のＶＲＥＦＡ電圧を印加する。
【００２４】レベル感知部の構成を見ると、ソース端に
アレーブロックに供給される内部電源電圧ＶＲＥＦＡが
供給され、ゲート端に接地電圧の印加される第１ＰＭＯ
Ｓトランジスタ５０と、ゲート端にアレーブロックに供
給される内部電源電圧ＶＲＥＦＡが供給され、一端子に
接地電圧が印加される第１ＮＭＯＳトランジスタ５２
と、第１ＰＭＯＳトランジスタ５０と第１ＮＭＯＳトラ
ンジスタ５２とに直列で連結され、共通ゲートノード端
５５に昇圧電源電圧ＶＰＰが印加される第２及び第３Ｎ
ＭＯＳトランジスタ５４，５６と、第２及び第３ＮＭＯ
Ｓトランジスタ５４，５６が共通で接続されるノード５
８に共通ゲート接続ノード６０が連結され、アレー回路
に供給される内部電源電圧ＶＲＥＦＡ端と接地電圧間に
直列で連結された第２ＰＭＯＳトランジスタ６２と第４
ＮＭＯＳトランジスタ６４とから構成される。
アレーブロックに供給される内部電源電圧ＶＲＥＦＡが
供給され、ゲート端に接地電圧の印加される第１ＰＭＯ
Ｓトランジスタ５０と、ゲート端にアレーブロックに供
給される内部電源電圧ＶＲＥＦＡが供給され、一端子に
接地電圧が印加される第１ＮＭＯＳトランジスタ５２
と、第１ＰＭＯＳトランジスタ５０と第１ＮＭＯＳトラ
ンジスタ５２とに直列で連結され、共通ゲートノード端
５５に昇圧電源電圧ＶＰＰが印加される第２及び第３Ｎ
ＭＯＳトランジスタ５４，５６と、第２及び第３ＮＭＯ
Ｓトランジスタ５４，５６が共通で接続されるノード５
８に共通ゲート接続ノード６０が連結され、アレー回路
に供給される内部電源電圧ＶＲＥＦＡ端と接地電圧間に
直列で連結された第２ＰＭＯＳトランジスタ６２と第４
ＮＭＯＳトランジスタ６４とから構成される。
【００２５】ＶＰＰＯＳＣＥは第２ＰＭＯＳトランジス
タ６２と第４ＮＭＯＳトランジスタ６４の共通ノード６
６から出力される。
タ６２と第４ＮＭＯＳトランジスタ６４の共通ノード６
６から出力される。
【００２６】また、アレー回路に印加される内部電源電
圧ＶＲＥＦＡはパルス生成部２２とポンピング部２４に
も印加されて本発明の目的を達成するが、動作において
類似なので詳細な説明は省略する。
圧ＶＲＥＦＡはパルス生成部２２とポンピング部２４に
も印加されて本発明の目的を達成するが、動作において
類似なので詳細な説明は省略する。
【００２７】
【発明の効果】本発明によるアレー回路制御用の内部電
圧を用いた昇圧電源発生装置はレベル感知部のソース端
に印加される電圧としてアレー回路に供給される内部電
圧のＶＲＥＦＡ電圧を印加することにより、いつも一定
な昇圧電源電圧のレベルを保つことができる。
圧を用いた昇圧電源発生装置はレベル感知部のソース端
に印加される電圧としてアレー回路に供給される内部電
圧のＶＲＥＦＡ電圧を印加することにより、いつも一定
な昇圧電源電圧のレベルを保つことができる。
【図１】 半導体メモリ装置の一般的な構造を示した。
【図２】 従来の昇圧電源電圧ＶＰＰを発生する回路を
示した。
示した。
【図３】 一般的な半導体メモリ装置のセルトランジス
タを示した。
タを示した。
【図４】 図２に示された周辺回路用の内部電圧を用い
た従来のレベル感知部の詳細な構成を示した。
た従来のレベル感知部の詳細な構成を示した。
【図５】 本発明によるアレー回路制御用の内部電圧を
用いた昇圧電源発生装置のレベル感知部の詳細な構成を
示した。
用いた昇圧電源発生装置のレベル感知部の詳細な構成を
示した。
１０ メモリセルアレーブロック、１２ ローデコーダ
ー、１４ カラムデコーダー、１６ 周辺回路部、２０
レベル感知部、２２ パルス生成部、２４ ポンピン
グ部、３０ セルトランジスタ、５０ 第１ＰＭＯＳト
ランジスタ、５２第１ＮＭＯＳトランジスタ、５４ 第
２ＮＭＯＳトランジスタ、５５ 共通ゲートノード端、
５６ 第３ＮＭＯＳトランジスタ、５８ ノード、６０
共通ゲート接続ノード、６２ 第２ＰＭＯＳトランジ
スタ、６４ 第４ＮＭＯＳトランジスタ、６６ 共通ノ
ード
ー、１４ カラムデコーダー、１６ 周辺回路部、２０
レベル感知部、２２ パルス生成部、２４ ポンピン
グ部、３０ セルトランジスタ、５０ 第１ＰＭＯＳト
ランジスタ、５２第１ＮＭＯＳトランジスタ、５４ 第
２ＮＭＯＳトランジスタ、５５ 共通ゲートノード端、
５６ 第３ＮＭＯＳトランジスタ、５８ ノード、６０
共通ゲート接続ノード、６２ 第２ＰＭＯＳトランジ
スタ、６４ 第４ＮＭＯＳトランジスタ、６６ 共通ノ
ード
Claims (4)
- 【請求項１】 多数のメモリセルアレーブロック領域
と、前記メモリセルアレーブロック領域間に位置した周
辺回路領域とに分けられ、前記メモリセルアレー領域内
でへ供給される内部電源電圧ＶＲＥＦＡと、前記周辺回
路領域へ供給される内部電源電圧ＶＲＥＦＰとを分離し
て用いる半導体メモリ装置のレベル感知部及びパルス生
成部と、ポンピング部とから構成され所定レベルの昇圧
電源電圧ＶＰＰを生成する昇圧電源発生装置において、 前記レベル感知部に前記メモリセルアレーブロック領域
内へ供給される内部電源電圧を供給することを特徴とす
る昇圧電源発生装置。 - 【請求項２】 前記レベル感知部とパルス生成部に前記
メモリセルアレーブロック領域内での内部電源電圧を供
給することを特徴とする請求項１に記載の昇圧電源発生
装置。 - 【請求項３】 前記レベル感知部とパルス生成部及びポ
ンピング部に前記メモリセルアレーブロック領域内へ供
給される内部電源電圧を供給することを特徴とする請求
項１に記載の昇圧電源発生装置。 - 【請求項４】 前記レベル感知部は一端子にアレー用の
内部電源電圧ＶＲＥＦＡが供給され、ゲート端に接地電
圧が印加される第１ＰＭＯＳトランジスタと、 ゲート端に前記アレー用の内部電源電圧ＶＲＥＦＡが供
給され一端子に接地電圧が印加される第１ＮＭＯＳトラ
ンジスタと、 前記第１ＰＭＯＳトランジスタの他の端子と前記第１Ｎ
ＭＯＳトランジスタの他の端子間に直列で連結され、共
通ゲートノードに昇圧電源電圧ＶＰＰが印加される第２
及び第３ＮＭＯＳトランジスタと、 前記第２ＮＭＯＳトランジスタの他の端子と前記第３Ｎ
ＭＯＳトランジスタの他の端子が接続されるノードに共
通ゲートノードが連結され、前記アレー用の内部電源電
圧ＶＲＥＦＡが一端子に供給される第２ＰＭＯＳトラン
ジスタと、 前記第２ＰＭＯＳトランジスタの連結された共通ゲート
ノードにゲートが連結され、接地電圧端子に一端子が連
結され、前記第２ＰＭＯＳトランジスタと他の端子が連
結されＶＰＰＯＳＣＥが出力される第４ＮＭＯＳトラン
ジスタとを含むことを特徴とする請求項１に記載の昇圧
電源発生装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960023685A KR100190049B1 (ko) | 1996-06-25 | 1996-06-25 | 어레이회로 제어용 내부전압을 이용한 승압전원발생장치 |
| KR1996-P-023685 | 1996-06-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1011967A true JPH1011967A (ja) | 1998-01-16 |
| JP3936419B2 JP3936419B2 (ja) | 2007-06-27 |
Family
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