JPH11312019A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH11312019A
JPH11312019A JP10118757A JP11875798A JPH11312019A JP H11312019 A JPH11312019 A JP H11312019A JP 10118757 A JP10118757 A JP 10118757A JP 11875798 A JP11875798 A JP 11875798A JP H11312019 A JPH11312019 A JP H11312019A
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vdd
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Kenichiro Sugio
賢一郎 杉尾
Tetsuya Mitoma
徹哉 三苫
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Oki Micro Design Co Ltd
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Abstract

(57)【要約】 【目的】 バーイン試験のようにVCCが高電圧となる際
のVDDレベルの上がり過ぎを防止することを目的とす
る。 【構成】 外部電源電位VCCから内部電源電位VDDを生成
する内部電源電位発生回路は、差動増幅回路と定電流源
回路を持っている。この定電流源回路は、半導体集積回
路の試験時に発生する試験信号に応答して、導通状態が
制御されるトランジスタで構成されている。

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、外部から与えられた電
源電圧を降圧して内部回路に供給するための降圧回路を
備えた半導体集積回路に関するものである。 【０００２】 【従来の技術】従来DRAMは、高集積化に伴う設計基準の
微細化を行ってきた。そのため、DRAM内部の各信号線等
も電源電圧に対して十分な大きさが得られず信頼性上重
大な問題となってきている。そこで、DRAMの内部回路を
外部電源電圧より低い電圧で駆動するための内部降圧型
電源回路が使用されるようになってきた。その従来内部
降圧型電源回路VDD-GEN1を図１に示す。VDD-GEN1には、
図３に示すように、フラット領域及びバーイン領域の２
つの動作領域がある。フラット領域では、内部電源電圧
VDDが外部電源電圧VCCの変化に対してほとんど変化しな
い。つまりフラット領域では、内部電源電圧VDDが略安
定した値に維持されるもで、DRAMにおける通常の動作領
域として使用される。バーンイン領域では、内部電源電
圧VDDが外部電源電圧VCCの変化に対して大きく変化す
る。つまりバーンイン領域は、DRAMにおける加速試験の
１つであるバーイン試験を行う領域として使用される。
バーンイン試験は、バーイン領域中の規格電圧値で行わ
れている。 【０００３】次にVDD-GEN1の回路構成について説明す
る。図１のVDD-GEN1の回路構成は、内部電源(VDD)を外
部電源(VCC)からドライブするVDDドライバー、そのVDD
ドライバーのゲート信号(GATEa)を発生させるVDDアン
プ、RASアクティブ時にVDDアンプの能力を上げるための
定電流源回路、定電流源回路のゲート信号を発生させる
定電流源ゲート信号発生回路、VDDの電圧降下をモニタ
ーするVDDモニター回路、RASアクティブ時のVDD電圧降
下を補償するためRASエンター時にVDDゲート信号を一時
的に押し下げるVDDドライバーゲート信号ONE-SHOT回路
及びVDDドライバーゲート信号の下がり過ぎを防止する
ためのVDDドライバーゲート信号クランプ回路で構成さ
れる。 【０００４】次にVDD-GEN1の動作について説明する。ス
タンバイ時には、DRAM内で消費する電流が微少であるた
め図１のP型トランジスタP1aに流れる電流ICCaを抑えた
動作している。その動作原理は、図２に示すように図１
の定電流源回路内N型トランジスタN5a,N7aのゲート信号
であるIVCACTが"Low"レベルになっており定電流源回路
がOFFしている。そのため図１のVDDアンプ内ノードBaレ
ベルは、N型トランジスタN3aのみで決まっており、N型
トランジスタN3aのゲート信号(IVCAN)はN型トランジス
タしきい値(Vtn)レベル電位なのでN型トランジスタN3a
に流れるISS2aは非常に小さい。そのためVDDアンプ内N
型トランジスタN1aを流れる電流ISS1aが小さくなりVDD
アンプ出力GATEaの電圧レベルはP型トランジスタしきい
値(Vtp)近傍なのでP型トランジスタP1aに流れる電流ICC
aが微少になり、VDD電圧レベルを多少低めにしている。 【０００５】RASアクティブ時は、図２に示すようにRAS
B信号が"High"→"Low"に遷移するのを受けて内部RAS信
号(PIRC)が"Low"→"High"に遷移しそれによりIVCACTが"
Low"→"High"になり、ノードAaはすでに3Vtnレベルの電
位になっているのでVDD定電流源回路のN型トランジスタ
N4a〜N7aはONしているので図１の電流ISS3aが流れる事
によりノードBaの電圧レベルがスタンバイ時よりも低く
なり、それに伴いVDDアンプ内N型トランジスタN1aを流
れる電流ISS1aが増加してVDDアンプ出力GATEaが下がり
図１のVDDドライバーP1aに流れるICCaが増加してRASア
クティブのVDD電圧降下に備える。また、図２に示すよ
うにPIRCとセンスラッチ信号(SLE)から作られるワンシ
ョットパルス信号(SHOT)により図１のVDDドライバーゲ
ート信号ONE-SHOT回路を用いてGATEaを強制的に一時引
き下げる事でVDDドライバーP1aに流れるICCaを増加さ
せ、センスラッチ動作で生じるVDDレベルの落ち込みを
補償している。図２のバーイン動作もRASサイクルが長
く動作が比較的ルーズであるというだけで動作原理に関
しては同様である。 【０００６】 【発明が解決しようとする課題】図１に示す従来内部電
源回路では、バーイン時のようにtRAS(RASエンター時
間)が1usという長いサイクル時間になりDRAM内部の動作
が比較的ルーズになると、VDD発生回路のRASエンター時
VDD強化によりVDDの電荷消費量と供給量のバランスが崩
れて図３に示すようにVDDが上がり過ぎ、加速試験であ
るバーイン試験時にVDD規格電圧値より高くなりバーイ
ン試験ができないという問題がある。 【０００７】 【課題を解決するための手段】本発明では、バーイン試
験のようにVCCが高電圧となる際のVDDレベルの上がり過
ぎを防止することを目的とする。 【０００８】本発明の代表的なものは、基準電位が与え
られた第1入力ノードと、第2入力ノードと、前記第1入
力ノードに与えられた電位と前記第2入力ノードに与え
られた電位との差に応じた電位を出力する出力ノードと
を有する差動増幅回路と、外部電源電位が与えられた外
部電源ノードと、内部電源ノードとに接続され、前記差
動増幅回路の出力ノードの電位に応答して、前記内部電
源ノードに所定の内部電源電位を供給する内部電源電位
供給回路と、前記第2入力ノードと、前記内部電源ノー
ドとに接続され、前記内部電源電位に応答した電位を前
記第2入力ノードにフィードバックするフィードバック
回路と、前記差動増幅回路に接続された定電流源回路で
あって、半導体集積回路の試験時に発生する試験信号に
応答して導通状態が制御されるトランジスタを含む前記
定電流源回路とを有することを特徴とする半導体集積回
路である。 【０００９】 【実施の形態】(実施の形態１) <回路構成>回路構成は、前記の従来回路構成に図４に示
す通り定電流源ゲート信号発生回路のN型トランジスタN
10bにN型トランジスタN13bを並列に接続し、そのN13bの
ゲート信号にBIを用いた構成になっている。 【００１０】<回路動作>回路動作は、従来回路の動作と
ほぼ同じであるが、N型トランジスタN13bのゲート信号
であるBIを"Low"→"High"にする事で図４のノードBbが
接地(gnd)レベルになり定電流源ゲート信号発生回路の
出力ノードAbが3Vtn→2Vtnになるため、図４の定電流源
回路のN型トランジスタN4b,N6bのGMが落ち図４のVDDア
ンプから定電流源に流れ込む電流ISS3bが減少し、それ
に伴いISS1bが減少するので図４のVDDドライバーゲート
信号GATEbの下がり方が比較的緩やかになりICCbが減少
する。 【００１１】この回路を使用することにより、gmの小さ
いN型トランジスタ１個追加するという容易な方法でノ
ーマル動作時のVDDレベルを保ちながらバーイン試験時
にバーイン試験規格VDDレベルへと近づける事ができ
る。また、外部電源が高電圧になった時にVDDレベルを
抑えることでDRAM内部で無駄な電流を消費せずに済むと
いう効果がある。 【００１２】(実施の形態２) <回路構成>回路構成は、前記の従来回路に図５で示すよ
うに１個のインバータ(INV1c)と１個の2NOR(NOR1c)から
なる回路を新たに加え、その回路の出力IVCACT_B1をIVC
ACT信号の代わりに定電流源回路のN型トランジスタN7c
のゲート信号に使用する構成になっている。 【００１３】<回路動作>回路動作は、従来回路と同じで
あるが、図５に示すNOR1cの１入力信号であるBIを"Low"
→"High"にする事でその出力であるIVCACT_B1が"High"
→"Low"になり、複数個ある定電流源回路のいくつかをO
FFさせることができ、それに伴い図５のISS3c,ISS1cを
共に減少させVDDアンプの出力であるGATEcレベルを高め
にし、VDDドライバーであるP型トランジスタP1cのgmを
落としP1cに流れる電流ICCcを減少させる。 【００１４】この回路を使用することにより、ノーマル
動作時のVDDレベルを保ちながらバーイン試験時にバー
イン試験規格VDDレベルへと近づける事ができる。。さ
らに、実施の形態１と違いN型トランジスタのVtnによら
ないためプロセスばらつきによるVt変動による影響を受
けず、N型トランジスタのゲート幅で電流を制御するの
でVDD設定値の合わせ混みが容易である。 【００１５】(実施の形態３) <回路構成>回路構成は、前記の従来回路に図６に示すよ
うに１個のインバータ(INVd1)を新たに加え、そのINVd1
の入力をBI信号にし、その出力をBib信号としている。
そのBib信号をVDDドライバー信号ONE-SHOT回路のN型ト
ランジスタN11dのゲート信号に使用する構成になってい
る。 <回路動作>回路動作は、従来回路の動作と同じである
が、図６に示すBI信号を"Low"→"High"にすることで、
そのインバータINVd1出力Bibが"High"→"Low"に遷移
し、VDDドライバーゲート信号ONE-SHOT回路のN型トラン
ジスタN11dをOFFさせる。それにより、RASエンター時の
ONE-SHOTパルスによるVDD強化を行わない。 【００１６】この回路を使用する事により、ノーマル動
作時のVDDレベルを保ちながらバーイン試験時にバーイ
ン試験規格VDDレベルへと近づける事ができる。特に、R
ASエンター時のONE- SHOTパルスによるVDD強化によるVD
Dの上がり過ぎに対して効果的である。 【００１７】(実施の形態４) <回路構成>回路構成は、前記従来回路に図７-１に示すV
DDドライバーP型トランジスタP1eのウエル電位に図７-
２のバイアス回路で発生させた電位を与える構成になっ
ている。 【００１８】<回路動作>回路動作は、従来回路の動作と
同じであるが、図７-２のBI信号を"Low"→"High"にする
ことで、図７-２のタイミングチャートに示すように図
７-１のVDDドライバーP1eウエル電位(BACK)をVCC→VCC
より高い電位にし、VDDドライバーP1eの基盤効果により
gmを落とす事でそれに流れる電流ICCeを絞る。 【００１９】この回路を使用する事により、ノーマル動
作時のVDDレベルを保ちながらバーイン試験時にバーイ
ン試験規格VDDレベルへと近づける事ができる。さら
に、VDDの上がり過ぎが少ない場合の微調整により効果
的である。 【００２０】(実施の形態５) <回路構成>回路構成は、前記実施の形態１〜４を２個も
しくは複数個組み合わせた構成である。図示は省略す
る。 【００２１】<回路動作>回路動作は、前記実施の形態１
〜４と同等である。前記実施の形態１〜４の効果がさら
に顕著になるといる効果がある。 【００２２】 【発明の効果】以上詳細に説明したように、本発明によ
れば、DRAMのノーマル動作時のVDDレベルを保ちながら
バーイン試験時にバーイン試験規格VDDレベルへと近づ
ける事ができる。また、外部電源が高電圧になった時に
VDDレベルを抑えることでDRAM内部で無駄な電流を消費
せずに済むという効果がある。
【図面の簡単な説明】 【図１】従来の内部降圧型電源回路の回路図である。 【図２】内部降圧型電源回路のタイムチャートである。 【図３】VDD／VCC特性を示す図である。 【図４】本発明の第1の実施例の回路図である。 【図５】本発明の第２の実施例の回路図である。 【図６】本発明の第３の実施例の回路図である。 【図７】本発明の第４の実施例の回路図である。 【図８】本発明の第４の実施例の回路図である。 【図９】本発明の第４の実施例のタイムチャートであ
る。 【符号の説明】 VCC・・・外部電源 VDD・・・内部電源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３７１Ａ

Claims (1)

  1. 【特許請求の範囲】 【請求請１】 基準電位が与えられた第1入力ノード
    と、第2入力ノードと、前記第1入力ノードに与えられた
    電位と前記第2入力ノードに与えられた電位との差に応
    じた電位を出力する出力ノードとを有する差動増幅回路
    と、 外部電源電位が与えられた外部電源ノードと、内部電源
    ノードとに接続され、前記差動増幅回路の出力ノードの
    電位に応答して、前記内部電源ノードに所定の内部電源
    電位を供給する内部電源電位供給回路と、 前記第2入力ノードと、前記内部電源ノードとに接続さ
    れ、前記内部電源電位に応答した電位を前記第2入力ノ
    ードにフィードバックするフィードバック回路と、 前記差動増幅回路に接続された定電流源回路であって、
    半導体集積回路の試験時に発生する試験信号に応答して
    導通状態が制御されるトランジスタを含む前記定電流源
    回路とを有することを特徴とする半導体集積回路。 【請求項２】 請求項1の半導体集積回路はさらに、前
    記トランジスタに所定のバイアス電位を供給するゲート
    信号発生回路を有し、該ゲート信号発生回路は前記試験
    信号に応答して、前記所定のバイアス電位とは異なるバ
    イアス電位を供給することを特徴とする半導体集積回
    路。 【請求項３】 前記内部電源電位供給回路はMOSトラン
    ジスタで構成され、該MOSトランジスタの基板電位が前
    記試験信号に応答して制御されていることを特徴とする
    請求項1記載の半導体集積回路。 【請求項４】 請求項1の半導体集積回路はさらに、前
    記内部電源電位供給回路の駆動能力を向上させる補助回
    路と、前記試験信号に応答して該補助回路の動作を禁止
    状態にする禁止回路とを有することを特徴とする半導体
    集積回路。
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