JP2014146094A - レギュレータ - Google Patents
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Abstract
【解決手段】PMOSトランジスタQ7は入力電圧VINを入力電圧VINより低い出力電圧VOUTに変換して出力する。第1バイアス回路15は基準電圧VREFより低い第1バイアス電圧Vb1を生成し、第2バイアス回路16は出力電圧VOUTに相関する電圧より低い第2バイアス電圧Vb2を生成する。差動回路14は差動対を構成するNMOSトランジスタQ1、Q2と、それに相補的に接続されたPMOSトランジスタQ4、Q3を有し、制御電極にそれぞれ基準電圧VREF、出力電圧VOUTに相関する電圧、第2バイアス電圧Vb2、第1バイアス電圧Vb1が入力され、基準電圧VREFと出力電圧VOUTに相関する電圧との差に応じた制御信号VcをPMOSトランジスタQ7の制御電極に出力する。カレントミラー回路17はNMOSトランジスタQ1、Q2に接続されている。
【選択図】 図1
Description
本実施形態に係るレギュレータについて図1乃至図3を用いて説明する。図1は本実施形態のレギュレータを示す回路図、図2は負荷が増加した時の動作を示すタイミングチャート、図3は負荷が減少した時の動作を示すタイミングチャートである。
出力回路13は、PMOSトランジスタ(第1トランジスタ)Q7を有している。PMOSトランジスタQ7は、ソース電極が電源線11に接続され、ドレイン電極が電圧出力端子20に接続され、ゲート電極(制御電極)が後述する差動回路14の出力端子14cに接続されている。
第1バイアス回路15では、第1電流源22により、常時アイドリング電流I1が流れている。第1レベルシフト回路21は、基準電圧VREFをNMOSトランジスタQ8のしきい値Vth8とPMOSトランジスタQ9のしきい値Vth9の和だけレベルシフトする。
図2および図3において、横軸は時間、縦軸は電圧または電流を示している。横軸の時間t1までは、基準電圧VREFと出力電圧VOUTが等しいとき(第1定常状態)を示している。時間t1から時間t2の間は、負荷の変動により出力電圧VOUTが変動しているとき(過渡状態)を示している。時間t2以降は、出力電圧VOUTが回復して、再び基準電圧VREFと出力電圧VOUTが等しいとき(第2定常状態)を示している。
NMOSトランジスタQ1、Q2、Q8、Q10、およびPMOSトランジスタQ3−Q6、Q9、Q11のそれぞれのゲート・ソース間電圧Vgs、ドレイン電流Idは一定である。PMOSトランジスタQ7のゲート・ソース間電圧Vgs7、ドレイン電流Ids7は負荷に応じて定まる。
即ち、Ia2=Ia1+|ΔIds4−ΔIds3|である。
本実施形態に係るレギュレータについて図8乃至図10を用いて説明する。図8は本実施形態のレギュレータを示す回路図、図9は出力電圧VOUTの変動が小振幅時の動作を示すタイミングチャート、図10は出力電圧VOUTの変動が大振幅時の動作を示すタイミングチャートである。
本実施形態に係るレギュレータについて図13を用いて説明する。図13は本実施形態のレギュレータを示す回路図である。
本実施形態に係るレギュレータについて図14を用いて説明する。図14は本実施形態のレギュレータを示す回路図である。本実施形態において、上記実施形態1と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態1と異なる点は、レギュレータが高周波特性を改善するために実施形態2で説明した高周波回路と実施形態3で説明した高周波回路の両方を有することにある。
(付記1) 前記第1導電型がp型であり、前記第2導電型がn型である請求項1に記載のレギュレータ。
基準電圧より低い第1バイアス電圧を生成する第1バイアス回路と、
前記出力電圧に相関する電圧より低い第2バイアス電圧を生成する第2バイアス回路と、
制御電極に前記基準電圧が入力される第2導電型の第2トランジスタと、前記第2トランジスタと差動対を構成するとともに、制御電極に前記出力電圧に相関する電圧が入力される第2導電型の第3トランジスタと、前記第2トランジスタに相補的に接続され、制御電極に前記第2バイアス電圧が入力される第1導電型の第4トランジスタと、前記第3トランジスタに相補的に接続され、制御電極に前記第1バイアス電圧が入力される第1導電型の第5トランジスタとを有し、前記基準電圧と前記出力電圧に相関する電圧との差に応じた比較信号を制御信号として前記第1トランジスタの制御電極に出力する差動回路と、
前記第2および第3トランジスタに接続されたカレントミラー回路と、
前記出力電圧に重畳された高周波信号を増幅し、増幅された前記高周波信号を前記第2トランジスタおよび前記第3トランジスタの一方に供給する第2導電型の第6トランジスタと、
前記第6トランジスタに電流を供給する第3電流源と、
前記第3電流源に並列接続され、前記高周波信号に応じた電荷を蓄積し、電荷蓄積量に応じて前記第6トランジスタを介して前記第2トランジスタおよび前記第3トランジスタの一方に流れる電流を制御するキャパシタと、
を具備するレギュレータ。
11 電源線
12 接地線
13 出力回路
14、31 差動回路
15、51 第1バイアス回路
16、52 第2バイアス回路
17 カレントミラー回路
18 位相補償回路
19 基準電圧入力端子
20 電圧出力端子
21 第1レベルシフト回路
23 第2レベルシフト回路
22 第1電流源
24 第2電流源
33 電流源
73 第3電流源
82 第4電流源
32、41 分圧回路
71、81、91 高周波回路
R1、34、35、42、43、53、54、55、56 抵抗
C1、44 キャパシタ
74、101 位相補償キャパシタ
Q1、Q2、Q8、Q10、72、92 NMOSトランジスタ
Q3〜Q7、Q9、Q11 PMOSトランジスタ
Claims (9)
- 入力電圧を前記入力電圧より低い出力電圧に変換して出力する第1導電型の第1トランジスタと、
基準電圧より低い第1バイアス電圧を生成する第1バイアス回路と、
前記出力電圧に相関する電圧より低い第2バイアス電圧を生成する第2バイアス回路と、
制御電極に前記基準電圧が入力される第2導電型の第2トランジスタと、前記第2トランジスタと差動対を構成するとともに、制御電極に前記出力電圧に相関する電圧が入力される第2導電型の第3トランジスタと、前記第2トランジスタに相補的に接続され、制御電極に前記第2バイアス電圧が入力される第1導電型の第4トランジスタと、前記第3トランジスタに相補的に接続され、制御電極に前記第1バイアス電圧が入力される第1導電型の第5トランジスタとを有し、前記基準電圧と前記出力電圧に相関する電圧との差に応じた比較信号を制御信号として前記第1トランジスタの制御電極に出力する差動回路と、
前記第2および第3トランジスタに接続されたカレントミラー回路と、
を具備することを特徴とするレギュレータ。 - 前記第1バイアス回路は第1レベルシフト回路と前記第1レベルシフト回路に電流を供給する第1電流源とを有し、前記第2バイアス回路は第2レベルシフト回路と前記第2レベルシフト回路に電流を供給する第2電流源とを有することを特徴とする請求項1に記載のレギュレータ。
- 前記第1レベルシフト回路および第2レベルシフト回路はそれぞれ、ダイオード接続された第1導電型のトランジスタとダイオード接続された第2導電型のトランジスタとの直列回路であることを特徴とする請求項2に記載のレギュレータ。
- 前記第1レベルシフト回路は前記第2トランジスタの制御電極と前記第5トランジスタの制御電極の間に接続され、前記第2レベルシフト回路は前記第3トランジスタの制御電極と前記第4トランジスタの制御電極の間に接続されていることを特徴とする請求項2に記載のレギュレータ。
- 前記出力電圧に重畳された高周波信号を増幅し、増幅された前記高周波信号を前記第2トランジスタおよび前記第3トランジスタの一方に供給する第2導電型の第6トランジスタと、
前記第6トランジスタに電流を供給する第3電流源と、
前記第3電流源に並列接続され、前記高周波信号に応じた電荷を蓄積し、電荷蓄積量に応じて前記第6トランジスタを介して前記第2トランジスタおよび前記第3トランジスタの一方に流れる電流を制御するキャパシタと、
を更に具備することを特徴とする請求項1に記載のレギュレータ。 - 前記第2トランジスタおよび前記第3トランジスタの他方に接続された第4電流源を更に具備することを特徴とする請求項5に記載のレギュレータ。
- 前記第2トランジスタおよび前記第3トランジスタの他方と前記第4電流源との間に接続され、制御電極に前記基準電圧が入力される第2導電型の第7トランジスタを更に具備することを特徴とする請求項6に記載のレギュレータ。
- 前記第3トランジスタと前記第5トランジスタの接続ノードに接続されたキャパシタを更に具備することを特徴とする請求項1に記載のレギュレータ。
- 前記第3トランジスタと前記第5トランジスタの接続ノードに接続されたキャパシタを更に具備することを特徴とする請求項7に記載のレギュレータ。
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