JP6316647B2

JP6316647B2 - 過電流保護回路、半導体装置、及びボルテージレギュレータ

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Publication number: JP6316647B2
Application number: JP2014091923A
Authority: JP
Inventors: 杉浦　正一; 正一杉浦
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2014-04-25
Filing date: 2014-04-25
Publication date: 2018-04-25
Anticipated expiration: 2034-04-25
Also published as: TWI658665B; CN105005349B; KR20150123712A; KR102279836B1; US20150311691A1; CN105005349A; TW201611454A; US9740222B2; JP2015210673A

Description

本発明は、過電流保護回路、その過電流保護回路を備えた半導体装置及びボルテージレギュレータに関する。

従来の過電流保護回路を備えたボルテージレギュレータについて説明する。図４は、従来の過電流保護回路を備えたボルテージレギュレータを示す回路図である。従来のボルテージレギュレータは、基準電圧回路４０１と、ＮＭＯＳトランジスタ４０３、４０４、４０５と、ＰＭＯＳトランジスタ４０２、４０６、１１０と、抵抗２０４、２０５と、電源端子１０１と、グラウンド端子１００と、出力端子１０２を備えている。

基準電圧回路４０１の基準電圧Ｖｒｅｆが出力端子１０２の出力電圧Ｖｏｕｔを抵抗２０４、２０５で分圧した分圧電圧Ｖｆｂよりも大きい時、ＮＭＯＳトランジスタ４０３、４０４、４０５と、ＰＭＯＳトランジスタ４０２、４０６で構成される誤差増幅回路の出力であるＰＭＯＳトランジスタ１１０のゲートの電位は低くなりＰＭＯＳトランジスタ１１０のオン抵抗を低くさせる。そして、出力電圧Ｖｏｕｔを上昇させ、分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとが等しくなるように動作する。基準電圧Ｖｒｅｆが分圧電圧Ｖｆｂよりも小さい時は、誤差増幅回路の出力であるＰＭＯＳトランジスタ１１０のゲートの電位は高くなりＰＭＯＳトランジスタ１１０のオン抵抗を高くさせる。そして、出力電圧Ｖｏｕｔを低下させ、分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとが等しくなるように動作する。
ボルテージレギュレータは、常に、分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆを等しく保つことで、一定の出力電圧Ｖｏｕｔを発生している（例えば、特許文献１図２参照）。

特開平４−１９５６１３号公報

しかしながら、従来のボルテージレギュレータでは、出力端子に過大な電流が流れ続けるとＰＭＯＳトランジスタ１１０が発熱し破壊されるという課題があった。
本発明は、上記課題に鑑みてなされ、出力端子に長時間過大な電流が流れることを防止する過電流保護回路、および過電流保護回路を備えた半導体装置及びボルテージレギュレータを提供する。

従来の課題を解決するために、本発明の過電流保護回路、および過電流保護回路を備えた半導体装置及びボルテージレギュレータは以下のような構成とした。
出力トランジスタに流れる出力電流に比例した電流を流す第一のトランジスタと、基準電流を流す定電流回路と、第一のトランジスタに流れる電流と基準電流を比較する比較回路と、比較回路から出力される信号によって出力トランジスタのゲートを制御する制御回路と、を備える構成とした。

駆動回路の制御に支障をきたすことなく、出力端子に過電流が流れた時、出力トランジスタが破壊されることを防止できる。

本発明の過電流保護回路を備えた半導体装置の回路図である。本発明の過電流保護回路を備えたボルテージレギュレータの回路図である。本発明の過電流保護回路を備えたボルテージレギュレータの他の例を示す回路図である。従来のボルテージレギュレータ回路の回路図である。

＜第一の実施形態＞
図１は、本発明の過電流保護回路を備えた半導体装置の回路図である。
本発明の過電流保護回路を備えた半導体装置は、駆動回路１０３と、定電流回路１０４と、ＮＭＯＳトランジスタ１０５、１０６と、ＰＭＯＳトランジスタ１０７、１０８、１０９、１１０と、電源端子１０１と、グラウンド端子１００と、出力端子１０２を備えている。

本発明の過電流保護回路を備えた半導体装置の接続について説明する。駆動回路１０３の出力はＰＭＯＳトランジスタ１０８のドレインとＰＭＯＳトランジスタ１０９のゲートとＰＭＯＳトランジスタ１１０のゲートに接続される。ＰＭＯＳトランジスタ１０８は、ゲートはＰＭＯＳトランジスタ１０７のゲート及びドレインに接続され、ソースは電源端子１０１に接続される。ＰＭＯＳトランジスタ１０７のソースは電源端子１０１に接続される。定電流回路１０４は、一方の端子は電源端子１０１に接続され、もう一方の端子はＰＭＯＳトランジスタ１０７のゲート及びドレインに接続される。ＮＭＯＳトランジスタ１０５は、ゲートはＮＭＯＳトランジスタ１０６のゲート及びドレインに接続され、ドレインはＰＭＯＳトランジスタ１０７のゲート及びドレインに接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１０６のソースはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１０９は、ドレインはＮＭＯＳトランジスタ１０６のゲート及びドレインに接続され、ソースは電源端子１０１に接続される。ＰＭＯＳトランジスタ１１０は、ドレインは出力端子１０２に接続され、ソースは電源端子１０１に接続される。

次に、本発明の過電流保護回路を備えた半導体装置の動作について説明する。電源端子１０１に電源電圧ＶＤＤが入力されると、駆動回路１０３が動作し駆動回路１０３の出力で出力トランジスタとして動作するＰＭＯＳトランジスタ１１０の動作を制御する。駆動回路１０３の出力によりＰＭＯＳトランジスタ１１０が動作すると出力端子１０２に出力電圧Ｖｏｕｔが発生する。

ＰＭＯＳトランジスタ１１０が動作しているとき、出力端子１０２に負荷が接続されるとＰＭＯＳトランジスタ１０９はＰＭＯＳトランジスタ１１０に流れる電流に比例した電流Ｉｍｏｎを流す。ＮＭＯＳトランジスタ１０６とＮＭＯＳトランジスタ１０５はカレントミラーを構成し、電流Ｉｍｏｎを任意の倍率でコピーした電流Ｉｍｏｎ１を発生させる。定電流回路１０４は基準電流Ｉａを流し、ＮＭＯＳトランジスタ１０５の出力電流Ｉｍｏｎ１と比較される。

Ｉｍｏｎ１＞Ｉａの時、ＰＭＯＳトランジスタ１０７はＩｍｏｎ１−Ｉａの電流を流す。そして、この電流はＰＭＯＳトランジスタ１０７と１０８で構成されるカレントミラーにて任意の倍率に増幅され、ＰＭＯＳトランジスタ１０８に電流を流し、ＰＭＯＳトランジスタ１１０をオフさせるように動作する。なお、Ｉｍｏｎ１とＩａの差が大きいほどＰＭＯＳトランジスタ１１０のゲートを充電する電流が増えるためＰＭＯＳトランジスタ１１０は素早くオフされ、Ｉｍｏｎ１とＩａの差が小さいとＰＭＯＳトランジスタ１１０はゆっくりとオフされる。Ｉｍｏｎ１＜Ｉａの時は、ＰＭＯＳトランジスタ１０７に電流は流れない。このため、ＰＭＯＳトランジスタ１１０がオフすることはない。

こうして、出力端子１０２に負荷が接続されＰＭＯＳトランジスタ１１０に過電流が流れた時、ＰＭＯＳトランジスタ１１０をオフさせてＰＭＯＳトランジスタ１１０が破壊されることを防止することができる。ＰＭＯＳトランジスタ１１０をオフする速さはＰＭＯＳトランジスタ１０８に流れる電流の大きさで決まり、この電流は急激には増えないため、駆動回路１０３によってＰＭＯＳトランジスタ１１０に流れる電流が瞬間的に増加する制御をされたとしても、ＰＭＯＳトランジスタ１１０を直ちにオフさせることはない。このため、この点に関して、駆動回路１０３の制御に支障をきたすことは起こらない。

なお、電流Ｉｍｏｎ１と基準電流Ｉａを比較する回路としてＮＭＯＳトランジスタ１０６とＮＭＯＳトランジスタ１０５で構成されるカレントミラーを用いているが、この構成に限らず電流Ｉｍｏｎ１と基準電流Ｉａを比較できる回路であればどのような比較回路であっても良い。また、ＰＭＯＳトランジスタ１０７に流れる電流を任意の倍率でコピーする回路としてカレントミラーを用いているが、この構成に限らず電流を任意の倍率でコピーする回路であればどのような電流増幅回路であっても良い。例えば、ＰＭＯＳトランジスタ１１０に流れる電流に比例した電流が抵抗に流れることによって発生した電圧と、基準電流が抵抗に流れることによって発生した基準電圧とを比較する電圧比較器と、その出力信号によってＰＭＯＳトランジスタ１１０のゲートを制御する制御回路を用いても良い。

以上記載したように、本発明の過電流保護回路を備えた半導体装置は、駆動回路の制御に支障をきたすことなく、出力端子に過電流が流れた時出力トランジスタが破壊されることを防止できる。

＜第二の実施形態＞
図２は、本発明の過電流保護回路を備えたボルテージレギュレータの回路図である。図１との違いは駆動回路１０３を削除し、基準電圧回路２０１、抵抗２０４、２０５、誤差増幅回路２０２を追加した点である。接続については、誤差増幅回路２０２は、反転入力端子は基準電圧回路２０１の正極に接続され、非反転入力端子は抵抗２０４と２０５の接続点に接続され、出力はＰＭＯＳトランジスタ１０８のドレインとＰＭＯＳトランジスタ１０９のゲートとＰＭＯＳトランジスタ１１０のゲートに接続される。基準電圧回路２０１の負極はグラウンド端子１００に接続され、抵抗２０４のもう一方の端子は出力端子１０２に接続され、抵抗２０５のもう一方の端子はグラウンド端子１００に接続される。他は図１と同様である。

本発明の過電流保護回路を備えたボルテージレギュレータの動作について説明する。電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１０２から出力電圧Ｖｏｕｔを出力する。抵抗２０４と２０５は、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。誤差増幅回路２０２は、基準電圧回路２０１の基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタとして動作するＰＭＯＳトランジスタ１１０のゲート電圧を制御する。

出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。従って、誤差増幅回路２０２の出力信号（ＰＭＯＳトランジスタ１１０のゲートの電位）が高くなり、ＰＭＯＳトランジスタ１１０がオフしていくので出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。この様にして、ボルテージレギュレータは、出力電圧Ｖｏｕｔが一定になるように動作する。

出力端子１０２に負荷が接続され過電流が流れた時を考える。ＰＭＯＳトランジスタ１０９はＰＭＯＳトランジスタ１１０に流れる電流に比例した電流Ｉｍｏｎを流す。ＮＭＯＳトランジスタ１０６とＮＭＯＳトランジスタ１０５はカレントミラーを構成し、電流Ｉｍｏｎを任意の倍率でコピーした電流Ｉｍｏｎ１を発生させる。定電流回路１０４は基準電流Ｉａを流し、ＮＭＯＳトランジスタ１０５の出力電流Ｉｍｏｎ１と比較される。

こうして、出力端子１０２に負荷が接続されＰＭＯＳトランジスタ１１０に過電流が流れた時、ＰＭＯＳトランジスタ１１０をオフさせてＰＭＯＳトランジスタ１１０が破壊されることを防止することができる。ＰＭＯＳトランジスタ１１０をオフする速さはＰＭＯＳトランジスタ１０８に流れる電流の大きさで決まり、この電流は急激には増えないため、誤差増幅回路２０２によってＰＭＯＳトランジスタ１１０に流れる電流が瞬間的に増加する制御をされたとしても、ＰＭＯＳトランジスタ１１０を直ちにオフさせることはない。例えば、出力端子の負荷が軽負荷から重負荷に変化すると、ＰＭＯＳトランジスタ１１０に大きな電流が流れるように誤差増幅回路２０２が制御するが、この点に関してこの制御に支障をきたすことは起こらない。

以上記載したように、本発明の過電流保護回路を備えたボルテージレギュレータは、誤差増幅回路の制御に支障をきたすことなく、出力端子に過電流が流れた時出力トランジスタが破壊されることを防止できる。

図３は、本発明の過電流保護回路を備えたボルテージレギュレータの他の例を示す回路図である。図２との違いはＰＭＯＳトランジスタ１０８のドレインを誤差増幅回路２０２のバイアス電流を増やせるように接続した点である。

図３のボルテージレギュレータの動作について説明する。通常の動作は、図２のボルテージレギュレータと同様である。出力端子１０２に負荷が接続され過電流が流れた時、ＰＭＯＳトランジスタ１０９はＰＭＯＳトランジスタ１１０に流れる電流に比例した電流Ｉｍｏｎを流す。ＮＭＯＳトランジスタ１０６とＮＭＯＳトランジスタ１０５はカレントミラーを構成し、電流Ｉｍｏｎを任意の倍率でコピーした電流Ｉｍｏｎ１を発生させる。定電流回路１０４は基準電流Ｉａを流し、ＮＭＯＳトランジスタ１０５の出力電流Ｉｍｏｎ１と比較される。

Ｉｍｏｎ１＞Ｉａの時、ＰＭＯＳトランジスタ１０７はＩｍｏｎ１−Ｉａの電流を流す。そして、この電流はＰＭＯＳトランジスタ１０７と１０８で構成されるカレントミラーにて任意の倍率に増幅され、ＰＭＯＳトランジスタ１０８に電流を流し、誤差増幅回路２０２のバイアス電流を増加させる。そして、誤差増幅回路２０２の応答性を向上させ誤差増幅回路２０２の制御によってＰＭＯＳトランジスタ１１０をオフさせように動作する。なお、Ｉｍｏｎ１とＩａの差が大きいほど誤差増幅回路２０２のバイアス電流が増えるため、誤差増幅回路２０２の応答性はさらに向上しＰＭＯＳトランジスタ１１０をオフさせる制御が速くなる。また、Ｉｍｏｎ１とＩａの差が小さいと誤差増幅回路２０２のバイアス電流の増加は僅かになるため、誤差増幅回路２０２の応答性は僅かに増し、ＰＭＯＳトランジスタ１１０をオフさせる制御が誤差増幅回路２０２のバイアス電流が増加していない時と比べ僅かに速く行われる。Ｉｍｏｎ１＜Ｉａの時は、ＰＭＯＳトランジスタ１０７に電流は流れない。このため、誤差増幅回路２０２のバイアス電流が増加することはない。

こうして、出力端子１０２に負荷が接続されＰＭＯＳトランジスタ１１０に過電流が流れた時、誤差増幅回路２０２のバイアス電流を増加させ、誤差増幅回路２０２の制御によってＰＭＯＳトランジスタ１１０をオフさせ、ＰＭＯＳトランジスタ１１０が破壊されることを防止することができる。ＰＭＯＳトランジスタ１１０をオフする速さはＰＭＯＳトランジスタ１０８に流れる電流の大きさで決まり、この電流は急激には増えずに段階的に増えるため、誤差増幅回路２０２のバイアス電流も急激には増えずに段階的に増えるから、誤差増幅回路２０２の発振余裕度視点での安定動作を直ちに過度に妨げることなく、なおかつバイアス電流増による応答性の向上の両立が図られ、本願の課題を達成することが可能となる。より具体的には、例えばＰＭＯＳトランジスタ１１０に過電流が流れたとき、ＰＭＯＳトランジスタ１１０が過大な負荷を供給するために上昇する出力電圧Ｖｏｕｔに基づいて、ＰＭＯＳトランジスタ１１０のゲートの電位を高くしようとする誤差増幅回路２０２の安定動作と、応答速度との両立が図られ、出力トランジスタ１１０に長時間過大な電流が流れることを防止することが可能となる。

なお、電流Ｉｍｏｎ１と基準電流Ｉａを比較する回路としてＮＭＯＳトランジスタ１０６とＮＭＯＳトランジスタ１０５で構成されるカレントミラーを用いているが、この構成に限らず電流Ｉｍｏｎ１と基準電流Ｉａを比較できる回路であればどのような比較回路であっても良い。また、ＰＭＯＳトランジスタ１０７に流れる電流を任意の倍率でコピーする回路としてカレントミラーを用いているが、この構成に限らず電流を任意の倍率でコピーする回路であればどのような電流増幅回路でも良い。例えば、ＰＭＯＳトランジスタ１１０に流れる電流に比例した電流が抵抗に流れることによって発生した電圧と、基準電流が抵抗に流れることによって発生した基準電圧とを比較する電圧比較器と、その出力信号によって誤差増幅回路２０２のバイアス電流を制御する制御回路を用いても良い。

以上記載したように、本発明の過電流保護回路を備えたボルテージレギュレータは、誤差増幅回路の制御に支障をきたすことなく出力端子に過電流が流れた時出力トランジスタが破壊されることを防止できる。

１００グラウンド端子
１０１電源端子
１０２出力端子
１０３駆動回路
１０４定電流回路
２０１基準電圧回路
２０２誤差増幅回路
４０１基準電圧回路

Claims

出力トランジスタに流れる出力電流に比例した電流を流す第一のトランジスタと、
基準電流を流す定電流回路と、
前記第一のトランジスタに流れる電流と前記基準電流を比較する比較回路と、
前記比較回路から出力される電流に応じた電流によって、前記出力トランジスタのゲートを制御する電流増幅回路である制御回路と、を備えることを特徴とする過電流保護回路。
前記比較回路は、
ゲートとドレインが前記第一のトランジスタのドレインに接続された第二のトランジスタと、
ゲートが前記第二のトランジスタのゲートに接続され、ドレインが前記定電流回路に接続された第三のトランジスタと、を備えカレントミラーを構成し、
前記基準電流と前記第三のトランジスタの電流を比較することを特徴とする請求項１に記載の過電流保護回路。
前記制御回路は、
ゲートとドレインが前記定電流回路に接続された第四のトランジスタと、
ゲートが前記第四のトランジスタのゲートに接続され、ドレインが前記出力トランジスタのゲートに接続された第五のトランジスタと、を備えカレントミラーを構成する前記電流増幅回路であることを特徴とする請求項１または２に記載の過電流保護回路。
入力電圧を出力端子に出力する出力トランジスタと、
前記出力トランジスタの動作を制御する駆動回路と、
請求項１から３のいずれかに記載の過電流保護回路と、を備えたことを特徴とする半導体装置。
所定の出力電圧を出力端子に出力する出力トランジスタと、
前記出力電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
請求項１から３のいずれかに記載の過電流保護回路と、を備えたことを特徴とするボルテージレギュレータ。
所定の出力電圧を出力端子に出力する出力トランジスタと、
前記出力電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
過電流保護回路と、を備えたボルテージレギュレータであって、
過電流保護回路は、
前記出力トランジスタに流れる出力電流に比例した電流を流す第一のトランジスタと、
基準電流を流す定電流回路と、
前記第一のトランジスタに流れる電流と前記基準電流を比較する比較回路と、
前記比較回路から出力される電流に応じた電流によって前記誤差増幅回路のバイアス電流を制御する電流増幅回路である制御回路と、を備えることを特徴とするボルテージレギュレータ。
前記比較回路は、
ゲートとドレインが前記第一のトランジスタのドレインに接続された第二のトランジスタと、
ゲートが前記第二のトランジスタのゲートに接続され、ドレインが前記定電流回路に接続された第三のトランジスタと、を備えカレントミラーを構成し、
前記基準電流と前記第三のトランジスタの電流を比較することを特徴とする請求項６に記載のボルテージレギュレータ。
前記制御回路は、
ゲートとドレインが前記定電流回路に接続された第四のトランジスタと、
ゲートが前記第四のトランジスタのゲートに接続され、ドレインが前記誤差増幅回路に接続された第五のトランジスタと、を備えカレントミラーを構成する前記電流増幅回路であることを特徴とする請求項６または７に記載のボルテージレギュレータ。