JP2012109930A - 信号レベル調整装置及び高周波機器 - Google Patents
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Abstract
【解決手段】ディジタル/アナログ変換器の出力側と可変減衰器との間にローパスフィルタを設けて、ディジタル/アナログ変換器の出力の変化時に発生するオーバーシュートに対応する周波数成分をカットする。そして制御部が制御電圧を出力してから検波器で検出された信号レベルを読み込むまでの時間は、ローパスフィルタのカットオフ周波数で決まる当該ローパスフィルタの時定数よりも長い時間に設定し、信号レベルの自動制御動作に影響がないようにする。
【選択図】図1
Description
図10はAPC機能が組み込まれた周波数シンセサイザの回路である。1はPLL(Phase Locked Loup)回路を集積化したPLL集積回路部(PLL−IC)である。このPLL集積回路部1は、制御部3からの制御信号により基準クロック発生部11からの基準クロックと電圧制御発振器2から出力された周波数信号とを同期させ、この高周波信号が制御部3により設定された設定周波数となるように動作するが、具体例については後述の実施形態の説明と重複するのでここでは省略する。
載されているが、上述の課題を解決する手法は開示されていない。
この可変減衰器の出力側の周波数信号の信号レベルを検出する検波器と、
この検波器にて検出された信号レベルに基づいて前記制御電圧に対応するディジタル信号である指令値を出力する制御部と、
前記指令値をアナログ電圧に変換して前記制御電圧として出力するディジタル/アナログ変換器と、
このディジタル/アナログ変換器の出力側と可変減衰器との間に設けられたローパスフィルタと、を備え、
制御部が制御電圧を出力してから検波器で検出された信号レベルを読み込むまでの時間は、前記ローパスフィルタのカットオフ周波数で決まる当該ローパスフィルタの時定数よりも長い時間に設定されていることを特徴とする信号レベル調整装置である。
前記差電圧が予め設定された制限値から外れているときには当該制限値に制限する機能と、を備えた構成とすることができる。
この可変減衰器の出力側の周波数信号の信号レベルを検出するための検波器と、
この検波器にて検出された検出電圧と目標の信号レベルに対応する目標電圧とが入力されて比較され、前記検出電圧を前記目標電圧に近づけるためのコンパレータと、
このコンパレータの出力を積分してその積分出力を前記制御電圧とする積分回路部と、
前記コンパレータと積分回路部との間に設けられたローパスフィルタと、を備えたことを特徴とする信号レベル調整装置である。
前記周波数信号の信号路に設けられた可変減衰器を含む本発明の信号レベル調整装置を備えたことを特徴とする。
またこのような信号レベル調整装置を例えば周波数シンセサイザなどの高周波機器に適用すれば、スプリアスに基づく悪影響を避けることができる。
図1は、本発明に係る周波数シンセサイザの第1の実施の形態を示すブロック図である。この実施形態が従来の周波数シンセサイザとして示した図10と異なるところは、
(1)ディジタル/アナログ変換器の出力側と可変減衰器4との間にローパスフィルタ7を設けたこと、
(2)制御部3の機能が異なること、
にある。まず図10における説明では触れていなかったPLL集積回路部1の一例について述べると、PLL集積回路部1は例えば電圧制御発振器2の出力を分周する分周部と、この分周部の後段に設けたA/D変換部と、A/D変換部の出力を基準クロックにより直交検波して両周波数差の周波数で回転する回転ベクトルKを取り出す部分と、設定された周波数シンセサイザの出力周波数に応じた設定周波数で回転する回転ベクトルK0と、回転ベクトルKとK0との速度差に対応する信号をループフィルタ2に出力する部分と、を備えている。この場合には、回転ベクトルKがK0の速度と一致したときにPLLループがロックすることになるが、PLL集積回路部1の構成はこのようなものに限らず、電圧制御発振器2の出力信号を分周する分周部と、分周された出力信号の位相と基準クロックの位相との位相差に応じた信号を取り出してループフィルタに出力する構成であってもよい。
図4に記載したフローチャートにおいて、検波電圧V2と目標電圧V1との差分の絶対値が許容値ΔV0から外れたときに、その差分だけDAC値を変化させるようにし、ただしその変化分は最大許容変化幅ΔDACに制限されるようにリミッタ機能を付与するようにしてもよい。
またローパスフィルタ7としては図7に記載した構成のものであってもよい。図7中、301は演算増幅器、302、303は抵抗、304、305はコンデンサである。更にまた増幅器41と可変減衰器4とは配置が逆であっても、即ち、可変減衰器4の前段に増幅器41が設けられていてもよい。
図8は、本発明に係る周波数シンセサイザの第2の実施の形態を示すブロック図である。この実施形態が図1に示した第1の実施形態と異なるところは、APCの制御ループを構成するDAC6に代えてコンパレータ8を用いたところにある。コンパレータ8の正側の入力端には、検波電圧の目標値(目標電圧)V1が制御部3から入力され、コンパレータ8の負側の入力端には、検波器5からの検波電圧V2が入力されている。検波器5は単調増加のものが用いられている。目標電圧V1とは、周波数シンセサイザの出力レベル理想値に対応する電圧値である。コンパレータ8の出力側にはローパスフィルタ7が設けられ、このローパスフィルタ7の出力側には積分回路部である積分器9が設けられている。ローパスフィルタ7は、コンパレータ8の出力変化時に発生するオーバーシュートに対応する周波数成分をカットする役割を持っている。積分器9の出力電圧は可変減衰器4の制御電圧となる。
11 基準クロック発生回路
2 電圧制御発振部
3 制御部
4 可変減衰器
5 検波器
7 ローパスフィルタ
8 コンパレータ
9 積分器
Claims (4)
- 周波数信号の信号路に設けられ、制御電圧により前記周波数信号の減衰量が調整される可変減衰器と、
この可変減衰器の出力側の周波数信号の信号レベルを検出する検波器と、
この検波器にて検出された信号レベルに基づいて前記制御電圧に対応するディジタル信号である指令値を出力する制御部と、
前記指令値をアナログ電圧に変換して前記制御電圧として出力するディジタル/アナログ変換器と、
このディジタル/アナログ変換器の出力側と可変減衰器との間に設けられたローパスフィルタと、を備え、
制御部が制御電圧を出力してから検波器で検出された信号レベルを読み込むまでの時間は、前記ローパスフィルタのカットオフ周波数で決まる当該ローパスフィルタの時定数よりも長い時間に設定されていることを特徴とする信号レベル調整装置。 - 前記制御部は、1回前に検出した信号レベルに基づいて設定された制御電圧に対して、検出された信号レベルと目標の信号レベルとの差分に相当する差電圧を加算して新たな制御電圧とする機能と、
前記差電圧が予め設定された制限値から外れているときには当該制限値に制限する機能と、を備えたことを特徴とする請求項1記載の周波数シンセサイザ。 - 周波数信号の信号路に設けられ、制御電圧により前記周波数信号の減衰量が調整される可変減衰器と、
この可変減衰器の出力側の周波数信号の信号レベルを検出するための検波器と、
この検波器にて検出された検出電圧と目標の信号レベルに対応する目標電圧とが入力されて比較され、前記検出電圧を前記目標電圧に近づけるためのコンパレータと、
このコンパレータの出力を積分してその積分出力を前記制御電圧とする積分回路部と、
前記コンパレータと積分回路部との間に設けられたローパスフィルタと、を備えたことを特徴とする信号レベル調整装置。 - 電圧制御発振器の発振出力である周波数信号を増幅器を介して出力する周波数シンセサイザにおいて、
前記周波数信号の信号路に設けられた可変減衰器を含む請求項1ないし3のいずれか一項に記載の信号レベル調整装置を備えたことを特徴とする周波数シンセサイザ。
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