JP5077087B2 - 電波受信装置および電波時計 - Google Patents

Description

この発明は、データ信号により振幅変調された電波を受信する電波受信装置ならびにこの電波受信装置により標準電波の受信を行う電波時計に関する。

電波受信装置のＲＦアンプやＩＦアンプに対して信号レベルが一定になるように自動利得制御（ＡＧＣ）をかけることが通常行われている。本出願人は、先に、このような自動利得制御の技術において、利得制御用の帰還信号を生成するローパスフィルタに、変調波（データ信号）の周波数帯域に及ぶカットオフ周波数を有する時定数の小さなローパスフィルタを適用することで、自動利得制御の追従性を数段に高める技術について開発した（特許文献１，２）。

すなわち、自動利得制御の帰還信号を生成するローパスフィルタに、データ信号をもフラットにするような時定数の小さなローパスフィルタを適用することで、ＡＧＣ回路が安定動作するまでの時間を短縮する。

一方、上記のように時定数の小さなローパスフィルタを用いた場合、自動利得制御されるアンプには、検波したデータ信号をもフラットにするような過剰帰還が行われることになるため、そのままではデータ信号の正常な再生はできない。そこで、このＡＧＣ回路においては、利得制御電圧にデータ信号を反映した信号波形が現われることに着目し、この利得制御電圧と検波後の信号（ローパスフィルタの出力）とを合成して、復調したデータ信号として出力するように構成している。
特開２００４−１７９９４８号公報 特開２００４−２４２１５７号公報

しかしながら、上記のような過剰帰還を伴った自動利得制御を利用した電波受信装置では、受信信号の信号強度によって復調したデータ信号の振幅やバイアスレベルが比較的大きくばらついてしまうという課題があった。

そこで、本発明者らは、過剰帰還を伴った自動利得制御をＩＦアンプに対してのみ適用する一方、ＲＦアンプに対しては通常の自動利得制御を行うことによって、ＩＦアンプに入力される信号レベルを安定させて、復調信号の信号振幅やバイアスレベルのバラツキを低減させることを検討した。

しかしながら、ＲＦアンプに対して、時定数の大きなローパスフィルタを用いて通常の自動利得制御を行ったのでは、ＲＦアンプの自動利得制御の追従性が悪化し、それゆえ、電波受信装置の総合的な受信動作の追従性も悪化してしまう。つまり、追従性を高くするためにＩＦアンプに対して過剰帰還を伴う自動利得制御を行っているのに、ＲＦアンプの自動利得制御の追従性の低下によって、電波受信装置の総合的な受信動作の追従性が悪化してしまう。

この発明の目的は、過剰帰還を伴う自動利得制御によって受信動作の追従性を数段高めることができるとともに、復調信号の信号振幅やバイアスレベルのバラツキが余り生じない電波受信装置、ならびに、このような電波受信装置を用いて標準電波の受信やタイムコードの復調を安定的に且つ追従性高く行うことのできる電波時計を提供することにある。

上記目的を達成するため、本発明は、
所定周期で信号レベルが振動する信号であるデータ信号により振幅変調された電波を受信して前記データ信号を復調する電波受信装置であって、
受信部を介して受信した受信信号の増幅を行う第１増幅部と、
該第１増幅部を経た信号の周波数を変換する周波数変換部と、
該周波数変換部を経た信号を増幅する第２増幅部と、
該第２増幅部を経た信号から前記データ信号を検波する検波部と、
該検波部を経た信号のうち前記データ信号の周波数帯域を含んだ低周波帯域の信号を通過させるフィルタ手段と、
該フィルタ手段を通過した信号の信号レベルの変動を抑えるように前記第２増幅部に利得制御信号を供給して当該第２増幅部の利得を制御する第１自動利得制御手段と、
該第１自動利得制御手段の利得制御信号と前記フィルタ手段を経た信号とを合成して復調した前記データ信号とする合成部と、
該合成部を経た前記データ信号をＡＤ変換するＡＤ変換部と、
該ＡＤ変換部で少なくとも前記所定周期分の期間にわたってサンプリングした複数の信号値を平均化する演算部と、
該演算部の算出値に応じた利得制御信号を生成して前記第１増幅部に供給する制御信号生成手段と、
を備え、
前記制御信号生成手段から供給される前記利得制御信号によって前記第１増幅部の利得が制御される構成であることを特徴とする電波受信装置である。

上記目的を達成するため、本発明は、
所定周期で信号レベルが振動する信号であるデータ信号により振幅変調された電波を受信して前記データ信号を復調する電波受信装置であって、
受信部を介して受信した受信信号の増幅を行う第１増幅部と、
該第１増幅部を経た信号の周波数を変換する周波数変換部と、
該周波数変換部を経た信号を増幅する第２増幅部と、
該第２増幅部を経た信号から前記データ信号を検波する検波部と、
該検波部を経た信号のうち前記データ信号の周波数帯域を含んだ低周波帯域の信号を通過させるフィルタ手段と、
該フィルタ手段を通過した信号の信号レベルの変動を抑えるように前記第２増幅部に利得制御信号を供給して当該第２増幅部の利得を制御する第１自動利得制御手段と、
該第１自動利得制御手段の利得制御信号と前記フィルタ手段を経た信号とを合成して復調した前記データ信号とする合成部と、
前記第１自動利得制御手段の利得制御信号、或いは、前記フィルタ手段を経た信号をＡＤ変換するＡＤ変換部と、
該ＡＤ変換部で少なくとも前記所定周期分の期間にわたってサンプリングした複数の信号値を平均化する演算部と、
該演算部の算出値に応じた利得制御信号を生成して前記第１増幅部に供給する制御信号生成手段と、
を備え、
前記制御信号生成手段から供給される前記利得制御信号によって前記第１増幅部の利得が制御される構成であることを特徴とする電波受信装置である。

本発明に従うと、検波前段の信号を増幅する第２増幅部に対しては、時定数の小さなフィルタ手段によって過剰帰還を伴った自動利得制御が行われることとなって、第２増幅部の自動利得制御の追従性の向上が図れる。さらに、受信信号を増幅する第１増幅部に対しては、デジタル的な自動利得制御を行うことで、受信動作の追従性を低下させることなく、第２増幅部に送る受信信号のレベル変動量を低減することができる。これらによって、受信動作の総合的な追従性を悪化させることなく、復調されるデータ信号の信号振幅やバイアスレベルのバラツキを低減できるという効果が得られる。

また、第１増幅部と第２増幅部の自動利得制御の帰還信号を生成するのに共に時定数の大きなローパスフィルタが不要となるため、例えば、電波受信装置を半導体集積回路に集積化する場合において、大容量のコンデンサなどの外付け素子の削減を図れるという効果が得られる。

以下、本発明の実施の形態を図面に基づいて説明する。

図１は、本発明の実施形態の電波時計の構成を示すブロック図である。図２は、図１の電波時計において電波受信に関わる構成を詳細に示したブロック図である。

この実施形態の電波時計１は、標準電波を受信してタイムコードを復調するとともに、復調したタイムコードに基づいて内部時計を自動的に時刻修正する機能を有した腕時計の本体となるものである。この電波時計１は、装置の全体的な制御を行うマイクロコンピュータ４０と、時刻表示を行う表示部１１と、ユーザからの操作入力を行う操作部１２と、時刻を計時するための発振回路１３および分周回路１４と、制御プログラムや制御データが格納されるＲＯＭ（Read Only Memory）１５と、マイクロコンピュータ４０のＣＰＵ４１に作業用のメモリ空間を提供するＲＡＭ（Random Access Memory）１６と、アンテナＡＮを介して標準電波を受信してタイムコードを復調する電波受信部２０と、後述するＲＦアンプ２１の利得制御電圧を出力するＤＡコンバータ１９等を備えている。

図２に示すように、電波受信部２０は、アンテナＡＮを介して入力した受信信号の増幅を行うＲＦアンプ２１と、受信信号を中間周波数に変換するミキサー２２および局部発振器２３と、中間周波数の信号のみを通過させるためのローパスフィルタ２４およびバンドパスフィルタ２５と、バンドパスフィルタ２５を通過した中間周波数の信号を増幅するＩＦアンプ２６と、ＩＦアンプ２６で増幅された信号から変調波の検波を行う検波器２７と、ＩＦアンプ２６の利得制御を行うために検波信号の低周波成分を抽出するローパスフィルタ２８と、ローパスフィルタ２８を通過した信号を基準電圧と比較してこれらの差電圧に応じた利得制御電圧を出力する高速ＩＦ−ＡＧＣ回路２９と、上記のローパスフィルタ２８の出力と高速ＩＦ−ＡＧＣ回路２９の出力とを合成する合成器３０と、合成器３０で合成された信号からノイズを除去するローパスフィルタ３１等を備えている。

ＲＦアンプ２１とＩＦアンプ２６は、例えば、アンプを構成するトランジスタの相互コンダクタンスを連続的に変化させる構成により、利得を連続的に変化させることが可能な可変利得アンプである。

検波器２７の後段に接続されたローパスフィルタ２８は、検波器２７で検波するデータ信号の周波数帯域に及ぶ低周波成分の信号を通過させる特性を有するものである。この実施形態においては、データ信号は、１Ｈｚで振幅がハイレベルとローレベルに振動するパルス波が連続的に送信されるタイムコードであるため、上記ローパスフィルタ２８は、そのカットオフ周波数が１Ｈｚより高い周波数に設定されている。この構成により、ＩＦアンプ２６の利得制御によって検波するデータ信号（タイムコード）をもフラットにするような過剰帰還が行われる一方、ローパスフィルタ２８の時定数が小さくなってＩＦアンプ２６の自動利得制御の追従性が数段向上する。

合成器３０は、例えば、２つの信号レベルを加算して出力する加算器である。高速ＩＦ−ＡＧＣ回路２９から出力される過剰帰還を伴った利得制御電圧と、上記ローパスフィルタ２８の出力とを合成して出力することで、変調波が再生された信号を出力する。なお、合成器３０は加算器に限られず、例えば乗算器などを適用することもできる。

合成器３０の後段に接続されたローパスフィルタ３１は、高周波ノイズを除去するためのものである。この実施形態においては、１Ｈｚでパルス信号が複数配置されてくるタイムコードを再生するため、例えば５Ｈｚ程度のカットオフ周波数を有するローパスフィルタ３１を設けて、タイムコードの各パルス信号に付加されるノイズ信号を除去するようになっている。

図２に示すように、マイクロコンピュータ４０内には、電波受信に関わる構成として、ローパスフィルタ３１を通過したデータ信号をＡＤ変換するＡＤ変換器４２と、ＡＤ変換器４２によりサンプリングされた信号値を読み込んでＲＦアンプ２１の自動利得制御に関わる演算処理や制御処理を行うＣＰＵ（中央演算処理装置）４１と、ＣＰＵ４１に動作クロックを供給するクロック生成器４４と、ＲＦアンプ２１の利得制御電圧の大きさを表わすデジタル値が格納されるＲＦＡＭＰゲインレジスタ４３等が設けられている。

ＣＰＵ４１は、クロック生成器４４からの動作クロックに基づいて、所定のサンプリング周波数でＡＤ変換器４２から出力を読み込んで、ＲＡＭ１６の所定領域に格納していく。これにより、ＡＤ変換器４２により所定のサンプリング周波数で電波受信部２０からのデータ信号のＡＤ変換が行われることとなる。ＡＤ変換のサンプリング周波数は、再生信号の信号レベルを平均化する演算が可能なサンプリング数が得られればよく、例えば、データ信号であるタイムコードの各パルス信号が配される周期（１秒）を２０分割できる２０Ｈｚなどとする。その他、復調するデータ信号の周波数（タイムコードであれば１Ｈｚ）の５倍〜１００倍のサンプリング周波数、好ましくは１０倍〜３０倍のサンプリング周波数を採用することができる。

ＲＦＡＭＰゲインレジスタ４３は、ＲＦアンプ２１の利得制御電圧のデジタル値が格納されるレジスタであり、この値がＤＡコンバータ１９により電圧値に変換されてＲＦアンプ２１に供給されるようになっている。そして、この利得制御電圧に比例してＲＦアンプ２１の利得が変化するようになっている。

図１に示したように、ＲＯＭ１５には、ＲＦアンプ２１の自動利得制御をデジタル処理により行うためのＲＦ−ＡＧＣプログラム１５ａや、このＲＦ−ＡＧＣプログラム１５ａで使用される比較基準値となる設定データ１５ｂなどが格納されている。

まず、ＩＦアンプ２６の過剰帰還を伴った自動利得制御の動作について説明する。

図３には、ＩＦアンプ２６の過剰帰還を伴った自動利得制御の動作を説明する図を示す。

図３に示すように、ＩＦアンプ２６は、相互コンダクタンスｇｍを変更することで利得が連続的に変化する可変利得アンプ２６１と、利得制御電圧ＡＧＣ＿Ｖに比例した電流を流して相互コンダクタンスｇｍを変化させるＶ／Ｉ変換器２６３とを有するものである。また、高速ＩＦ−ＡＧＣ回路２９は、差動アンプ２９１によりローパスフィルタ２８の出力ＬＰＦ＿ＯＵＴと基準電圧ｒｅｆとを比較してその差電圧を利得制御電圧ＡＧＣ＿Ｖとして出力する構成である。

過剰帰還を伴ったＩＦアンプ２６の自動利得制御によれば、ＩＦアンプ２６の入力信号の信号レベルの強弱よって、各部に出力される信号波形は次のようになる。すなわち、ＩＦアンプ２６の出力は、図３に示すように、ＩＦアンプ２６の入力信号の信号レベルが高くなる強入力の場合、過剰帰還によりデータ信号をフラットにするような自動利得制御が行われて、その出力はほぼフラットとなる。また、入力信号の信号レベルが低くなる弱入力の場合、自動利得制御の帰還が弱くなって、ＩＦアンプ２６の出力にはデータ信号の波形が現れる。また、入力信号の信号レベルが中程度である中入力の場合、過剰帰還による中程度の自動利得制御が行われて、ＩＦアンプ２６の出力にはデータ信号のローレベル部分も比較的大きく増幅されたデータ信号の波形が現れる。

また、ローパスフィルタ２８の出力ＬＰＦ＿ＯＵＴは、当該ローパスフィルタ２８のデータ信号をも通過させる周波数特性によって、図３に示すように、ＩＦアンプ２６の出力を反映した波形となる。すなわち、ＩＦアンプ２６の入力レベルが高くなる強入力の場合には、ほぼフラットな信号波形となり、入力信号の信号レベルが中程度となる中入力の場合には、データ信号の波形が現われて振幅が中程度の信号波形となり、入力信号の信号レベルが弱くなる弱入力の場合には、データ信号の波形が現われて振幅の大きな信号波形となる。

一方、高速ＩＦ−ＡＧＣ回路２９の利得制御電圧ＡＧＣ＿Ｖは、ＩＦアンプ２６の入力レベルが高くなる強入力の場合には、過剰帰還によってデータ信号の波形が現われ振幅の大きな信号波形となり、入力信号の信号レベルが中程度となる中入力の場合には、過剰帰還によってデータ信号の波形は現われる振幅が中程度となった信号波形となり、入力信号の信号レベルが低い弱入力の場合には、過剰帰還が飽和してほぼフラットの信号波形となる。

そして、合成器３０により、上記ローパスフィルタ２８の出力ＬＰＦ＿ＯＵＴと、高速ＩＦ−ＡＧＣ回路２９の出力ＡＧＣ＿Ｖとが合成されて、復調されたデータ信号（タイムコード）が得られる。

図４には、ＩＦアンプ２６の入力レベルと合成器３０から出力されるデータ信号のバイアスレベルの関係およびデータ信号の振幅の変化を表わしたグラフを示す。図中のＤ０〜Ｄ２は入力レベルに応じた出テータ信号の信号波形を表わしている。

合成器３０により合成されたデータ信号は、図４に示すように、ＩＦアンプ２６の入力信号の信号レベルに応じて、そのバイアスレベルが変化するとともに、その信号振幅も変化するようになっている。具体的には、データ信号（ＬＰＦ＿ＯＵＴ＋ＡＧＣ＿Ｖ）のバイアスレベルは、入力信号の信号レベルが低くなるほど低く、入力信号の信号レベルが高くなるほど高くなる。また、合成後のデータ信号（ＬＰＦ＿ＯＵＴ＋ＡＧＣ＿Ｖ）の振幅は、信号波形Ｄ１に示すように、入力信号の信号レベルが中程度のときに最大となる一方、信号波形Ｄ０，Ｄ２に示すように、入力信号の信号レベルが低かったり高すぎたりするとデータ信号の信号振幅が小さくなるという特性を有している。

従って、信号振幅の大きなデータ信号（タイムコード）を得るためには、ＲＦアンプ２１の自動利得制御を適宜行ってＩＦアンプ２６の入力レベルが中程度になるように調整する必要がある。

次に、マイクロコンピュータ４０のデジタル処理により実行されるＲＦアンプ２１の自動利得制御について説明する。

図５には、ＲＦ−ＡＧＣ処理の処理手順を示したフローチャートを、図６には、ＡＤコンバータによるデータ信号のサンプリング動作の一例を説明する図を示す。

このＲＦ−ＡＧＣ処理は、電波受信部２０の電波受信処理と同期して開始される処理である。ＲＦ−ＡＧＣ処理が開始されると、まず、ＣＰＵ４１は、ＲＦＡＭＰゲインレジスタ４３に初期値を設定する（ステップＳ１）。これにより、ＲＦＡＭＰゲインレジスタ４３とＤＡコンバータ１９により、ＲＦアンプ２１に初期の利得制御電圧が出力されてＲＦアンプ２１のゲインが初期値に設定される。

次いで、ＣＰＵ４１は、電波受信部２０から送られてくるデータ信号のサンプリングデータをＡＤコンバータ４２を介して所定のサンプリング周波数で取得していく。そして、一定期間分のサンプリングデータが取得されたら、このサンプリングデータの平均値を算出する（ステップＳ２）。

図６に示すように、この実施形態においては、ステップＳ２の平均値算出処理によって次のようなサンプリングデータの平均値を演算する。すなわち、タイムコードの各コンマゼロ秒点のタイミングを基準タイミングｔ０として、この基準タイミングｔ０から１秒間分のサンプリング値Ｓ０〜Ｓ１９を取得し、これらのサンプリング値の平均値Ａを、次式（１）により演算する。

また、このようなステップ２の平均値演算は、ステップＳ２〜Ｓ７のループ処理によって、例えば３秒間隔で行われるようになっている。

なお、ステップＳ１の平均値の算出パターンは、様々なバリエーションが適用可能である。例えば、基準タイミングｔ０から１秒間分のサンプリング値の平均値を求める場合でも、このような平均値を繰り返し求めていく時間間隔は、１秒ごと〜５秒ごとなど、適宜な間隔を設けても良い。間隔を狭めれば、ＲＦアンプ２１のＡＧＣの反応が俊敏になり、間隔を広げれば演算の負荷が小さくなる。また、平均値を求める時間幅も、基準タイミングｔ０から１秒間とせず、基準タイミングｔ０から２秒間〜５秒間分としても良い。平均値を求める時間幅を余り長くすると、ＲＦアンプ２１の自動利得制御の追従性が低下するので５秒以内とすると良い。また、データ信号（タイムコード）を構成するデータパルスは、パルス幅が０．２秒、０．５秒、０．８秒と複数種類あるため、複数秒分の平均値をとることで、データパルスの種類に起因する平均値の上下動の影響を小さくすることができる。

また、上記実施形態では、基準タイミングｔ０を開始点とした一定期間分のサンプリング値の平均値を演算する構成としたが、基準タイミングｔ０を開始点とすることに制限されず、任意のタイミングから１秒間〜５秒間程度の所定時間分のサンプリング値の平均値を求めるようにしても良い。基準タイミングｔ０を開始点とすることで、例えば、平均値を求める時間幅を１．５秒間など半端な時間幅とした場合などに、この時間幅中に含まれるデータパルスのハイレベル期間とローレベル期間の割合が安定して、この割合の増減に起因する平均値の変動量が低減するという利点が得られるが、平均値演算の前に基準タイミングｔ０の同期を図る必要が生じる。一方、任意のタイミングを開始点として平均値を求める場合でも、平均値を求める時間幅を１秒間、２秒間、３秒間などデータパルスの周期の倍数にすれば、この時間幅中に含まれるデータパルスのハイレベル期間とローレベル期間の割合が安定し、適宜な平均値を求めることができる。

その他、１回や数回のデータ信号のサンプリングごとに、直近の１秒〜５秒程度の時間幅のサンプリング値から移動平均を求めるようにしても良い。

上記のように、ステップＳ２においてデータ信号のサンプリングデータの平均値Ａを算出したのは、この平均値Ａに基づいてＩＦアンプ２６の入力レベルの高低を検出するためである。すなわち、図４に示したように、ＩＦアンプ２６の入力レベルが高ければ、データ信号の振幅はやや小さくなる一方、バイアスレベルが上昇するので、データ信号の信号レベルの平均値は大きくなる。また、ＩＦアンプ２６の入力レベルが中程度であればデータ信号の振幅は大きくなるが、それ以上にバイアスレベルが低くなって、データ信号の信号レベルの平均値は小さくなる。また、入力レベルが小さくなれば、データ信号の振幅は小さくなり且つバイアスレベルも低くなるので、データ信号の信号レベルの平均値は小さくなる。

ステップＳ２で平均値Ａを算出したら、次いで、この平均値Ａが適した範囲にあるかＲＯＭ１５の設定データ１５ｂ（Ｂ，Ｃ，Ｄ）を用いて判別する（ステップＳ３，Ｓ４，Ｓ６）。ここで、設定データ“Ｂ”は、ＩＦアンプ２６の入力レベルが最適とされる平均値を表わす値、つまり、データ信号の振幅が最大となるＩＦアンプ２６の入力レベルが中程度となる値を示している。また、設定データ“Ｃ，Ｄ”は、ＲＦＡＭＰゲインレジスタ４３の値を増減する際のヒステリシスを与える値である。

すなわち、ステップＳ３において平均値Ａと最適値Ｂとを比較し、平均値Ａが最適値Ｂより大きければステップＳ６に移行して、該ステップで所定幅Ｃを超えて大きくなっていないか判別する。そして、平均値Ａが所定幅Ｃを超えて最適値Ｂより大きくなっていなければ、そのままステップＳ２に戻るが、所定幅Ｃを超えて大きくなっていれば、ＲＦＡＭＰゲインレジスタ４３の値を加算する処理（ステップＳ７）を行ってからステップＳ２に戻る。

一方、ステップＳ３において平均値Ａが最適値Ｂより小さいと判別されたら、ステップＳ４に移行して、該ステップで所定幅Ｄを超えて小さくなっていないか判別する。そして、平均値Ａが所定幅Ｄを超えて小さくなっていれば、ＲＦＡＭＰゲインレジスタ４３の値を減算する処理（ステップＳ５）を行ってからステップＳ２に戻る。

なお、ステップＳ５とステップＳ７のＲＦＡＭＰゲインレジスタ４３の増減処理は、レジスタ値を所定幅でそれぞれ増減する処理としても良いし、或いは、平均値Ａと最適値Ｂとの差に応じて増減量を変化させるような処理としても良い。

上記のステップＳ３〜Ｓ７の処理により、データ信号のサンプリングデータの平均値Ａが、最適値Ｂより所定幅Ｃを超えて大きくなっていれば、ＩＦアンプ２６の入力レベルが大きくなりすぎていると判断して、ＲＦＡＭＰゲインレジスタ４３の値を減算する。これにより、ＤＡコンバータ１９からＲＦアンプ２１に供給される利得制御電圧が低下してＲＦアンプ２１の利得が下げられる。一方、データ信号のサンプリングデータの平均値Ａが、最適値Ｂより所定幅Ｄを超えて小さくなっていれば、ＩＦアンプ２６の入力レベルが小さくなりすぎていると判断して、ＲＦＡＭＰゲインレジスタ４３の値を加算するようになっている。これにより、ＤＡコンバータ１９からＲＦアンプ２１に供給される利得制御電圧が上昇してＲＦアンプ２１の利得が上げられる。

そして、上記の平均値演算（ステップＳ２）と、その値が適性な範囲にあるか否かの判別処理（ステップＳ３，Ｓ４，Ｓ６）と、判別結果に応じたＲＦＡＭＰゲインレジスタ４３の増減処理（ステップＳ５，Ｓ７）とからなるループ処理が繰り返し行われることで、ＲＦアンプ２１のデジタル的な利得制御が行われて、ＩＦアンプ２６の入力レベルの最適化が図られるようになっている。

図７には、標準電波の電界強度が途中で大きくなった場合における電波受信装置の動作を説明するタイムチャートを、図８には、標準電波の電界強度が途中で小さくなった場合における電波受信装置の動作を説明するタイムチャートを示す。これらの図において、（ａ）はＲＦアンプ２１の入力信号、（ｂ）は合成器３０から出力されるデータ信号、（ｃ）はＤＡコンバータ１９から出力される利得制御電圧を示す。

図７や図８に示すように、電波時計１の受信状況が変わって、入力信号の電界強度が変化した場合でも、上記ＲＦアンプ２１のデジタル的な利得制御によって、ＩＦアンプ２６の入力レベルの変動が抑えられて、安定したデータ信号を得ることが可能になっている。例えば、図７の状態Ａ，Ｂに示すように、標準電波の電界強度が中レベルの状態Ａから強レベルの状態Ｂに変化した場合には、ＩＦアンプ２６の入力レベルが上昇してデータ信号のバイアスレベルが上昇するとともにデータ信号の振幅が小さくなる。しかしながら、次に実行されるステップＳ２〜Ｓ７の平均値演算を含んだループ処理により、ＩＦアンプ２６の入力レベルの上昇が検出されて、ＲＦＡＭＰゲインレジスタ４３の値が減算される。これにより、ＲＦアンプ２１の利得が減少してＩＦアンプ２６の入力レベルが適性な値となるので、図７の状態Ｃに示すように、再び、バイアスレベルの上昇が抑えられて、大きな振幅のデータ信号を得ることができる。

同様に、図８の状態Ａ，Ｂに示すように、標準電波の電界強度が強レベルの状態Ａから中レベルの状態Ｂに変化した場合には、ＩＦアンプ２６の入力レベルが低下して、データ信号のバイアスレベルが低くなるとともにデータ信号の振幅が小さくなる。しかしながら、次に実行されるステップＳ２〜Ｓ７の平均値演算を含んだループ処理により、ＩＦアンプ２６の入力レベルの低下が検出されて、ＲＦＡＭＰゲインレジスタ４３の値が加算される。これにより、ＲＦアンプ２１の利得が上がってＩＦアンプ２６の入力レベルが適性な値となり、図８の状態Ｃに示すように、再び、バイアスレベルの低下が抑えられて、大きな振幅のデータ信号を得ることができる。

以上のように、この実施形態の電波時計１および電波受信装置（電波受信部２０、ＤＡコンバータ１９、マイクロコンピュータ４０）によれば、復調信号をもフラットにするような時定数の小さなローパスフィルタ２８により帰還信号を形成してＩＦアンプ２６の利得制御を行う高速ＩＦ−ＡＧＣ回路２９により、ＩＦアンプ２６の自動利得制御の追従性を数段に高めることが出来るとともに、ＲＦアンプ２１のデジタル処理による自動利得制御によって、受信動作の総合的な追従性を低下させることなく、ＩＦアンプ２６の入力レベルを安定させてバイアスレベルや信号振幅の安定したデータ信号を復調することができる。一般に、１秒〜５秒程度の時間幅でデータ信号の信号レベルの平均値を微分回路により得ようとすれば、相当大きな時定数のローパスフィルタが必要となり、このローパスフィルタを用いてＲＦアンプ２１をアナログ的に利得制御した場合、その自動利得制御の動作が安定するまで、少なくとも３０秒程度かかることになるが、この実施形態ではＲＦアンプ２１の自動利得制御が安定するまで数秒に短縮されている。

また、ＲＦ−ＡＧＣ処理の平均値演算処理（ステップＳ２）において、データ信号を構成するデータパルスの少なくとも一周期分（１秒分）のサンプリングデータの平均値を演算しているので、平均値を算出するサンプリング期間にデータパルスのハイレベル期間とローレベル期間の信号値が必ず含まれることとなって、データ信号のバイアスレベルの変動が確実に表わされる平均値を得ることができる。さらに、タイムコードのコンマゼロ秒点を始点とした複数のサンプリングデータの平均値を求めることで、より確実にこの平均値によりデータ信号のバイアスレベルの変動を判別することが可能となる。なお、ステップＳ２において、サンプリングデータの移動平均を取るようにすることで、演算負荷は少し高くなるが、より追従性の高いＲＦアンプ２１の利得制御も可能となる。

また、ＲＦアンプ２１の利得制御電圧は、ＲＦＡＭＰゲインレジスタ４３にＣＰＵ４１が値を書き込んで、このＲＦＡＭＰゲインレジスタ４３の値がＤＡコンバータ１９を介して出力される構成なので、負荷の少ない利得制御電圧の出力処理が可能となる。

また、タイムコードを構成する各データパルスの種類（パルス幅が０．２秒のＰ，Ｍ信号、パルス幅が０．５秒の１信号、パルス幅が０．８秒の０信号）の判別を、データパルス信号をＡＤ変換してデジタル的な演算処理により行う構成を採用した場合、このデータ判別用のＡＤ変換と自動利得制御用のＡＤ変換とを兼用することができる。この兼用により、デジタル処理による自動利得制御に必要な回路数や処理量も低減される。

また、ＲＦＡＭＰゲインレジスタ４３の値を増減するのに、平均値演算（図５のステップＳ２）で算出した平均値Ａを最適値Ｂで比較するだけでなく、最適値Ｂよりも所定幅Ｃ，Ｄ以上に外れた場合に、ＲＦＡＭＰゲインレジスタ４３の値を増減するようにしているので、最適値Ｂの付近で信号レベルが振れた場合に、ＲＦアンプ２１の利得が頻繁に振れてしまうのを回避できる。

そして、上記のようなＲＦアンプ２１のデジタル的な自動利得制御によって、電波受信の開始から受信動作が安定するまでの時間短縮や、標準電波の電界強度が変化した場合の利得制御の高速な追従性が図られ、これらによって、高速に且つ安定した電波受信が可能となる。それにより、電波時計１におけるタイムコードの確実で安定した受信が可能となり、それに基づく正確な時刻確認や時刻修正が可能となる。

なお、本発明は、上記実施の形態に限られるものではなく、様々な変更が可能である。例えば、上記実施形態では、合成器３１によりローパスフィルタ２８の出力ＬＰＦ＿ＯＵＴと高速ＩＦ−ＡＧＣ回路２９の利得制御電圧ＡＧＣ＿Ｖとを合成したデータ信号に対して、ＡＤ変換を行ってそのサンプリングデータの平均値を算出する構成を示したが、ローパスフィルタ２８の出力ＬＰＦ＿ＯＵＴや利得制御電圧ＡＧＣ＿Ｖの各信号も、ＩＦアンプ２６の入力レベルに応じてバイアスレベルが同様に変化する特性を有している。従って、データ信号のＡＤ変換や平均値演算を行うのではなく、ローパスフィルタ２８の出力ＬＰＦ＿ＯＵＴのＡＤ変換や平均値演算を行い、この平均値に基づいてＲＦアンプ２１の利得制御電圧の増減処理を行うようにしても良い。同様に、高速ＩＦ−ＡＧＣ回路２９の利得制御電圧ＡＧＣ＿ＶについてＡＤ変換や平均値演算を行い、この平均値に基づいてＲＦアンプ２１の利得制御電圧の増減処理を行うようにしても良く、この構成においても本実施形態と同様の効果が奏される。

その他、実施形態で具体的に示した細部の構成および処理内容は、発明の趣旨を逸脱しない範囲で適宜変更可能である。

本発明の実施形態の電波時計の構成を示すブロック図である。 電波受信部とマイクロコンピュータの電波受信に関わる構成を詳細に示したブロック図である。 ＩＦアンプの過剰帰還を伴った自動利得制御の動作を示す説明図である。 ＩＦアンプの入力レベルとデータ信号のバイアスレベルの関係およびデータ信号の振幅の変化を表わしたグラフである。 ＣＰＵにより実行されるＲＦ−ＡＧＣ処理の処理手順を示したフローチャートである。 ＡＤコンバータによるデータ信号のサンプリング動作の一例を説明する図である。 標準電波の電界強度が途中で大きくなった場合における電波受信装置の動作を説明するタイムチャートである。 標準電波の電界強度が途中で小さくなった場合における電波受信装置の動作を説明するタイムチャートである。

符号の説明

１ 電波時計
１５ａ ＲＦ−ＡＧＣプログラム
１５ｂ 設定データ
１９ ＤＡコンバータ（制御信号生成手段）
２０ 電波受信部
２１ ＲＦアンプ（第１増幅部）
２２ ミキサー（周波数変換部）
２６ ＩＦアンプ（第２増幅部）
２７ 検波器（検波部）
２８ ローパスフィルタ（フィルタ手段）
２９ 高速ＩＦ−ＡＧＣ回路（第１自動利得制御手段）
３０ 合成器（合成部）
４０ マイクロコンピュータ
４１ ＣＰＵ（演算部、制御部）
４２ ＲＦＡＭＰゲインレジスタ（制御信号生成手段）

Claims (7)

1. 所定周期で信号レベルが振動する信号であるデータ信号により振幅変調された電波を受信して前記データ信号を復調する電波受信装置であって、
   受信部を介して受信した受信信号の増幅を行う第１増幅部と、
   該第１増幅部を経た信号の周波数を変換する周波数変換部と、
   該周波数変換部を経た信号を増幅する第２増幅部と、
   該第２増幅部を経た信号から前記データ信号を検波する検波部と、
   該検波部を経た信号のうち前記データ信号の周波数帯域を含んだ低周波帯域の信号を通過させるフィルタ手段と、
   該フィルタ手段を通過した信号の信号レベルの変動を抑えるように前記第２増幅部に利得制御信号を供給して当該第２増幅部の利得を制御する第１自動利得制御手段と、
   該第１自動利得制御手段の利得制御信号と前記フィルタ手段を経た信号とを合成して復調した前記データ信号とする合成部と、
   該合成部を経た前記データ信号をＡＤ変換するＡＤ変換部と、
   該ＡＤ変換部で少なくとも前記所定周期分の期間にわたってサンプリングした複数の信号値を平均化する演算部と、
   該演算部の算出値に応じた利得制御信号を生成して前記第１増幅部に供給する制御信号生成手段と、
   を備え、
   前記制御信号生成手段から供給される前記利得制御信号によって前記第１増幅部の利得が制御される構成であることを特徴とする電波受信装置。
2. 所定周期で信号レベルが振動する信号であるデータ信号により振幅変調された電波を受信して前記データ信号を復調する電波受信装置であって、
   受信部を介して受信した受信信号の増幅を行う第１増幅部と、
   該第１増幅部を経た信号の周波数を変換する周波数変換部と、
   該周波数変換部を経た信号を増幅する第２増幅部と、
   該第２増幅部を経た信号から前記データ信号を検波する検波部と、
   該検波部を経た信号のうち前記データ信号の周波数帯域を含んだ低周波帯域の信号を通過させるフィルタ手段と、
   該フィルタ手段を通過した信号の信号レベルの変動を抑えるように前記第２増幅部に利得制御信号を供給して当該第２増幅部の利得を制御する第１自動利得制御手段と、
   該第１自動利得制御手段の利得制御信号と前記フィルタ手段を経た信号とを合成して復調した前記データ信号とする合成部と、
   前記第１自動利得制御手段の利得制御信号、或いは、前記フィルタ手段を経た信号をＡＤ変換するＡＤ変換部と、
   該ＡＤ変換部で少なくとも前記所定周期分の期間にわたってサンプリングした複数の信号値を平均化する演算部と、
   該演算部の算出値に応じた利得制御信号を生成して前記第１増幅部に供給する制御信号生成手段と、
   を備え、
   前記制御信号生成手段から供給される前記利得制御信号によって前記第１増幅部の利得が制御される構成であることを特徴とする電波受信装置。
3. 前記データ信号は、コンマゼロ秒点を基準タイミングとして各基準タイミングごとに１個のパルス信号が送信されるタイムコードであり、
   前記演算部は、前記基準タイミングを開始点としてサンプリングした複数の信号値を平均化する構成であることを特徴とする請求項１又は２に記載の電波受信装置。
4. 前記演算部は、前記サンプリングした信号値の移動平均を算出する構成であることを特徴とする請求項１又は２に記載の電波受信装置。
5. 前記制御信号生成手段は、
   前記利得制御信号を表わすデジタル値が格納されるレジスタと、
   前記演算部の算出値に応じて前記レジスタの値を書き換える制御部と、
   前記レジスタに格納されたデジタル値をアナログの前記利得制御信号に変換して前記第１増幅部に出力するＤＡコンバータと、
   を備えていることを特徴とする請求項１又は２に記載の電波受信装置。
6. 前記制御部は、
   ヒステリシス特性を有して前記演算部の算出値と設定値とを比較し、この比較結果に基づいて前記レジスタの値を増減する構成であることを特徴とする請求項５記載の電波受信装置。
7. 請求項１〜６の何れか１項に記載の電波受信装置を備え、
   前記電波受信装置により標準電波を受信して前記データ信号であるタイムコードを復調する構成であることを特徴とする電波時計。

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