JP4393111B2

JP4393111B2 - Half-rate CDR circuit

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Publication number: JP4393111B2
Application number: JP2003148806A
Authority: JP
Inventors: 純高相
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2003-05-27
Filing date: 2003-05-27
Publication date: 2010-01-06
Anticipated expiration: 2023-05-27
Also published as: JP2004356701A; US20040240599A1; US7283602B2

Description

【０００１】
【発明の属する技術分野】
この発明は、１０ＧＨｚのフルレートの半分に等しい５ＧＨｚのハーフレートで動作するハーフレートＣＤＲ（Clock and Data Recovery）回路に関し、特に、ハーフレートＣＤＲ回路の高速動作のマージンの向上に関する。
【０００２】
【従来の技術】
従来、光通信ネットワークの高速化に伴い、ＣＤＲ回路は、１０Ｇｂｓ（ビット／秒）以上のデータ伝送速度で動作するように、化合物などの高速プロセスで作製されていた。しかしながら、近年、低消費電力化の傾向の中で、ＣＤＲ回路はＣＭＯＳプロセスで作製されるようになっている。一般的に、ＣＭＯＳプロセスでは、ＣＤＲ回路は、トランジスタのカットオフ周波数Ｆｔと最大発振周波数Ｆｍａｘの比Ｆｔ／Ｆｍａｘを補うために、両クロックエッジで動作するように作製されるので、高速動作を必要としないから、５ＧＨｚのハーフレートで動作する。
【０００３】
従来のハーフレートＣＤＲ回路は、フルレートのリタイミング信号を出力するハーフレート位相周波数検出器と、チャージポンプ回路と、低域フィルタ（ＬＰＦ）と、ハーフレートクロックを出力する電圧制御発振器（ＶＣＯ（Voltage Controlled Oscillator)）とを備える（例えば、非特許文献１参照。）。
【０００４】
別の従来のＣＤＲ回路においては、電圧制御発振器（ＶＣＯ（Voltage Controlled Oscillator)）で発生したクロックの位相が入力データの位相よりも遅れている時は、位相検出器が、アップ信号を出力して、電圧制御発振器の出力クロックの周波数を高める一方、電圧制御発振器で発生したクロックの位相が入力データの位相よりも進んでいる時は、位相検出器が、ダウン信号を出力して、電圧制御発振器の出力クロックの周波数を低下させるように構成されている（例えば、特許文献１参照。）。
【０００５】
【非特許文献１】
J. Savoj and B. Razavi "A 10Gb/s CMOS Clock and Data Recovery Circuit with Frequency Detection", ISSC Digest of Technical Papers, pp. 78-79, Feb. 2001
【特許文献１】
特開２００２−３５９５５５号公報（段落５３乃至段落５６、図１）
【０００６】
【発明が解決しようとする課題】
従来のハーフレートＣＤＲ回路においては、ハーフレート位相検出器が低ジッタのＮ型電圧制御発振器を使用できる位相比較極性ではなかったので、ジッタ特性の悪いＰ型電圧制御発振器を用いられることが多い。これにより、従来のハーフレートＣＤＲ回路では、電圧制御発振器から発振されるフィードバッククロックのジッタが増加して、動作マージンが不足するという課題があった。
【０００７】
又、従来のハーフレートＣＤＲ回路において、低ジッタのＮ型電圧制御発振器を使用した場合は、ハーフレート位相検出器の回路構成が複雑になると共に、ハーフレート位相検出器の回路規模、即ち、消費電力も大きくなるという問題が生じる。
【０００８】
更に、従来のハーフレートＣＤＲ回路では、外部から遅延量を調整できないという不具合があった。
【０００９】
この発明は、従来技術の上記問題点を解決するためになされたもので、従来のハーフレート位相検出器に１パルス遅延回路を挿入して、位相比較極性を反転させることにより、低ジッタのＮ型ＬＣ（インダクタンス・キャパシタンス）電圧制御発振器を用いることができるので、電圧制御発振器から発振されるフィードバッククロックのジッタが減少して、高速動作のマージンを拡大することができる一方、外部から高速動作を微調整することにより、フィードバッククロックを最適な位相に安定させることができる結果、全体が安定化すると共に、高速動作の安定性が増大したハーフレートＣＤＲ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明のハーフレートＣＤＲ回路は、入力信号とハーフレートクロックの位相を検出するハーフレート位相検出器と、チャージポンプ回路と、前記チャージポンプ回路からの電流信号より制御電圧を生成する低域フィルタと、前記制御電圧に対応した発振を行って、前記ハーフレートクロックを前記ハーフレート位相検出器にフィードバックする電圧制御発振器とを含むハーフレートＣＤＲ回路において、前記ハーフレート位相検出器が、入力信号及びその反転入力信号とハーフレートクロックを受ける第１の１段目ラッチ回路と、前記入力信号及び前記反転入力信号と反転ハーフレートクロックを受ける第２の１段目ラッチ回路と、前記第１の１段目ラッチ回路からの出力信号及びその反転出力信号と前記反転ハーフレートクロックを受ける第１の２段目ラッチ回路と、前記第２の１段目ラッチ回路からの出力信号及びその反転出力信号と前記ハーフレートクロックを受ける第２の２段目ラッチ回路と、前記第１の１段目ラッチ回路からの前記出力信号、前記第２の１段目ラッチ回路からの前記出力信号と前記ハーフレートクロックを受けて、リタイミングされたリタイミング信号を出力すると共に、前記第１の１段目ラッチ回路からの前記反転出力信号、前記第２の１段目ラッチ回路からの前記反転出力信号と前記反転ハーフレートクロックを受けて、反転リタイミング信号を出力する選択回路と、前記第１の１段目ラッチ回路からの前記出力信号に応じて、前記第１の２段目ラッチ回路から出力される出力信号と、前記第２の１段目ラッチ回路からの前記出力信号に応じて、前記第２の２段目ラッチ回路から出力される出力信号とを受けて、基準信号を出力すると共に、前記第１の１段目ラッチ回路からの前記反転出力信号に応じて、前記第１の２段目ラッチ回路から出力される反転出力信号と、前記第２の１段目ラッチ回路からの前記反転出力信号に応じて、前記第２の２段目ラッチ回路から出力される反転出力信号とを受けて、反転基準信号を出力する第１排他的ＯＲ回路と、スルーデータパスに設けられたラッチ遅延回路と、前記ラッチ遅延回路の出力を受けるように前記スルーデータパスに設けられて、１パルス遅延量を発生するためのスルーデータと反転スルーデータを出力する１パルス遅延回路と、前記選択回路からの前記リタイミング信号と前記１パルス遅延回路からの前記スルーデータを受けて、出力信号を出力すると共に、前記選択回路からの前記反転リタイミング信号と前記１パルス遅延回路からの前記反転スルーデータを受けて、反転出力信号を出力する第２排他的ＯＲ回路とを備え、更に、前記１パルス遅延回路が、前記ハーフレート位相検出器の位相比較極性を反転させることにより、前記電圧制御発振器としてＮ型ＬＣ電圧制御発振器を使用することを可能にすると共に、前記チャージポンプ回路が、アップ用定電流源とダウン用定電流源を含み、且つ、前記アップ用定電流源の電流値の前記ダウン用定電流源の電流値に対する比を１：２にすることにより、前記チャージポンプ回路の前記アップ用定電流源と前記ダウン用定電流源から前記低域フィルタを介して前記制御電圧に流入する総電荷量を一定にしているものである。
【００１１】
【発明の実施の形態】
以下に、この発明の各実施の形態を図面を参照して説明する。
【００１２】
実施の形態１．
図１は、この発明の実施の形態１にかかるハーフレートＣＤＲ回路の全体構成を示す。このハーフレートＣＤＲ回路は、互いに直列接続されたハーフレート位相検出器１０、チャージポンプ回路２０、低域フィルタ（ＬＰＦ）３０と電圧制御発振器（ＶＣＯ）４０を備えて、外部から入力される高速データＤａｔａの位相と電圧制御発振器４０から発振されるフィードバッククロックＣＬＫの位相を常に合わせるように構成されている。
【００１３】
ハーフレート位相検出器１０は、外部から入力される高速データＤａｔａの位相と電圧制御発振器４０から発振されるフィードバッククロックＣＬＫの位相を検出して、高速データＤａｔａとフィードバッククロックＣＬＫの位相差に応じた電圧信号をチャージポンプ回路２０に出力する。ハーフレート位相検出器１０はフィードバッククロックＣＬＫの両エッジで動作するので、フィードバッククロックＣＬＫは高速データＤａｔａの半周期クロックである。よって、フィードバッククロックＣＬＫはハーフレートクロックである。高速データＤａｔａの位相とハーフレートクロックＣＬＫの位相が合っている時、図２に示すように、ハーフレートクロックＣＬＫのエッジが高速データＤａｔａの中心点に位置する。
【００１４】
ハーフレート位相検出器１０から出力された電圧信号は、チャージポンプ回路２０により電流信号に変換される。次に、低域フィルタ３０は、チャージポンプ回路２０からの電流信号の低周波成分のみを通過させて、制御電圧Ｖｃを生成する。更に、電圧制御発振器４０は、制御電圧Ｖｃに対応した発振を行って、ハーフレートクロックＣＬＫをハーフレート位相検出器１０に出力する。
【００１５】
図３は、電圧制御発振器４０を示し、又、図４は、図３の電圧制御発振器４０において破線Ａで囲んだバラクタの構成を示す。図３に示すように、電圧制御発振器４０はＬＣ発振を行う。又、図４から明らかなように、電圧制御発振器４０のバラクタは、Ｐ型基板を用いたＮ型バラクタである。従って、電圧制御発振器４０は、Ｎ型ＬＣ式である。図５（Ａ）に示すように、Ｎ型電圧制御発振器４０は、制御電圧Ｖｃに対して周波数が右肩上がりに増加する特性を示す。これに対し、比較例としての従来のＰ型電圧制御発振器は、図５（Ｂ）に示すように、制御電圧Ｖｃに対して周波数が右肩下がりに減少する特性を示す。
【００１６】
図６は、従来のハーフレート位相検出器に１パルス遅延回路１９を付加することにより得られるハーフレート位相検出器１０の構成を示し、図７は、ハーフレート位相検出器１０の信号のタイミングチャートである。ハーフレート位相検出器１０は、外部からの差動高速データＤ及び／ＤとハーフレートクロックＣＬＫを受ける１段目ラッチ回路１１と、差動高速データＤ及び／Ｄと反転ハーフレートクロック／ＣＬＫを受ける１段目ラッチ回路１２と、１段目ラッチ回路１１の出力と反転ハーフレートクロック／ＣＬＫを受けて、信号ＦＦ１及びその反転信号／ＦＦ１を出力する２段目ラッチ回路１３と、１段目ラッチ回路１２の出力とハーフレートクロックＣＬＫを受けて、信号ＦＦ２及びその反転信号／ＦＦ２を出力する２段目ラッチ回路１４とを備える。
【００１７】
ハーフレート位相検出器１０は、又、１段目ラッチ回路１１と１２の出力とハーフレートクロックＣＬＫを受けて、リタイミング信号ＲＥ−Ｄ及びその反転リタイミング信号／ＲＥ−Ｄを出力する選択回路１５と、２段目ラッチ回路１３から出力された信号ＦＦ１及びその反転信号／ＦＦ１と２段目ラッチ回路１４から出力された信号ＦＦ２及びその反転信号／ＦＦ２を受けて、基準信号ＲＥＦ及びその反転基準信号／ＲＥＦを出力する第１排他的ＯＲ回路１６とを備える。
【００１８】
ハーフレート位相検出器１０は、更に、スルーデータパスに設けられたラッチ遅延回路１８と、ラッチ遅延回路１８の出力を受けるようにスルーデータパスに設けられて、スルーデータＴＨ−Ｄ及びその反転スルーデータ／ＴＨ−Ｄを出力する１パルス遅延回路１９と、選択回路１５から出力されたリタイミング信号ＲＥ−Ｄ及びその反転リタイミング信号／ＲＥ−Ｄと１パルス遅延回路１９から出力されたスルーデータＴＨ−Ｄ及びその反転スルーデータ／ＴＨ−Ｄを受けて、出力信号ＯＵＴ及びその反転出力信号／ＯＵＴを出力する第２排他的ＯＲ回路１７とを備える。
【００１９】
上記構成のハーフレート位相検出器１０の動作を説明する。まず、外部からの差動高速データＤ及び／ＤとハーフレートクロックＣＬＫが１段目ラッチ回路１１に入力される一方、差動高速データＤ及び／Ｄと反転ハーフレートクロック／ＣＬＫが１段目ラッチ回路１２に入力される。差動高速データＤ及び／Ｄは、又、ラッチ遅延回路１８に入力される。差動高速データＤ及び／Ｄは、１段目ラッチ回路１１と２段目ラッチ回路１３によってラッチされて信号ＦＦ１及びその反転信号／ＦＦ１として出力されると共に、１段目ラッチ回路１２と２段目ラッチ回路１４によってラッチされて信号ＦＦ２及びその反転信号／ＦＦ２として出力される。
【００２０】
信号ＦＦ１及びその反転信号／ＦＦ１と信号ＦＦ２及びその反転信号／ＦＦ２は、差動ハーフレートクロックＣＬＫ及び／ＣＬＫによってリタイミングされるので、図７に示すように、差動ハーフレートクロックＣＬＫ及び／ＣＬＫのエッジに同期している。次に、第１排他的ＯＲ回路１６が、信号ＦＦ１及びその反転信号／ＦＦ１と信号ＦＦ２及びその反転信号／ＦＦ２の排他的ＯＲ演算を行って、図７に示す基準信号ＲＥＦ及びその反転基準信号／ＲＥＦを出力する。基準信号ＲＥＦ及びその反転基準信号／ＲＥＦのパルスは、差動高速データＤ及び／Ｄが変化した時だけ立上がる。又、基準信号ＲＥＦ及びその反転基準信号／ＲＥＦのエッジは、差動ハーフレートクロックＣＬＫ及び／ＣＬＫのエッジに同期している。
【００２１】
更に、選択回路１５は、１段目ラッチ回路１１と１２の出力を受けて、リタイミング信号ＲＥ−Ｄ及びその反転リタイミング信号／ＲＥ−Ｄを出力する。よって、図７に示すように、リタイミング信号ＲＥ−Ｄ及びその反転リタイミング信号／ＲＥ−Ｄは、差動高速データＤ及び／Ｄと同じ配列でありながら、その変化点が差動ハーフレートクロックＣＬＫ及び／ＣＬＫのエッジに同期している。
【００２２】
一方、ラッチ遅延回路１８は、２段目ラッチ回路１３及び１４の遅延量と同じ遅延量を付加するための回路である。図８に示すように、ラッチ遅延回路１８は、ラッチ動作をせずに、負荷だけ同じにして２段目ラッチ回路１３と１４の遅延量と同じ遅延量を有するラッチ回路１８ａとラッチレプリカ回路１８ｂを有する。又、１パルス遅延回路１９は、ハーフレートクロックＣＬＫの１周期分の遅延量、即ち、１パルス遅延量を付加する。例えば、１パルス遅延回路１９は、図９に示すように、バッファを多段に接続することにより構成される。差動高速データＤ及び／Ｄは、ラッチ遅延回路１８と１パルス遅延回路１９を通過して、スルーデータＴＨ−Ｄ及びその反転スルーデータ／ＴＨ−Ｄとして図７に示すタイミングで出力される。
【００２３】
もし差動高速データＤ及び／Ｄの位相がちょうど差動ハーフレートクロックＣＬＫ及び／ＣＬＫの半周期分ずれてラッチされていれば、即ち、もし差動高速データＤ及び／Ｄが差動ハーフレートクロックＣＬＫ及び／ＣＬＫと同期していれば、スルーデータＴＨ−Ｄ及びその反転スルーデータ／ＴＨ−Ｄの位相は、リタイミング信号ＲＥ−Ｄ及びその反転リタイミング信号／ＲＥ−Ｄの半周期分ずれたタイミングで出力される。又、スルーデータＴＨ−Ｄ及びその反転スルーデータ／ＴＨ−Ｄの位相は、差動高速データＤ及び／Ｄの位相を反映している。
【００２４】
次に、第２排他的ＯＲ回路１７が、スルーデータＴＨ−Ｄ及びその反転スルーデータ／ＴＨ−Ｄとリタイミング信号ＲＥ−Ｄ及びその反転リタイミング信号／ＲＥ−Ｄの排他的ＯＲ演算を行って、出力信号ＯＵＴ及びその反転出力信号／ＯＵＴを出力する。図７において、出力信号ＯＵＴ及びその反転出力信号／ＯＵＴのパルスは、ハッチング部では立上がらないと共に、差動高速データＤ及び／Ｄと差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相を反映している。
【００２５】
例えば、差動高速データＤ及び／Ｄの位相が一定で、差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相が変化すると仮定する。差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相が差動高速データＤ及び／Ｄの位相に対して前方にずれた時、出力信号ＯＵＴ及びその反転出力信号／ＯＵＴのパルスはＨレベル期間が長くなる。逆に、差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相が差動高速データＤ及び／Ｄの位相に対して後方にずれた時、出力信号ＯＵＴ及びその反転出力信号／ＯＵＴのパルスはＨレベル期間が短くなる。つまり、出力信号ＯＵＴ及びその反転出力信号／ＯＵＴにより、差動高速データＤ及び／Ｄと差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相が検出されるように構成されている。
【００２６】
差動高速データＤ及び／Ｄと差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相が合っている場合、即ち、差動ハーフレートクロックＣＬＫ及び／ＣＬＫのエッジが差動高速データＤ及び／Ｄの中央に位置する場合、差動高速データＤ及び／Ｄが出力信号ＯＵＴ及びその反転出力信号／ＯＵＴにより変化した時だけ、差動高速データＤ及び／Ｄの半周期分のパルスが立上がる。一方、基準信号ＲＥＦ及びその反転基準信号／ＲＥＦは、差動高速データＤ及び／Ｄのエッジを参考にしていないので、常に差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相に同期したパルスを立上げる。
【００２７】
図１０に示すように、基準信号ＲＥＦ及びその反転基準信号／ＲＥＦがアップ信号ＵＰとしてチャージポンプ回路２０に入力される一方、出力信号ＯＵＴ及びその反転出力信号／ＯＵＴがダウン信号ＤＯＷＮとしてチャージポンプ回路２０に入力される。差動高速データＤ及び／Ｄと差動ハーフレートクロックＣＬＫ及び／ＣＬＫが同期している時、基準信号ＲＥＦ及びその反転基準信号／ＲＥＦは出力信号ＯＵＴ及びその反転出力信号／ＯＵＴの２倍のパルス幅を有する。
【００２８】
そこで、図１０に示すように、アップ用定電流源２１の電流値のダウン用定電流源２２の電流値に対する比を１：２にすることにより、チャージポンプ回路２０のアップ用定電流源２１とダウン用定電流源２２から低域フィルタ３０を介して制御電圧Ｖｃに流入する総電荷量を一定にしている。差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相が差動高速データＤ及び／Ｄの位相に対して前方にずれた時、ダウン用定電流源２２から制御電圧Ｖｃに流入する電荷量が増加するので、制御電圧Ｖｃは低下する。制御電圧Ｖｃが低下すると、電圧制御発振器４０の発振が遅くなるので、差動ハーフレートクロックＣＬＫ及び／ＣＬＫが後方にリカバリされるようになる。
【００２９】
逆に、差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相が差動高速データＤ及び／Ｄの位相に対して後方にずれた時、アップ用定電流源２１から制御電圧Ｖｃに流入する電荷量が増加するので、制御電圧Ｖｃは上昇する。制御電圧Ｖｃが上昇すると、電圧制御発振器４０の発振が速くなるので、差動ハーフレートクロックＣＬＫ及び／ＣＬＫが前方にリカバリされるようになる。この結果、差動ハーフレートクロックＣＬＫ及び／ＣＬＫが、常に、差動高速データＤ及び／Ｄと位相を合わせる動作を行う。
【００３０】
この実施の形態では、ハーフレート位相検出器１０に１パルス遅延回路１９を挿入して、位相比較極性を反転させることにより、低ジッタのＮ型ＬＣ電圧制御発振器４０を用いることができるので、電圧制御発振器４０から発振されるハーフレートクロックＣＬＫのジッタが減少するから、高速データＤａｔａの受信感度が向上すると共に、高速動作のマージンを拡大することができる結果、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【００３１】
実施の形態２．
図１１は、この発明の実施の形態２にかかるハーフレートＣＤＲ回路のハーフレート位相検出器１０に用いられる１パルス遅延回路１９Ａの詳細構成を示す。実施の形態１の１パルス遅延回路１９では、高速データＤａｔａを入力しているので、図９に示すように、高速で動作可能なＣＭＬ（Current Mode Logic）バッファを多段接続することにより、１パルス遅延回路１９の１パルス遅延量を発生させている。しかしながら、ゲート段数の切換えでは、２０ｐｓ程度の大きな遅延調整しか行うことができない。
【００３２】
そこで、この実施の形態の１パルス遅延回路１９Ａでは、ゲートサイズを変更可能としたことにより、１パルス遅延量を微調整することができるようにしている。ゲートサイズを大きくすると、スイッチング速度が低下して、１パルス遅延量が大きくなる。逆に、ゲートサイズを小さくすると、スイッチング速度が上昇して、１パルス遅延量が小さくなる。
【００３３】
この実施の形態では、ハーフレート位相検出回路１０の１パルス遅延回路１９Ａのゲートサイズを変更することにより、スイッチング速度を緩和することができると共に、１パルス遅延量を微調整することができるので、ハーフレートクロックＣＬＫを最適な位相に安定させることができるから、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【００３４】
実施の形態３．
図１２は、この発明の実施の形態３にかかるハーフレートＣＤＲ回路のハーフレート位相検出器１０に用いられる１パルス遅延回路１９Ｂの詳細構成を示す。１パルス遅延回路１９Ｂでは、バッファ間の配線長を変更可能としたことにより、１パルス遅延量を微調整することができるようにしている。配線長を大きくすると、配線遅延量が増加して、１パルス遅延量が大きくなる。逆に、配線長を小さくすると、配線遅延量が減少して、１パルス遅延量が少なくなる。
【００３５】
この実施の形態では、ハーフレート位相検出回路１０の１パルス遅延回路１９Ｂのバッファ間の配線長を変更可能としたことにより、１パルス遅延量を微調整することができるので、ハーフレートクロックＣＬＫを最適な位相に安定させることができるから、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【００３６】
実施の形態４．
図１３は、この発明の実施の形態４にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路２０Ａを示す。１パルス遅延回路１９を補償するために、チャージポンプ回路２０Ａのアップ電流量を変化させることにより、１パルス遅延量を微調整する。
【００３７】
図７に示すように、スルーデータＴＨ−Ｄ及びその反転スルーデータ／ＴＨ−Ｄを差動高速データＤ及び／Ｄに対して１パルス分遅延させて出力することができれば、チャージポンプ回路２０Ａのアップ信号ＵＰのダウン信号ＤＯＷＮに対する比を１：２に設定することにより、差動ハーフレートクロックＣＬＫ及び／ＣＬＫのエッジは差動高速データＤ及び／Ｄの中央に位置する。
【００３８】
しかし、図１４に示すように、１パルス遅延回路１９が正確な１パルス遅延量を発生できない時、差動ハーフレートクロックＣＬＫ及び／ＣＬＫのエッジは、差動高速データＤ及び／Ｄの中央に安定することなく、差動高速データＤ及び／Ｄの両エッジのいずれかにずれて安定するようになる。これは高速データの受信感度を狭めるので、高速動作のマージンの減少につながる。
【００３９】
これを補償するために、チャージポンプ回路２０Ａの定電流値を調整することにより、差動ハーフレートクロックＣＬＫ及び／ＣＬＫのエッジを差動高速データＤ及び／Ｄの中央に安定させる。このために、アップ用定電流源２１の電流量を変化させることにより、１パルス遅延量のずれを微調整する。アップ用定電流源２１の電流量を増加させれば、１パルス遅延回路の動作を早めたことと等しくなる。
【００４０】
アップ用定電流源２１の電流量を調整するために、レベルの異なるゲートバイアスを有する３個のアップバイアス回路、即ち、Ｈレベルのゲートバイアスを有する第１アップバイアス回路２５、ノーマルレベルのゲートバイアスを有する第２アップバイアス回路２６とＬレベルのゲートバイアスを有する第３アップバイアス回路２７を設ける。第１アップバイアス回路２５、第２アップバイアス回路２６と第３アップバイアス回路２７を外部からトランスミッションゲートで切換えることにより、チップ間のばらつきにも対応することができる。
【００４１】
この実施の形態では、異なるゲートバイアスレベルを有する３個のアップバイアス回路２５乃至２７を切換えてチャージポンプ回路２０Ａのアップ電流量を変化させることにより、１パルス遅延量を微調整することができるので、ハーフレートクロックＣＬＫを最適な位相に安定させることができるから、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【００４２】
実施の形態５．
図１５は、この発明の実施の形態５にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路２０Ｂを示す。実施の形態４のチャージポンプ回路２０Ａと同様に、チャージポンプ回路２０Ｂは１パルス遅延回路１９を補償する。チャージポンプ回路２０Ａではアップ用定電流源２１の電流量を変化させているのに対し、この実施の形態では、１パルス遅延回路１９を補償するために、チャージポンプ回路２０Ｂのダウン用定電流源２２の電流量を変化させることにより、１パルス遅延量を微調整する。ダウン用定電流源２２の電流量を増加させれば、１パルス遅延回路の動作を遅くしたことと等しくなる。
【００４３】
ダウン用定電流源２２の電流量を調整するために、レベルの異なるゲートバイアスを有する３個のダウンバイアス回路、即ち、Ｈレベルのゲートバイアスを有する第１ダウンバイアス回路３１、ノーマルレベルのゲートバイアスを有する第２ダウンバイアス回路３２とＬレベルのゲートバイアスを有する第３ダウンバイアス回路３３を設ける。第１ダウンバイアス回路３１、第２アップバイアス回路３２と第３アップバイアス回路３３を外部からトランスミッションゲートで切換えることにより、チップ間のばらつきにも対応することができる。
【００４４】
この実施の形態では、異なるゲートバイアスレベルを有する３個のダウンバイアス回路３１乃至３２を切換えてチャージポンプ回路２０Ｂのダウン電流量を変化させることにより、１パルス遅延量を微調整することができるので、ハーフレートクロックＣＬＫを最適な位相に安定させることができるから、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【００４５】
実施の形態６．
図１６は、この発明の実施の形態６にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路２０Ｃを示す。実施の形態４のチャージポンプ回路２０Ａと同様に、チャージポンプ回路２０Ｃは１パルス遅延量を微調整する。チャージポンプ回路２０Ａでは、異なるゲートバイアスレベルを有する３個のアップバイアス回路２５乃至２７を切換えてチャージポンプ回路２０Ａのアップ用定電流源２１の電流量を変化させている。これに対し、この実施の形態では、チャージポンプ回路２０Ｃのアップ用定電流源２１の個数、即ち、アップ用定電流源２１を形成するトランジスタのサイズを変更して、アップ用定電流源２１の電流量を変化させている。
【００４６】
よって、チャージポンプ回路２０Ｃでは、実施の形態４のように、複数のアップバイアス回路を設ける必要がないので、レイアウトがコンパクトになる。又、アップ用定電流源２１を形成するトランジスタのサイズを外部からトランスミッションゲートで切換えることにより、チップ間のばらつきにも対応することができる。
【００４７】
この実施の形態では、アップ用定電流源２１を形成するトランジスタのサイズを切換えてチャージポンプ回路２０Ｃのアップ電流量を変化させることにより、１パルス遅延量を微調整することができるので、ハーフレートクロックＣＬＫを最適な位相に安定させることができるから、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【００４８】
実施形態７．
図１７は、この発明の実施の形態７にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路２０Ｄを示す。実施の形態５のチャージポンプ回路２０Ｂと同様に、チャージポンプ回路２０Ｄは１パルス遅延量を微調整する。チャージポンプ回路２０Ｂでは、異なるゲートバイアスレベルを有する３個のダウンバイアス回路３１乃至３３を切換えてチャージポンプ回路２０Ｂのダウン用定電流源２２の電流量を変化させている。これに対し、この実施の形態では、チャージポンプ回路２０Ｄのダウン用定電流源２２の個数、即ち、ダウン用定電流源２２を形成するトランジスタのサイズを変更して、ダウン用定電流源２２の電流量を変化させている。
【００４９】
よって、チャージポンプ回路２０Ｄでは、実施の形態５のように、複数のダウンバイアス回路を設ける必要がないので、レイアウトがコンパクトになる。又、ダウン用定電流源２２を形成するトランジスタのサイズを外部からトランスミッションゲートで切換えることにより、チップ間のばらつきにも対応することができる。
【００５０】
この実施の形態では、ダウン用定電流源２２を形成するトランジスタのサイズを切換えてチャージポンプ回路２０Ｄのダウン電流量を変化させることにより、１パルス遅延量を微調整することができるので、ハーフレートクロックＣＬＫを最適な位相に安定させることができるから、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【００５１】
【発明の効果】
以上のように、この発明によれば、入力信号とハーフレートクロックの位相を検出するハーフレート位相検出器と、チャージポンプ回路と、前記チャージポンプ回路からの電流信号より制御電圧を生成する低域フィルタと、前記制御電圧に対応した発振を行って、前記ハーフレートクロックを前記ハーフレート位相検出器にフィードバックする電圧制御発振器とを含むハーフレートＣＤＲ回路において、前記ハーフレート位相検出器が、入力信号及びその反転入力信号とハーフレートクロックを受ける第１の１段目ラッチ回路と、前記入力信号及び前記反転入力信号と反転ハーフレートクロックを受ける第２の１段目ラッチ回路と、前記第１の１段目ラッチ回路からの出力信号及びその反転出力信号と前記反転ハーフレートクロックを受ける第１の２段目ラッチ回路と、前記第２の１段目ラッチ回路からの出力信号及びその反転出力信号と前記ハーフレートクロックを受ける第２の２段目ラッチ回路と、前記第１の１段目ラッチ回路からの前記出力信号、前記第２の１段目ラッチ回路からの前記出力信号と前記ハーフレートクロックを受けて、リタイミングされたリタイミング信号を出力すると共に、前記第１の１段目ラッチ回路からの前記反転出力信号、前記第２の１段目ラッチ回路からの前記反転出力信号と前記反転ハーフレートクロックを受けて、反転リタイミング信号を出力する選択回路と、前記第１の１段目ラッチ回路からの前記出力信号に応じて、前記第１の２段目ラッチ回路から出力される出力信号と、前記第２の１段目ラッチ回路からの前記出力信号に応じて、前記第２の２段目ラッチ回路から出力される出力信号とを受けて、基準信号を出力すると共に、前記第１の１段目ラッチ回路からの前記反転出力信号に応じて、前記第１の２段目ラッチ回路から出力される反転出力信号と、前記第２の１段目ラッチ回路からの前記反転出力信号に応じて、前記第２の２段目ラッチ回路から出力される反転出力信号とを受けて、反転基準信号を出力する第１排他的ＯＲ回路と、スルーデータパスに設けられたラッチ遅延回路と、前記ラッチ遅延回路の出力を受けるように前記スルーデータパスに設けられて、１パルス遅延量を発生するためのスルーデータと反転スルーデータを出力する１パルス遅延回路と、前記選択回路からの前記リタイミング信号と前記１パルス遅延回路からの前記スルーデータを受けて、出力信号を出力すると共に、前記選択回路からの前記反転リタイミング信号と前記１パルス遅延回路からの前記反転スルーデータを受けて、反転出力信号を出力する第２排他的ＯＲ回路とを備え、更に、前記１パルス遅延回路が、前記ハーフレート位相検出器の位相比較極性を反転させることにより、前記電圧制御発振器としてＮ型ＬＣ電圧制御発振器を使用することを可能にすると共に、前記チャージポンプ回路が、アップ用定電流源とダウン用定電流源を含み、且つ、前記アップ用定電流源の電流値の前記ダウン用定電流源の電流値に対する比を１：２にすることにより、前記チャージポンプ回路の前記アップ用定電流源と前記ダウン用定電流源から前記低域フィルタを介して前記制御電圧に流入する総電荷量を一定にしているので、電圧制御発振器から発振されるハーフレートクロックのジッタが減少するから、入力信号の受信感度が向上すると共に、高速動作のマージンを拡大することができる結果、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかるハーフレートＣＤＲ回路の構成を示すブロック図である。
【図２】図１のハーフレートＣＤＲ回路における高速データとハーフレートクロックの同期時のタイミングチャートである。
【図３】図１のハーフレートＣＤＲ回路に用いられる電圧制御発振器の回路図である。
【図４】図３の電圧制御発振器のバラクタの構成を示す図である。
【図５】（Ａ）はＮ型のＶＣＯ特性を示すグラフであり、（Ｂ）はＰ型のＶＣＯ特性を示すグラフである。
【図６】図１のハーフレートＣＤＲ回路に用いられるハーフレート位相検出器の回路図である。
【図７】図６のハーフレート位相検出器の信号のタイミングチャートである。
【図８】図６のハーフレート位相検出器に用いられるラッチ遅延回路の回路図である。
【図９】図６のハーフレート位相検出器に用いられる１パルス遅延回路の回路図である。
【図１０】図１のハーフレートＣＤＲ回路に用いられるチャージポンプ回路の回路図である。
【図１１】この発明の実施の形態２にかかるハーフレートＣＤＲ回路のハーフレート位相検出器に用いられる１パルス遅延回路の回路図である。
【図１２】この発明の実施の形態３にかかるハーフレートＣＤＲ回路のハーフレート位相検出器に用いられる１パルス遅延回路の回路図である。
【図１３】この発明の実施の形態４にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路の回路図である。
【図１４】図１３のハーフレートＣＤＲ回路に用いられるハーフレート位相検出器において、１パルス遅延量にずれが生じた場合の信号のタイミングチャートである。
【図１５】この発明の実施の形態５にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路の回路図である。
【図１６】この発明の実施の形態６にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路の回路図である。
【図１７】この発明の実施の形態７にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路の回路図である。
【符号の説明】
１０ハーフレート位相検出器、１５選択回路、１６第１排他的ＯＲ回路、１７第２排他的ＯＲ回路、１８ラッチ遅延回路、１９１パルス遅延回路、２０チャージポンプ回路、３０低域フィルタ、４０電圧制御発振器。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a half-rate CDR (Clock and Data Recovery) circuit that operates at a half rate of 5 GHz equal to half of the full rate of 10 GHz, and more particularly to an improvement in the margin of high-speed operation of the half-rate CDR circuit.
[0002]
[Prior art]
Conventionally, with an increase in the speed of an optical communication network, a CDR circuit has been manufactured by a high-speed process such as a compound so as to operate at a data transmission speed of 10 Gbs (bits / second) or more. However, in recent years, the CDR circuit is manufactured by a CMOS process in the trend of lower power consumption. In general, in a CMOS process, a CDR circuit is fabricated so as to operate at both clock edges in order to compensate for the ratio Ft / Fmax of the cutoff frequency Ft of the transistor and the maximum oscillation frequency Fmax. Therefore, it operates at a half rate of 5 GHz.
[0003]
A conventional half-rate CDR circuit includes a half-rate phase frequency detector that outputs a full-rate retiming signal, a charge pump circuit, a low-pass filter (LPF), and a voltage-controlled oscillator (VCO (Voltage) that outputs a half-rate clock. Controlled Oscillator)) (see Non-Patent Document 1, for example).
[0004]
In another conventional CDR circuit, when the phase of a clock generated by a voltage controlled oscillator (VCO) is delayed from the phase of input data, the phase detector outputs an up signal. When the phase of the clock generated by the voltage controlled oscillator is higher than the phase of the input data while increasing the frequency of the output clock of the voltage controlled oscillator, the phase detector outputs a down signal, and the voltage controlled oscillator The output clock frequency is reduced (see, for example, Patent Document 1).
[0005]
[Non-Patent Document 1]
J. Savoj and B. Razavi "A 10Gb / s CMOS Clock and Data Recovery Circuit with Frequency Detection", ISSC Digest of Technical Papers, pp. 78-79, Feb. 2001
[Patent Document 1]
JP 2002-359555 A (paragraphs 53 to 56, FIG. 1)
[0006]
[Problems to be solved by the invention]
In the conventional half-rate CDR circuit, since the half-rate phase detector does not have a phase comparison polarity that can use an N-type voltage controlled oscillator with low jitter, a P-type voltage controlled oscillator with poor jitter characteristics is often used. As a result, the conventional half-rate CDR circuit has a problem that the jitter of the feedback clock oscillated from the voltage controlled oscillator increases and the operation margin is insufficient.
[0007]
In addition, when a low jitter N-type voltage controlled oscillator is used in a conventional half-rate CDR circuit, the circuit configuration of the half-rate phase detector becomes complicated and the circuit scale of the half-rate phase detector, that is, consumption. There arises a problem that electric power also increases.
[0008]
Furthermore, the conventional half-rate CDR circuit has a problem that the delay amount cannot be adjusted from the outside.
[0009]
The present invention has been made to solve the above-described problems of the prior art. By inserting a one-pulse delay circuit into a conventional half-rate phase detector and inverting the phase comparison polarity, a low jitter N Type LC (inductance / capacitance) voltage controlled oscillators can be used, reducing the jitter of the feedback clock oscillated from the voltage controlled oscillator and expanding the margin for high speed operation, while allowing high speed operation from the outside. It is an object of the present invention to provide a half-rate CDR circuit in which the feedback clock can be stabilized at an optimum phase by fine adjustment, so that the whole is stabilized and the stability of high-speed operation is increased.
[0010]
[Means for Solving the Problems]
The half-rate CDR circuit of the present invention includes a half-rate phase detector that detects the phase of an input signal and a half-rate clock, a charge pump circuit, and a low-pass filter that generates a control voltage from a current signal from the charge pump circuit. A half-rate CDR circuit including a voltage-controlled oscillator that oscillates in response to the control voltage and feeds back the half-rate clock to the half-rate phase detector. A first first-stage latch circuit that receives an input signal and its inverted input signal and a half-rate clock; a second first-stage latch circuit that receives the input signal and its inverted input signal and an inverted half-rate clock; An output signal from the first first-stage latch circuit and its inverted output signal and the first second-stage latch circuit receiving the inverted half-rate clock; and an output signal from the second first-stage latch circuit and its inverted signal A second second-stage latch circuit receiving an output signal and the half-rate clock; the output signal from the first first-stage latch circuit; the output signal from the second first-stage latch circuit; In response to the half-rate clock, it outputs a retimed retiming signal, the inverted output signal from the first first stage latch circuit, and the second first stage latch. Receiving said inverted half-rate clock and said inverted output signal from the latch circuit outputs an inverted retiming signal A selection circuit; In response to the output signal from the first first-stage latch circuit, the output signal output from the first second-stage latch circuit and the output signal from the second first-stage latch circuit In response to the output signal output from the second second-stage latch circuit, and outputs a reference signal, and in response to the inverted output signal from the first first-stage latch circuit, Inversion output from the second second-stage latch circuit in response to the inverted output signal output from the first second-stage latch circuit and the inverted output signal from the second first-stage latch circuit. Receives the output signal and outputs the inverted reference signal A first exclusive OR circuit, a latch delay circuit provided in a through data path, and through data provided in the through data path to receive an output of the latch delay circuit to generate a one-pulse delay amount And inverted through data 1 pulse delay circuit that outputs the signal, the retiming signal from the selection circuit and the through data from the 1 pulse delay circuit, and outputs an output signal At the same time, it receives the inverted retiming signal from the selection circuit and the inverted through data from the one-pulse delay circuit, and outputs an inverted output signal. A second exclusive OR circuit, and the one-pulse delay circuit uses an N-type LC voltage controlled oscillator as the voltage controlled oscillator by inverting the phase comparison polarity of the half-rate phase detector. The charge pump circuit includes a constant current source for up and a constant current source for down, and a ratio of a current value of the constant current source for up to a current value of the constant current source for down is set. By making the ratio 1: 2, the total charge flowing into the control voltage from the constant current source for up and the constant current source for down of the charge pump circuit via the low-pass filter is made constant. is there.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0012]
Embodiment 1 FIG.
FIG. 1 shows the overall configuration of a half-rate CDR circuit according to Embodiment 1 of the present invention. This half-rate CDR circuit includes a half-rate phase detector 10, a charge pump circuit 20, a low-pass filter (LPF) 30, and a voltage-controlled oscillator (VCO) 40 that are connected in series with each other. The phase of Data and the phase of the feedback clock CLK oscillated from the voltage controlled oscillator 40 are always matched.
[0013]
The half-rate phase detector 10 detects the phase of the high-speed data Data input from the outside and the phase of the feedback clock CLK oscillated from the voltage controlled oscillator 40, and responds to the phase difference between the high-speed data Data and the feedback clock CLK. The voltage signal is output to the charge pump circuit 20. Since the half rate phase detector 10 operates on both edges of the feedback clock CLK, the feedback clock CLK is a half-cycle clock of the high-speed data Data. Therefore, the feedback clock CLK is a half rate clock. When the phase of the high-speed data Data and the phase of the half-rate clock CLK match, as shown in FIG. 2, the edge of the half-rate clock CLK is located at the center point of the high-speed data Data.
[0014]
The voltage signal output from the half rate phase detector 10 is converted into a current signal by the charge pump circuit 20. Next, the low-pass filter 30 passes only the low-frequency component of the current signal from the charge pump circuit 20 and generates the control voltage Vc. Further, the voltage controlled oscillator 40 oscillates corresponding to the control voltage Vc and outputs the half rate clock CLK to the half rate phase detector 10.
[0015]
FIG. 3 shows a voltage controlled oscillator 40, and FIG. 4 shows a configuration of a varactor surrounded by a broken line A in the voltage controlled oscillator 40 of FIG. As shown in FIG. 3, the voltage controlled oscillator 40 performs LC oscillation. As is clear from FIG. 4, the varactor of the voltage controlled oscillator 40 is an N-type varactor using a P-type substrate. Therefore, the voltage controlled oscillator 40 is an N-type LC type. As shown in FIG. 5A, the N-type voltage controlled oscillator 40 has a characteristic that the frequency increases to the right with respect to the control voltage Vc. On the other hand, the conventional P-type voltage controlled oscillator as a comparative example shows a characteristic that the frequency decreases to the right with respect to the control voltage Vc, as shown in FIG.
[0016]
FIG. 6 shows the configuration of the half-rate phase detector 10 obtained by adding the one-pulse delay circuit 19 to the conventional half-rate phase detector, and FIG. 7 is a timing chart of signals of the half-rate phase detector 10. It is. The half-rate phase detector 10 receives the differential high-speed data D and / D from the outside and the first-stage latch circuit 11 that receives the half-rate clock CLK, the differential high-speed data D and / D, and the inverted half-rate clock / CLK. The first-stage latch circuit 12 that receives the signal, the output of the first-stage latch circuit 11 and the inverted half-rate clock / CLK, the signal FF1 and the second-stage latch circuit 13 that outputs the inverted signal / FF1, and the first-stage latch circuit A second-stage latch circuit 14 that receives the output of the latch circuit 12 and the half-rate clock CLK and outputs the signal FF2 and its inverted signal / FF2 is provided.
[0017]
The half rate phase detector 10 receives the outputs of the first-stage latch circuits 11 and 12 and the half rate clock CLK, and outputs a retiming signal RE-D and its inverted retiming signal / RE-D. 15, the signal FF1 output from the second-stage latch circuit 13 and its inverted signal / FF1, and the signal FF2 and its inverted signal / FF2 output from the second-stage latch circuit 14 are received, and the reference signal REF and its inverted signal are received. And a first exclusive OR circuit 16 that outputs a reference signal / REF.
[0018]
The half-rate phase detector 10 is further provided with a latch delay circuit 18 provided in the through data path and in the through data path so as to receive the output of the latch delay circuit 18, and through data TH-D and its inverted through 1 pulse delay circuit 19 that outputs data / TH-D, retiming signal RE-D output from selection circuit 15 and its inverted retiming signal / RE-D and through data output from 1 pulse delay circuit 19 A second exclusive OR circuit 17 that receives TH-D and its inverted through data / TH-D and outputs an output signal OUT and its inverted output signal / OUT is provided.
[0019]
The operation of the half-rate phase detector 10 having the above configuration will be described. First, the differential high-speed data D and / D and the half-rate clock CLK from the outside are input to the first-stage latch circuit 11, while the differential high-speed data D and / D and the inverted half-rate clock / CLK are the first stage. Input to the latch circuit 12. The differential high-speed data D and / D are also input to the latch delay circuit 18. The differential high-speed data D and / D are latched by the first-stage latch circuit 11 and the second-stage latch circuit 13 and output as the signal FF1 and its inverted signal / FF1, and also the first-stage latch circuit 12 and the second stage. The signal is latched by the eye latch circuit 14 and output as the signal FF2 and its inverted signal / FF2.
[0020]
Since the signal FF1 and its inverted signal / FF1 and the signal FF2 and its inverted signal / FF2 are retimed by the differential half rate clocks CLK and / CLK, as shown in FIG. Synchronized with the edge of CLK. Next, the first exclusive OR circuit 16 performs an exclusive OR operation on the signal FF1 and its inverted signal / FF1, and the signal FF2 and its inverted signal / FF2, so that the reference signal REF and its inverted reference signal shown in FIG. / REF is output. The pulse of the reference signal REF and its inverted reference signal / REF rises only when the differential high-speed data D and / D change. The edges of the reference signal REF and its inverted reference signal / REF are synchronized with the edges of the differential half rate clocks CLK and / CLK.
[0021]
Further, the selection circuit 15 receives the outputs of the first-stage latch circuits 11 and 12 and outputs a retiming signal RE-D and its inverted retiming signal / RE-D. Therefore, as shown in FIG. 7, the retiming signal RE-D and its inverted retiming signal / RE-D have the same arrangement as that of the differential high-speed data D and / D, but the change point is the differential half rate. It is synchronized with the edges of the clocks CLK and / CLK.
[0022]
On the other hand, the latch delay circuit 18 is a circuit for adding the same delay amount as the delay amounts of the second-stage latch circuits 13 and 14. As shown in FIG. 8, the latch delay circuit 18 does not perform the latch operation, and only the load is the same, and the latch circuit 18a and the latch replica circuit 18b have the same delay amount as the delay amounts of the second-stage latch circuits 13 and 14. Have The 1-pulse delay circuit 19 adds a delay amount for one cycle of the half-rate clock CLK, that is, a 1-pulse delay amount. For example, the 1-pulse delay circuit 19 is configured by connecting buffers in multiple stages as shown in FIG. The differential high-speed data D and / D pass through the latch delay circuit 18 and the one-pulse delay circuit 19, and are output as through data TH-D and its inverted through data / TH-D at the timing shown in FIG.
[0023]
If the phases of the differential high-speed data D and / D are latched by shifting by the half period of the differential half-rate clocks CLK and / CLK, that is, if the differential high-speed data D and / D are differential half-rate If synchronized with the clocks CLK and / CLK, the phase of the through data TH-D and its inverted through data / TH-D is the half period of the retiming signal RE-D and its inverted retiming signal / RE-D. Output at a shifted timing. The phase of the through data TH-D and its inverted through data / TH-D reflects the phase of the differential high-speed data D and / D.
[0024]
Next, the second exclusive OR circuit 17 performs an exclusive OR operation of the through data TH-D and its inverted through data / TH-D, the retiming signal RE-D and its inverted retiming signal / RE-D. The output signal OUT and its inverted output signal / OUT are output. In FIG. 7, the pulse of the output signal OUT and its inverted output signal / OUT does not rise in the hatched portion, and reflects the phase of the differential high-speed data D and / D and the differential half-rate clocks CLK and / CLK. Yes.
[0025]
For example, it is assumed that the phases of the differential high-speed data D and / D are constant and the phases of the differential half-rate clocks CLK and / CLK change. When the phase of the differential half-rate clocks CLK and / CLK is shifted forward with respect to the phase of the differential high-speed data D and / D, the output signal OUT and the pulse of the inverted output signal / OUT have an H level period. . Conversely, when the phase of the differential half-rate clocks CLK and / CLK is shifted backward with respect to the phase of the differential high-speed data D and / D, the output signal OUT and the pulse of the inverted output signal / OUT are in the H level period. Becomes shorter. That is, the phase of the differential high-speed data D and / D and the differential half-rate clocks CLK and / CLK is detected by the output signal OUT and its inverted output signal / OUT.
[0026]
When the differential high-speed data D and / D and the differential half-rate clocks CLK and / CLK are in phase, that is, the edges of the differential half-rate clocks CLK and / CLK are the center of the differential high-speed data D and / D. When the differential high-speed data D and / D are changed by the output signal OUT and its inverted output signal / OUT, a pulse corresponding to a half cycle of the differential high-speed data D and / D rises. On the other hand, since the reference signal REF and its inverted reference signal / REF do not refer to the edges of the differential high-speed data D and / D, a pulse synchronized with the phase of the differential half-rate clocks CLK and / CLK is always raised. .
[0027]
As shown in FIG. 10, the reference signal REF and its inverted reference signal / REF are input to the charge pump circuit 20 as an up signal UP, while the output signal OUT and its inverted output signal / OUT as a down signal DOWN as a charge pump circuit. 20 is input. When the differential high-speed data D and / D and the differential half-rate clocks CLK and / CLK are synchronized, the reference signal REF and its inverted reference signal / REF are twice the output signal OUT and its inverted output signal / OUT. Has a pulse width.
[0028]
Therefore, as shown in FIG. 10, the ratio of the current value of the up constant current source 21 to the current value of the down constant current source 22 is set to 1: 2, thereby increasing the constant current source 21 of the charge pump circuit 20. Thus, the total amount of charge flowing into the control voltage Vc from the down constant current source 22 via the low-pass filter 30 is made constant. When the phase of the differential half-rate clocks CLK and / CLK shifts forward with respect to the phase of the differential high-speed data D and / D, the amount of charge flowing into the control voltage Vc from the down constant current source 22 increases. The control voltage Vc decreases. When the control voltage Vc is lowered, the oscillation of the voltage controlled oscillator 40 is delayed, so that the differential half rate clocks CLK and / CLK are recovered backward.
[0029]
Conversely, when the phase of the differential half-rate clocks CLK and / CLK is shifted backward with respect to the phase of the differential high-speed data D and / D, the amount of charge flowing into the control voltage Vc from the up constant current source 21 is Since it increases, the control voltage Vc rises. When the control voltage Vc increases, the oscillation of the voltage controlled oscillator 40 becomes faster, so that the differential half rate clocks CLK and / CLK are recovered forward. As a result, the differential half-rate clocks CLK and / CLK always perform an operation for matching the phase with the differential high-speed data D and / D.
[0030]
In this embodiment, the low-jitter N-type LC voltage controlled oscillator 40 can be used by inserting the one-pulse delay circuit 19 into the half-rate phase detector 10 and inverting the phase comparison polarity. Since the jitter of the half-rate clock CLK oscillated from the controlled oscillator 40 is reduced, the reception sensitivity of the high-speed data Data can be improved and the margin for high-speed operation can be expanded. As a result, the entire half-rate CDR circuit is stabilized, Increases the stability of high-speed operation.
[0031]
Embodiment 2. FIG.
FIG. 11 shows a detailed configuration of a one-pulse delay circuit 19A used in the half-rate phase detector 10 of the half-rate CDR circuit according to the second embodiment of the present invention. In the one-pulse delay circuit 19 of the first embodiment, since the high-speed data Data is input, as shown in FIG. 9, one pulse is obtained by connecting CML (Current Mode Logic) buffers that can operate at high speed in multiple stages. One pulse delay amount of the delay circuit 19 is generated. However, only a large delay adjustment of about 20 ps can be performed by switching the number of gate stages.
[0032]
Therefore, in the one-pulse delay circuit 19A of this embodiment, the one-pulse delay amount can be finely adjusted by making the gate size changeable. Increasing the gate size decreases the switching speed and increases the one-pulse delay amount. Conversely, when the gate size is reduced, the switching speed increases and the one-pulse delay amount decreases.
[0033]
In this embodiment, by changing the gate size of the one-pulse delay circuit 19A of the half-rate phase detection circuit 10, the switching speed can be reduced and the one-pulse delay amount can be finely adjusted. Since the half-rate clock CLK can be stabilized at the optimum phase, the entire half-rate CDR circuit is stabilized, and the stability of high-speed operation is increased.
[0034]
Embodiment 3 FIG.
FIG. 12 shows a detailed configuration of a one-pulse delay circuit 19B used in the half-rate phase detector 10 of the half-rate CDR circuit according to the third embodiment of the present invention. In the 1-pulse delay circuit 19B, the wiring length between the buffers can be changed so that the 1-pulse delay amount can be finely adjusted. When the wiring length is increased, the wiring delay amount increases and the one-pulse delay amount increases. Conversely, when the wiring length is reduced, the wiring delay amount is reduced and the one-pulse delay amount is reduced.
[0035]
In this embodiment, since the wiring length between the buffers of the one-pulse delay circuit 19B of the half-rate phase detection circuit 10 can be changed, the one-pulse delay amount can be finely adjusted. Since the optimum phase can be stabilized, the entire half-rate CDR circuit is stabilized, and the stability of high-speed operation is increased.
[0036]
Embodiment 4 FIG.
FIG. 13 shows a charge pump circuit 20A used in the half-rate CDR circuit according to the fourth embodiment of the present invention. In order to compensate the 1-pulse delay circuit 19, the 1-pulse delay amount is finely adjusted by changing the up-current amount of the charge pump circuit 20A.
[0037]
As shown in FIG. 7, if the through data TH-D and its inverted through data / TH-D can be output with a delay of one pulse with respect to the differential high-speed data D and / D, the charge pump circuit 20A By setting the ratio of the up signal UP to the down signal DOWN to 1: 2, the edges of the differential half-rate clocks CLK and / CLK are located at the center of the differential high-speed data D and / D.
[0038]
However, as shown in FIG. 14, when the 1-pulse delay circuit 19 cannot generate an accurate 1-pulse delay amount, the edges of the differential half-rate clocks CLK and / CLK are at the center of the differential high-speed data D and / D. Without being stabilized, the differential high-speed data D and / D are shifted to either one of the edges and stabilized. This narrows the reception sensitivity of high-speed data, leading to a reduction in the margin for high-speed operation.
[0039]
In order to compensate for this, by adjusting the constant current value of the charge pump circuit 20A, the edges of the differential half-rate clocks CLK and / CLK are stabilized at the center of the differential high-speed data D and / D. For this purpose, the deviation of the one-pulse delay amount is finely adjusted by changing the current amount of the up constant current source 21. Increasing the amount of current of the up constant current source 21 is equivalent to speeding up the operation of the one-pulse delay circuit.
[0040]
In order to adjust the current amount of the constant current source 21 for up, three up bias circuits having different levels of gate bias, that is, a first up bias circuit 25 having an H level gate bias, a normal level gate bias, And a third up bias circuit 27 having an L level gate bias. By switching the first up bias circuit 25, the second up bias circuit 26, and the third up bias circuit 27 from the outside by a transmission gate, it is possible to cope with variations between chips.
[0041]
In this embodiment, the one-pulse delay amount can be finely adjusted by switching the three up-bias circuits 25 to 27 having different gate bias levels to change the up-current amount of the charge pump circuit 20A. Since the half-rate clock CLK can be stabilized at an optimum phase, the entire half-rate CDR circuit is stabilized, and the stability of high-speed operation is increased.
[0042]
Embodiment 5 FIG.
FIG. 15 shows a charge pump circuit 20B used in the half-rate CDR circuit according to the fifth embodiment of the present invention. Similar to the charge pump circuit 20A of the fourth embodiment, the charge pump circuit 20B compensates for the one-pulse delay circuit 19. In the charge pump circuit 20A, the current amount of the up constant current source 21 is changed. In this embodiment, the down constant current source of the charge pump circuit 20B is used to compensate the one-pulse delay circuit 19. By changing the current amount of 22, the delay amount of one pulse is finely adjusted. Increasing the current amount of the down constant current source 22 is equivalent to delaying the operation of the one-pulse delay circuit.
[0043]
In order to adjust the current amount of the constant current source 22 for down, three down bias circuits having different levels of gate bias, that is, a first down bias circuit 31 having a gate bias of H level, a gate bias of normal level And a third down bias circuit 33 having an L level gate bias. By switching the first down bias circuit 31, the second up bias circuit 32, and the third up bias circuit 33 from the outside by a transmission gate, it is possible to cope with variations between chips.
[0044]
In this embodiment, one pulse delay amount can be finely adjusted by changing the down current amount of the charge pump circuit 20B by switching the three down bias circuits 31 to 32 having different gate bias levels. Since the half-rate clock CLK can be stabilized at an optimum phase, the entire half-rate CDR circuit is stabilized, and the stability of high-speed operation is increased.
[0045]
Embodiment 6 FIG.
FIG. 16 shows a charge pump circuit 20C used in the half-rate CDR circuit according to the sixth embodiment of the present invention. Similar to the charge pump circuit 20A of the fourth embodiment, the charge pump circuit 20C finely adjusts the one-pulse delay amount. In the charge pump circuit 20A, the three up bias circuits 25 to 27 having different gate bias levels are switched to change the current amount of the up constant current source 21 of the charge pump circuit 20A. On the other hand, in this embodiment, the number of constant current sources 21 for up in the charge pump circuit 20C, that is, the size of the transistors forming the constant current source 21 for up is changed, and the constant current source 21 for up is changed. The amount of current is changed.
[0046]
Therefore, in the charge pump circuit 20C, since it is not necessary to provide a plurality of up bias circuits as in the fourth embodiment, the layout becomes compact. In addition, by switching the size of the transistor forming the up constant current source 21 from the outside with a transmission gate, it is possible to cope with variations between chips.
[0047]
In this embodiment, the one pulse delay amount can be finely adjusted by switching the size of the transistor forming the up constant current source 21 to change the up current amount of the charge pump circuit 20C. Since the clock CLK can be stabilized at an optimum phase, the entire half-rate CDR circuit is stabilized, and the stability of high-speed operation is increased.
[0048]
Embodiment 7. FIG.
FIG. 17 shows a charge pump circuit 20D used in the half-rate CDR circuit according to the seventh embodiment of the present invention. Similar to the charge pump circuit 20B of the fifth embodiment, the charge pump circuit 20D finely adjusts the one-pulse delay amount. In the charge pump circuit 20B, the three down bias circuits 31 to 33 having different gate bias levels are switched to change the current amount of the down constant current source 22 of the charge pump circuit 20B. On the other hand, in this embodiment, the number of constant current sources 22 for down of the charge pump circuit 20D, that is, the size of the transistors forming the constant current source 22 for down is changed, and the constant current source 22 for down is changed. The amount of current is changed.
[0049]
Therefore, in the charge pump circuit 20D, since there is no need to provide a plurality of down bias circuits as in the fifth embodiment, the layout is compact. In addition, by switching the size of the transistor forming the down constant current source 22 from the outside with a transmission gate, it is possible to cope with variations between chips.
[0050]
In this embodiment, the one pulse delay amount can be finely adjusted by switching the size of the transistor forming the down constant current source 22 and changing the amount of down current of the charge pump circuit 20D. Since the clock CLK can be stabilized at an optimum phase, the entire half-rate CDR circuit is stabilized, and the stability of high-speed operation is increased.
[0051]
【The invention's effect】
As described above, according to the present invention, the half-rate phase detector that detects the phase of the input signal and the half-rate clock, the charge pump circuit, and the low frequency region that generates the control voltage from the current signal from the charge pump circuit. In a half-rate CDR circuit including a filter and a voltage-controlled oscillator that performs oscillation corresponding to the control voltage and feeds back the half-rate clock to the half-rate phase detector, the half-rate phase detector includes: A first first-stage latch circuit that receives an input signal and its inverted input signal and a half-rate clock; a second first-stage latch circuit that receives the input signal and its inverted input signal and an inverted half-rate clock; An output signal from the first first-stage latch circuit and its inverted output signal and the first second-stage latch circuit receiving the inverted half-rate clock; and an output signal from the second first-stage latch circuit and its inverted signal A second second-stage latch circuit receiving an output signal and the half-rate clock; the output signal from the first first-stage latch circuit; the output signal from the second first-stage latch circuit; In response to the half-rate clock, it outputs a retimed retiming signal, the inverted output signal from the first first stage latch circuit, and the second first stage latch. Receiving said inverted half-rate clock and said inverted output signal from the latch circuit outputs an inverted retiming signal A selection circuit; In response to the output signal from the first first-stage latch circuit, the output signal output from the first second-stage latch circuit and the output signal from the second first-stage latch circuit In response to the output signal output from the second second-stage latch circuit, and outputs a reference signal, and in response to the inverted output signal from the first first-stage latch circuit, Inversion output from the second second-stage latch circuit in response to the inverted output signal output from the first second-stage latch circuit and the inverted output signal from the second first-stage latch circuit. Receives the output signal and outputs the inverted reference signal A first exclusive OR circuit, a latch delay circuit provided in a through data path, and through data provided in the through data path to receive an output of the latch delay circuit to generate a one-pulse delay amount And inverted through data 1 pulse delay circuit that outputs the signal, the retiming signal from the selection circuit and the through data from the 1 pulse delay circuit, and outputs an output signal At the same time, it receives the inverted retiming signal from the selection circuit and the inverted through data from the one-pulse delay circuit, and outputs an inverted output signal. A second exclusive OR circuit, and the one-pulse delay circuit uses an N-type LC voltage controlled oscillator as the voltage controlled oscillator by inverting the phase comparison polarity of the half-rate phase detector. The charge pump circuit includes a constant current source for up and a constant current source for down, and a ratio of a current value of the constant current source for up to a current value of the constant current source for down is set. By making the ratio 1: 2, the total charge flowing into the control voltage from the constant current source for up and the constant current source for down of the charge pump circuit via the low-pass filter is made constant. Since the jitter of the half-rate clock oscillated from the voltage controlled oscillator is reduced, the input signal reception sensitivity is improved and the margin for high-speed operation can be expanded. , The entire half-rate CDR circuit is stabilized, the stability of the high-speed operation increases.
[Brief description of the drawings]
1 is a block diagram showing a configuration of a half-rate CDR circuit according to a first embodiment of the present invention;
FIG. 2 is a timing chart when high-speed data and a half-rate clock are synchronized in the half-rate CDR circuit of FIG. 1;
FIG. 3 is a circuit diagram of a voltage controlled oscillator used in the half-rate CDR circuit of FIG.
4 is a diagram showing a configuration of a varactor of the voltage controlled oscillator of FIG. 3. FIG.
5A is a graph showing N-type VCO characteristics, and FIG. 5B is a graph showing P-type VCO characteristics.
6 is a circuit diagram of a half-rate phase detector used in the half-rate CDR circuit of FIG.
7 is a timing chart of signals of the half rate phase detector of FIG.
8 is a circuit diagram of a latch delay circuit used in the half-rate phase detector of FIG.
9 is a circuit diagram of a one-pulse delay circuit used in the half-rate phase detector of FIG.
10 is a circuit diagram of a charge pump circuit used in the half-rate CDR circuit of FIG.
FIG. 11 is a circuit diagram of a one-pulse delay circuit used in a half-rate phase detector of a half-rate CDR circuit according to a second embodiment of the present invention.
FIG. 12 is a circuit diagram of a one-pulse delay circuit used in a half-rate phase detector of a half-rate CDR circuit according to a third embodiment of the present invention.
FIG. 13 is a circuit diagram of a charge pump circuit used in a half-rate CDR circuit according to a fourth embodiment of the present invention.
14 is a signal timing chart when a shift occurs in the delay amount of one pulse in the half-rate phase detector used in the half-rate CDR circuit of FIG.
FIG. 15 is a circuit diagram of a charge pump circuit used in a half-rate CDR circuit according to a fifth embodiment of the present invention.
FIG. 16 is a circuit diagram of a charge pump circuit used in a half-rate CDR circuit according to a sixth embodiment of the present invention.
FIG. 17 is a circuit diagram of a charge pump circuit used in a half-rate CDR circuit according to a seventh embodiment of the present invention.
[Explanation of symbols]
10 half rate phase detector, 15 selection circuit, 16 first exclusive OR circuit, 17 second exclusive OR circuit, 18 latch delay circuit, 19 1 pulse delay circuit, 20 charge pump circuit, 30 low-pass filter, 40 voltage Controlled oscillator.

Claims

A half-rate phase detector that detects the phase of the input signal and the half-rate clock, a charge pump circuit, a low-pass filter that generates a control voltage from a current signal from the charge pump circuit, and an oscillation corresponding to the control voltage A half-rate CDR circuit including a voltage controlled oscillator that feeds back the half-rate clock to the half-rate phase detector;
The half-rate phase detector receives a first first-stage latch circuit that receives an input signal, its inverted input signal, and a half-rate clock; and a second 1 that receives the input signal, the inverted input signal, and an inverted half-rate clock. A first-stage latch circuit, a first second-stage latch circuit receiving an output signal from the first first-stage latch circuit, its inverted output signal, and the inverted half-rate clock; and the second first-stage latch A second second-stage latch circuit that receives an output signal from the circuit and its inverted output signal and the half-rate clock; the output signal from the first first-stage latch circuit; and the second first-stage latch In response to the output signal from the circuit and the half rate clock, a retimed signal is output and the counter signal from the first first-stage latch circuit is output. Output signal, receiving said inverted output signal and the inverted half-rate clock from the second first-stage latch circuit, a selection circuit for outputting an inverted retiming signal, from said first first-stage latch circuit The output signal output from the first second-stage latch circuit in response to the output signal and the second second-stage latch in response to the output signal from the second first-stage latch circuit. In response to the output signal output from the circuit, the reference signal is output and output from the first second-stage latch circuit in response to the inverted output signal from the first first-stage latch circuit. And an inverted output signal output from the second second-stage latch circuit in response to the inverted output signal from the second first-stage latch circuit, and an inverted reference signal is received. a first exclusive OR circuit which outputs A latch delay circuit provided in the through data path, provided in the through-data path to receive the output of the latch delay circuit, and outputs through the data and the inverted-through data for generating a pulse delay of 1 In response to the pulse delay circuit, the retiming signal from the selection circuit, and the through data from the one-pulse delay circuit, outputs an output signal, and also outputs the inverted retiming signal and the one pulse from the selection circuit. A second exclusive OR circuit that receives the inverted through data from the delay circuit and outputs an inverted output signal, and the one-pulse delay circuit inverts the phase comparison polarity of the half-rate phase detector This makes it possible to use an N-type LC voltage controlled oscillator as the voltage controlled oscillator, and The circuit includes an up constant current source and a down constant current source, and the ratio of the current value of the up constant current source to the current value of the down constant current source is 1: 2. A half-rate CDR circuit characterized in that a total charge flowing into the control voltage from the constant current source for up and the constant current source for down of the charge pump circuit via the low-pass filter is made constant.

2. The half rate according to claim 1, wherein the one-pulse delay amount of the one-pulse delay circuit can be finely adjusted by changing the gate size of the one-pulse delay circuit of the half-rate phase detector. CDR circuit.

2. The half rate according to claim 1, wherein the one pulse delay amount of the one pulse delay circuit can be finely adjusted by making the wiring length of the one pulse delay circuit of the half rate phase detector changeable. CDR circuit.

A plurality of up bias circuits having different gate bias levels are provided in the constant current source for up of the charge pump circuit, and further, the current amount of the constant current source for up is changed by switching the up bias circuit, The half-rate CDR circuit according to claim 1, wherein the one-pulse delay amount of the one-pulse delay circuit can be finely adjusted.

A plurality of down bias circuits having different gate bias levels are provided in the constant current source for down of the charge pump circuit, and further, the current amount of the constant current source for down is changed by switching the down bias circuit, The half-rate CDR circuit according to claim 1, wherein the one-pulse delay amount of the one-pulse delay circuit can be finely adjusted.

The one-pulse delay amount of the one-pulse delay circuit can be finely adjusted by changing the number of the up-constant current sources of the charge pump circuit to change the current amount of the up-constant current source. The half-rate CDR circuit according to claim 1.

The one-pulse delay amount of the one-pulse delay circuit can be finely adjusted by changing the amount of the constant current source for down by changing the number of constant current sources for down of the charge pump circuit. The half-rate CDR circuit according to claim 1.