KR102559058B1 - Low-Power Quarter-Rate single Loop CDR with Unlimited Frequency Acquisition - Google Patents

Low-Power Quarter-Rate single Loop CDR with Unlimited Frequency Acquisition Download PDF

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Abstract

Disclosed are a low-power quarter-rate single loop clock data recovery (CDR) circuit with an unlimited frequency acquisition range and an operation method thereof, which may solve a problem of oversampling by maintaining two samplings for one UI. The low-power quarter-rate single loop CDR circuit with an unlimited frequency acquisition range disclosed by the present invention comprises: a Bang-Bang Phase Detector (BBPD) which receives data, samples the data into a plurality of phases, respectively, and then outputs an UP or down (DN) signal; a frequency detector (FD) which outputs a mode signal notifying a current mode state, a slow signal according to a comparison between a current frequency and a target frequency based on the UP or DN signal, and an UP DN signal obtained by serializing the UP or DN signal; a charge pump which receives the signals output from the FD and then outputs an UP current or a DN current; a Voltage Controlled Oscillator (VCO) which receives a voltage according to the output of the charge pump and then outputs the plurality of phases; and a lock detector which compares the output of the phase from the VCO with a reference clock to determine lock.

Description

주파수 습득 범위 제한이 없는 저전력 쿼터 레이트 단일 루프 CDR{Low-Power Quarter-Rate single Loop CDR with Unlimited Frequency Acquisition}Low-Power Quarter-Rate single Loop CDR with Unlimited Frequency Acquisition}

본 발명은 주파수 습득 범위 제한이 없는 저전력 쿼터 레이트 단일 루프 CDR 회로 및 그 동작 방법에 관한 것이다.The present invention relates to a low power quarter rate single loop CDR circuit without a frequency acquisition range limitation and an operation method thereof.

최근 기술의 발달로 인하여 고속 인터페이스(High Speed Interface)의 데이터 레이트(Data rate)가 증가함에 따라 CDR(Clock and Data Recovery)의 역할이 중요해지고 있다. 특히 외부 기준 클럭(Reference Clock) 없이 데이터(Data)만으로 클럭(Clock)과 데이터(Data)를 복원 하는 회로는 비용적인 문제에서나 면적에 있어서 큰 장점을 가진다. 일반적인 단일 루프(Single Loop) CDR의 경우, 주파수를 찾는 클럭(Clock)을 따로 사용하기 때문에 일반적인 BBPD 보다 더 많은 샘플러(Sampler)를 사용하고 그에 따라서 더 많은 전력(Power)을 소모한다. 그리고 위와 같이 오버샘플링(Oversampling)하는 경우, 8-위상(phase)을 기준으로 쿼터 레이트(Quarter rate) CDR 설계는 불가능 하다.As the data rate of a high-speed interface increases due to recent technological development, the role of a clock and data recovery (CDR) is becoming more important. In particular, a circuit that restores clock and data only with data without an external reference clock has a great advantage in terms of cost and area. In the case of a general single loop CDR, since a clock for finding a frequency is separately used, more samplers are used and more power is consumed accordingly than a general BBPD. In the case of oversampling as described above, it is impossible to design a quarter rate CDR based on 8-phase.

본 발명이 이루고자 하는 기술적 과제는 주파수 습득 방법과 BBPD의 특성을 이용하여 주파수 습득 범위 제한이 없는 저전력 쿼터 레이트 단일 루프 CDR 회로 및 그 동작 방법을 제공하는데 있다. A technical problem to be achieved by the present invention is to provide a low-power quarter-rate single loop CDR circuit and its operation method without a frequency acquisition range limitation using a frequency acquisition method and characteristics of BBPD.

일 측면에 있어서, 본 발명에서 제안하는 주파수 습득 범위 제한이 없는 저전력 쿼터 레이트 단일 루프 CDR 회로는 데이터를 입력 받아 복수의 위상으로 각각 샘플링하여 업(UP) 또는 다운(DN) 신호를 출력하는 BBPD(Bang-Bang Phase Detector), 현재 모드(MODE) 상태를 알려주는 모드 신호와 상기 업(UP) 또는 다운(DN) 신호를 기준으로 현재 주파수와 타겟 주파수의 비교에 따른 슬로우(SLOW) 신호 및 상기 업(UP) 또는 다운(DN) 신호를 일렬화시킨(Serialize) UP DN 신호를 출력하는 FD(Frequency Detector), 상기 FD에서 출력되는 신호들을 입력 받아 업 커런트(UP Current) 또는 다운 커런트(DN Current)를 출력하는 차지 펌프(Charge Pump), 상기 차지 펌프의 출력에 따른 전압을 입력 받아 복수의 위상을 출력하는 VCO(Voltage Controlled Oscillator) 및 상기 VCO에서 출력되는 위상을 기준 클럭과 비교하여 락(Lock)되었는지 여부를 판단하는 락 검출기(Lock Detector)를 포함한다. In one aspect, the low-power quarter-rate single-loop CDR circuit without limiting the frequency acquisition range proposed by the present invention receives data, samples each in a plurality of phases, and outputs an up (UP) or down (DN) signal. BBPD (Bang-Bang Phase Detector) for outputting an up (UP) or down (DN) signal, a mode signal indicating the current mode state and a slow signal according to comparison of the current frequency and the target frequency based on the up or down (DN) signal and the up or down (DN) signal A frequency detector (FD) that outputs a serialized UP DN signal, a charge pump that receives signals output from the FD and outputs an up current or a down current (DN current), a voltage according to the output of the charge pump, and outputs a plurality of phases A voltage controlled oscillator (VCO) and a lock detector (L) that compares the phase output from the VCO with a reference clock to determine whether it is locked lock detector).

상기 BBPD는 쿼터 레이트 동작을 위해 데이터를 복수의 위상에서 샘플링하고, 샘플링된 데이터를 복수의 위상에 따라 상응하는 클럭에 동기화 시키고, 동기화된 클럭 정보를 XOR 게이트를 이용하여 업(UP) 또는 다운(DN) 신호를 출력한다. The BBPD samples data in a plurality of phases for quarter rate operation, synchronizes the sampled data to corresponding clocks according to the plurality of phases, and outputs an up (UP) or down (DN) signal using the synchronized clock information using an XOR gate.

상기 차지 펌프는 락 타임(Lock Time)을 감소시키기 위해 상기 FD의 모드 신호 및 슬로우 신호에 따라 업 커런트 또는 다운 커런트를 조절하고, 타겟 프리퀀시에 도달하면 업 커런트를 다운 커런트 보다 더 강하게 조절하여 타겟 프리퀀시를 벗어나더라도 상기 BBPD가 방향을 가지도록 한다. The charge pump adjusts the up current or down current according to the mode signal and the slow signal of the FD in order to reduce the lock time, and adjusts the up current to be stronger than the down current when the target frequency is reached so that the BBPD has a direction even if it is out of the target frequency.

상기 락 검출기는 락 이전 BBPD의 출력이 랜덤하여 상기 차지 펌프의 UP 또는 DN 신호의 횟수는 동일하고, 상기 VCO의 컨트롤 전압이 증가하며, 락 이후 데이터 레이트가 변하면 락이 풀렸다고 판단하고 모드 상태를 리셋시켜 주파수 습득을 처음부터 다시 수행한다. The lock detector determines that the lock is released when the output of the BBPD before locking is random, the number of UP or DN signals of the charge pump is the same, the control voltage of the VCO increases, and the data rate changes after locking, and resets the mode state to perform frequency acquisition from the beginning.

또 다른 일 측면에 있어서, 본 발명에서 제안하는 주파수 습득 범위 제한이 없는 저전력 쿼터 레이트 단일 루프 CDR 회로의 동작 방법은 BBPD(Bang-Bang Phase Detector)가 데이터를 입력 받아 복수의 위상으로 각각 샘플링하여 업(UP) 또는 다운(DN) 신호를 출력하는 단계, FD(Frequency Detector)가 현재 모드(MODE) 상태를 알려주는 모드 신호와 상기 업(UP) 또는 다운(DN) 신호를 기준으로 현재 주파수와 타겟 주파수의 비교에 따른 슬로우(SLOW) 신호 및 상기 업(UP) 또는 다운(DN) 신호를 일렬화시킨(Serialize) UP DN 신호를 출력하는 단계, 차지 펌프(Charge Pump)가 상기 FD에서 출력되는 신호들을 입력 받아 업 커런트(UP Current) 또는 다운 커런트(DN Current)를 출력하는 단계, VCO(Voltage Controlled Oscillator)가 상기 차지 펌프의 출력에 따른 전압을 입력 받아 복수의 위상을 출력하는 단계 및 락 검출기(Lock Detector)가 상기 VCO에서 출력되는 위상을 기준 클럭과 비교하여 락(Lock)되었는지 여부를 판단하는 단계를 포함한다. In another aspect, the operating method of a low-power quarter-rate single loop CDR circuit without a frequency acquisition range limitation proposed by the present invention is a step in which a Bang-Bang Phase Detector (BBPD) receives data, samples each in a plurality of phases, and outputs an up (UP) or down (DN) signal, FD (Frequency Detector) A mode signal indicating the current mode (MODE) state and a current frequency and a target frequency based on the up or down (DN) signal. outputting a UP DN signal obtained by serializing the SLOW signal and the UP or DN signal; a charge pump receiving signals output from the FD and outputting an up current or a down current; a voltage controlled oscillator (VCO) receiving a voltage according to the output of the charge pump and outputting a plurality of phases; and a lock detector outputting a plurality of phases from the VCO. and comparing the output phase with a reference clock to determine whether or not it is locked.

본 발명의 실시예들에 따르면 기준이 없는 단일 루프(Reference-less Single Loop) CDR(Clock and Data Recovery) 회로를 제안한다. 제안하는 CDR은 1UI 당 2개의 샘플링(Sampling)을 유지하여 오버샘플링(Oversampling)에 의한 문제를 제거 하고, 제한 없는 캡쳐 범위(Unlimited Capture range)를 가질 수 있다.According to embodiments of the present invention, a reference-less single loop (CDR) clock and data recovery (CDR) circuit is proposed. The proposed CDR maintains two sampling per 1 UI to eliminate the problem caused by oversampling and can have an unlimited capture range.

도 1은 본 발명의 일 실시예에 따른 주파수 습득 범위 제한이 없는 저전력 쿼터 레이트 단일 루프 CDR 회로를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 쿼터 레이트용 BBPD 회로를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 FD 회로를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 데이터 및 복원된 클럭 타이밍도를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 차지 펌프 회로를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 VCO 회로를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 주파수 습득 범위 제한이 없는 저전력 쿼터 레이트 단일 루프 CDR 회로의 동작 방법을 설명하기 위한 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 주파수 습득의 경우의 수를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 CDR의 시뮬레이션 결과를 나타내는 그래프이다.
도 10은 본 발명의 일 실시예에 따른 일렬화된 BBPD 출력을 나타내는 그래프이다. 1 is a diagram illustrating a low power quarter rate single loop CDR circuit without a frequency acquisition range limitation according to an embodiment of the present invention.
2 is a diagram illustrating a BBPD circuit for a quarter rate according to an embodiment of the present invention.
3 is a diagram showing an FD circuit according to an embodiment of the present invention.
4 is a diagram illustrating data and restored clock timing according to an embodiment of the present invention.
5 is a diagram illustrating a charge pump circuit according to an exemplary embodiment of the present invention.
6 is a diagram showing a VCO circuit according to an embodiment of the present invention.
7 is a flowchart illustrating an operating method of a low power quarter rate single loop CDR circuit without a frequency acquisition range limitation according to an embodiment of the present invention.
8 is a diagram for explaining the number of frequency acquisition cases according to an embodiment of the present invention.
9 is a graph showing simulation results of CDR according to an embodiment of the present invention.
10 is a graph showing serialized BBPD outputs according to an embodiment of the present invention.

본 발명은 기준이 없는 단일 루프(Reference-less Single Loop) CDR(Clock and Data Recovery) 회로를 제안한다. 제안하는 CDR은 1UI 당 2개의 샘플링(Sampling)을 유지하여 오버샘플링(Oversampling)에 의한 문제를 제거 하고, 제한 없는 캡쳐 범위(Unlimited Capture range)를 가지는 CDR을 설계하였다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다. The present invention proposes a reference-less single loop (CDR) clock and data recovery (CDR) circuit. The proposed CDR maintains two sampling per UI to eliminate the problem caused by oversampling and designed a CDR with an unlimited capture range. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 주파수 습득 범위 제한이 없는 저전력 쿼터 레이트 단일 루프 CDR 회로를 나타내는 도면이다. 1 is a diagram illustrating a low power quarter rate single loop CDR circuit without a frequency acquisition range limitation according to an embodiment of the present invention.

주파수 습득 범위 제한이 없는 저전력 쿼터 레이트 단일 루프 CDR 회로는 BBPD(Bang-Bang Phase Detector)(110), FD(Frequency Detector)(120), 차지 펌프(Charge Pump)(130), VCO(Voltage Controlled Oscillator)(140) 및 락 검출기(Lock Detector)(150)를 포함한다. A low power quarter rate single loop CDR circuit without frequency acquisition range limitation includes a Bang-Bang Phase Detector (BBPD) 110, a Frequency Detector (FD) 120, a Charge Pump 130, a Voltage Controlled Oscillator (VCO) 140 and a lock detector 150.

BBPD(Bang-Bang Phase Detector)(110)는 데이터를 입력 받아 복수의 위상으로 각각 샘플링하여 업(UP) 또는 다운(DN) 신호를 출력한다. A Bang-Bang Phase Detector (BBPD) 110 receives data, samples each in a plurality of phases, and outputs an up (UP) or down (DN) signal.

BBPD(110)는 데이터를 입력 받아서 0°, 45°, 90°, 135°, 180°, 225°, 270°, 315° 위상(Phase)으로 각각 샘플링(Sampling)하여 UP[3:0], DN[3:0]을 출력한다. The BBPD 110 receives data and samples them at 0°, 45°, 90°, 135°, 180°, 225°, 270°, and 315° phases, respectively, and outputs UP[3:0] and DN[3:0].

BBPD(110)는 쿼터 레이트 동작을 위해 데이터를 복수의 위상에서 샘플링하고, 샘플링된 데이터를 복수의 위상에 따라 상응하는 클럭에 동기화 시키고, 동기화된 클럭 정보를 XOR 게이트를 이용하여 업(UP) 또는 다운(DN) 신호를 출력한다. The BBPD 110 samples data in a plurality of phases for quarter rate operation, synchronizes the sampled data to corresponding clocks according to the plurality of phases, and outputs an up (UP) or down (DN) signal using the synchronized clock information by using an XOR gate.

FD(Frequency Detector)(120)는 현재 모드(MODE) 상태를 알려주는 모드 신호와 상기 업(UP) 또는 다운(DN) 신호를 기준으로 현재 주파수와 타겟 주파수의 비교에 따른 슬로우(SLOW) 신호 및 상기 업(UP) 또는 다운(DN) 신호를 일렬화시킨(Serialize) UP DN 신호를 출력한다. The FD (Frequency Detector) 120 outputs a slow signal according to comparison between a current frequency and a target frequency based on a mode signal indicating a current mode state and the UP or DN signal, and a UP DN signal obtained by serializing the UP or DN signal.

FD(120)는 현재 모드(MODE) 상태를 알려주는 MODE 신호와 UP[3:0] DN[3:0]을 기준으로 현재 주파수가 타겟 주파수 보다 느리다는 신호인 슬로우(SLOW) 신호, 및 상기 UP[3:0]와 DN[3:0]를 일렬화시킨(Serialize) 시킨 UP DN 신호를 출력한다. The FD 120 outputs a MODE signal indicating the current mode state, a SLOW signal indicating that the current frequency is slower than the target frequency based on UP[3:0] and DN[3:0], and a UP DN signal obtained by serializing the UP[3:0] and DN[3:0].

차지 펌프(Charge Pump)(130)는 상기 FD에서 출력되는 신호들을 입력 받아 업 커런트(UP Current) 또는 다운 커런트(DN Current)를 출력한다. A charge pump 130 receives signals output from the FD and outputs an up current or a down current (DN Current).

차지 펌프(130)는 FD(120)에서 출력된 신호들을 입력 받고, 본 발명의 실시예에서 VCO(140)는 네거티브(Negative) KVCO를 가지기 때문에 FD에서 출력되는 UP 신호와 DN 신호를 차지 펌프(130)에서 반대로 연결한다. 차지 펌프(130)는 주파수 모드(Frequency MODE)와 위상 모드(Phase MODE)로 나뉘는데 위상 모드(Phase MODE)E에서 UP 커런트(UP Current)가 DN 커런트(DN Current)에 비해 2배 더 크게 설계하였다. The charge pump 130 receives signals output from the FD 120, and since the VCO 140 has a negative KVCO in the embodiment of the present invention, the UP signal output from the FD and the DN signal are connected in the charge pump 130 inversely. The charge pump 130 is divided into a frequency mode and a phase mode. In phase mode E, the UP current is designed to be twice as large as the DN current.

차지 펌프(Charge Pump)(130)는 락 타임(Lock Time)을 감소시키기 위해 상기 FD의 모드 신호 및 슬로우 신호에 따라 업 커런트 또는 다운 커런트를 조절하고, 타겟 프리퀀시에 도달하면 업 커런트를 다운 커런트 보다 더 강하게 조절하여 타겟 프리퀀시를 벗어나더라도 상기 BBPD가 방향을 가지도록 한다. The charge pump 130 adjusts the up current or down current according to the mode signal and the slow signal of the FD in order to reduce the lock time, and adjusts the up current to be stronger than the down current when the target frequency is reached, so that the BBPD has a direction even if it is out of the target frequency.

VCO(Voltage Controlled Oscillator)(140)는 상기 차지 펌프의 출력에 따른 전압을 입력 받아 복수의 위상을 출력한다. A voltage controlled oscillator (VCO) 140 receives a voltage according to the output of the charge pump and outputs a plurality of phases.

VCO(140)는 링(Ring) VCO로 8-위상(Phase)을 추출하기 위하여 4-스테이지 차등 지연 셀(stage differential Delay Cell)을 활용하였다. The VCO 140 utilizes a 4-stage differential delay cell to extract 8-phases with a ring VCO.

락 검출기(Lock Detector)(150)는 상기 VCO에서 출력되는 위상을 기준 클럭과 비교하여 락(Lock)되었는지 여부를 판단한다. A lock detector 150 compares the phase output from the VCO with a reference clock to determine whether it is locked.

락 검출기(150)는 차지 펌프(130)의 UP DN 힘을 다르게 하였기 때문에 나타나는 BBPD(110)의 특징을 이용하여 현재 락(Lock)이 되었는지 아닌지를 판단하게 된다. The lock detector 150 determines whether or not it is currently locked by using the characteristics of the BBPD 110 that appear because the UP DN force of the charge pump 130 is varied.

락 검출기(150)는 락 이전 BBPD의 출력이 랜덤하여 상기 차지 펌프의 UP 또는 DN 신호의 횟수는 동일하고, 상기 VCO의 컨트롤 전압이 증가하며, 락 이후 데이터 레이트가 변하면 락이 풀렸다고 판단하고 모드 상태를 리셋시켜 주파수 습득을 처음부터 다시 수행한다. The lock detector 150 determines that the lock is released when the output of the BBPD before the lock is random, the number of UP or DN signals of the charge pump is the same, the control voltage of the VCO increases, and the data rate changes after the lock, and resets the mode state to perform frequency acquisition again from the beginning.

도 2는 본 발명의 일 실시예에 따른 쿼터 레이트용 BBPD 회로를 나타내는 도면이다. 2 is a diagram illustrating a BBPD circuit for a quarter rate according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 BBPD 회로는 동기화 회로(Synchronization Circuit)를 통해 쿼터 레이트(Quarter rate) 동작을 위해서 데이터(Data)를 0°, 45°, 90°, 135°, 180°, 225°, 270°, 315° 에서 샘플링(Sampling)하고 샘플링된 데이터를 동기화 시킨다. 0° 45° 90°에 샘플링된 데이터는 Clock0에, 90° 135° 180°은 Clock90에, 180° 225° 270°은 Clock180에, 270° 315° 0°은 Clock270에 각각 동기화 시킨다. 동기화 시킨 정보를 XOR 게이트를 이용하여 UP[3:0], DN[3:0] 신호를 추출해낸다. CDR 전체 루프와 BBPD의 동작을 생각해보면 BBPD는 주파수 에러(Frequency Error)는 제거하지 못하고 위상 에러(Phase Error)만 제거할 수 있다. 이는 다시 말하면 타겟 주파수(Target Frequency)가 아니면 BBPD의 출력은 랜덤(Random)하게 출력된다. 따라서 충분히 긴 시간동안 BBPD의 출력을 관찰하면 UP DN 출력의 비율이 1:1이 될 것이다. 이러한 특성을 이용하여 본 발명의 일 실시예에 따른 쿼터 레이트(Quarter rate) CDR을 설계하였다. The BBPD circuit according to an embodiment of the present invention samples data at 0 °, 45 °, 90 °, 135 °, 180 °, 225 °, 270 °, and 315 ° for quarter rate operation through a synchronization circuit and synchronizes the sampled data. Data sampled at 0° 45° 90° is synchronized with Clock0, 90° 135° 180° with Clock90, 180° 225° 270° with Clock180, and 270° 315° 0° with Clock270. Synchronized information is used to extract UP[3:0] and DN[3:0] signals using the XOR gate. Considering the operation of the entire CDR loop and BBPD, BBPD cannot remove frequency errors, but only phase errors. In other words, if it is not the target frequency, the output of the BBPD is randomly output. Therefore, if you observe the output of the BBPD for a sufficiently long period of time, the ratio of the UP DN output will be 1:1. A quarter rate CDR according to an embodiment of the present invention was designed using these characteristics.

도 3은 본 발명의 일 실시예에 따른 FD 회로를 나타내는 도면이다. 3 is a diagram showing an FD circuit according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 FD 회로는 현재 모드(MODE) 상태를 알려주는 MODE 신호와 UP[3:0] DN[3:0]을 기준으로 현재 주파수가 타겟 주파수 보다 느리다는 신호인 슬로우(SLOW) 신호 및 UP 일렬화기(UP Serializer)(310) 및 DN 일렬화기(DN Serializer)(320)를 통해 상기 UP[3:0]와 DN[3:0]를 일렬화시킨(Serialize) 시킨 UP DN 신호를 출력한다. The FD circuit according to an embodiment of the present invention serializes the UP[3:0] and DN[3:0] through a MODE signal indicating the current mode state, a SLOW signal indicating that the current frequency is slower than the target frequency based on UP[3:0] and DN[3:0], and a UP Serializer 310 and a DN Serializer 320 outputs the UP DN signal.

본 발명의 일 실시예에 따르면, CDR이 동작을 시작하면 MODE0로 시작하여 무조건 VCO 주파수를 낮추면서 동작한다. 그리고 슬로우 신호 생성기(Slow Generator)(330)가 현재 VCO 주파수가 타겟 주파수보다 낮으면 슬로우(SLOW) 라는 신호를 출력한다. 슬로우 신호가 출력되면 MODE0에서 MODE1로 바뀌며 나머지 주파수 에러를 제거한다. 슬로우 신호 생성기(Slow Generator)(330)의 동작은 도 4를 참조하여 설명한다. According to one embodiment of the present invention, when the CDR starts operating, it starts with MODE0 and operates while lowering the VCO frequency unconditionally. And, if the current VCO frequency is lower than the target frequency, the slow signal generator 330 outputs a signal called SLOW. When the slow signal is output, it changes from MODE0 to MODE1 and removes the remaining frequency errors. The operation of the slow generator 330 will be described with reference to FIG. 4 .

도 4는 본 발명의 일 실시예에 따른 데이터 및 복원된 클럭 타이밍도를 나타내는 도면이다. 4 is a diagram illustrating data and restored clock timing according to an embodiment of the present invention.

도 4(a)는 4 * clock > Data rate 인 경우이다. 즉 타겟 주파수 보다 복원된 클럭(Recovered Clock)의 주파수가 더 높은 경우이다. 이 경우에는 복원된 클럭의 D[1]과 D[2] 의 타이밍(Timing)이 연속적인 데이터 전환(Data Transition)의 타이밍보다 짧기 때문에 도 4(a)의 경우에는 SLOW[1] 신호가 절대로 1이 되지 않는다. 반면에 도 4(b)의 경우에 는 4 * clock < Data rate 인 경우이고 이때 D1과 D2 사이의 타이밍이 연속적인 데이터 전환의 타이밍보다 길기 때문에 도 4(b)의 경우는 SLOW[1] 신호가 1 될 수 있다. SLOW 신호가 1이 되는 원인은 D[n] 과 D[n+1]사이 타이밍이 연속적인 데이터 전환의 타이밍보다 길어 지기 때문이다. 따라서 4 * clock < Data rate 인 모든 경우에 SLOW 신호는 1이 될 가능 성이 있다. SLOW 신호 생성기에 의해서 SLOW 신호가 만들어지기 시작하면 MODE0에서 MODE1로 바꿔주고 SLOW 신호로 주파수를 찾아간다. 4(a) is a case where 4 * clock > Data rate. That is, this is a case where the frequency of the recovered clock is higher than the target frequency. In this case, since the timing of D[1] and D[2] of the restored clock is shorter than the timing of continuous data transition, the SLOW[1] signal never becomes 1 in the case of FIG. 4(a). On the other hand, in the case of FIG. 4 (b), since 4 * clock < Data rate, and the timing between D1 and D2 is longer than the timing of continuous data conversion, in the case of FIG. 4 (b), the SLOW[1] signal can be 1. The reason why the SLOW signal is 1 is that the timing between D[n] and D[n+1] is longer than the timing of continuous data conversion. Therefore, in all cases where 4 * clock < Data rate, the SLOW signal is likely to be 1. When the SLOW signal starts to be generated by the SLOW signal generator, change from MODE0 to MODE1 and search the frequency with the SLOW signal.

도 5는 본 발명의 일 실시예에 따른 차지 펌프 회로를 나타내는 도면이다. 5 is a diagram illustrating a charge pump circuit according to an exemplary embodiment of the present invention.

본 발명의 일 실시예에 따르면, MODE0인 상태 와 SLOW가 1이 되면 아직 타겟 주파수에 도달하지 못한 상태이기 때문에 락 타임(Lock Time)을 줄이기 위해서 MODE=0와 SLOW=1 인 경우 CP 전류를 강하게 설계했다. 그 다음 타겟 주파수에 도달하고 나서는 UP 커런트를 DN 커런트 보다 2배 강하게 하여 타겟 주파수를 벗어나더라도 BBPD가 방향을 가지도록 설계하였다. According to one embodiment of the present invention, in the case of MODE = 0 and SLOW = 1, the CP current is designed to be strong in order to reduce the lock time because the target frequency has not yet been reached when MODE is 0 and SLOW is 1. Then, after reaching the target frequency, the UP current is made twice as strong as the DN current so that the BBPD has a direction even if it deviates from the target frequency.

도 6은 본 발명의 일 실시예에 따른 VCO 회로를 나타내는 도면이다.6 is a diagram showing a VCO circuit according to an embodiment of the present invention.

도 6은 VCO(Voltage Controlled Oscillator)이다. 링 VCO의 형태이며 8-위상(Phase)을 추출해내기 위하여 4- 스테이지 차동 인버터 구조로 설계하였다. 각각 하나의 지연 셀(Delay Cell)에서는 PMOS 전류원을 사용하였기 때문에 VCONT가 증가할수록 전류양이 감소하여 결국 VCO 주파수가 감소하게 설계하였다. 즉, 본 발명에서 사용한 VCO는 네거티브(Negative) KVCO를 가진다. 6 is a VCO (Voltage Controlled Oscillator). It is in the form of a ring VCO and designed as a 4-stage differential inverter structure to extract 8-phase. Since a PMOS current source was used in each delay cell, the amount of current decreased as VCONT increased, so the VCO frequency was designed to decrease. That is, the VCO used in the present invention has a negative KVCO.

본 발명의 실시예에 따르면, 차지 펌프의 UP DN 커런트를 다르게 설계하였다. According to an embodiment of the present invention, the UP DN current of the charge pump is designed differently.

(1) (One)

충분한 시간 동안의 VCO 컨트롤 전압의 변화량을 예상하면 (1)과 같다. IUP IDN은 차지 펌프의 전류 량, NUP NDN 은 UP DN의 횟수, TUP TDN 은 UP DN의 펄스 타이밍(Pulse Timing)이다. 이때 TUP TDN은 VCO 클럭(Clock)과 동기화 되어있으므로 TUP과 TDN은 동일하다. 만약 락(Lock)이 된다면 VCONT는 0V에 근사할 것이다. 본 발명의 실시예에 따르면, IUP =2 IDN 가 되도록 설계하였으므로 락이 된다면 2NUP =NDN 이 될 것이다. 하지만 락 이전 BBPD의 출력은 랜덤하기 때문에 NUP과 NDN는 동일할 것 이고 결국 VCO 컨트롤 전압은 증가하는 방향으로 흘러 갈 것이다. 락 이전과 이후의 NUP, NDN 차이를 이용하여 카운터 기반 락 검출기를 설계하였다. 락이 된 이후에 데이터 레이트가 변하게 되면 락 검출기에서 락이 풀렸다고 판단하고 MODE를 리셋시켜 주파수 습득을 처음부터 다시 하게 된다. Estimating the amount of change in the VCO control voltage over a sufficient period of time is as in (1). I UP I DN is the current amount of the charge pump, N UP N DN is the number of UP DNs, and T UP T DN is the pulse timing of UP DN. At this time, since T UP T DN is synchronized with the VCO clock, T UP and T DN are the same. If it is locked VCONT will be close to 0V. According to an embodiment of the present invention, it is designed so that I UP =2 I DN , so if locked, 2N UP =N DN . However, since the output of BBPD before lock is random, N UP and N DN will be the same, and eventually the VCO control voltage will flow in the increasing direction. A counter-based lock detector was designed using the difference between N UP and N DN before and after locking. If the data rate changes after being locked, the lock detector judges that the lock has been released, resets the mode, and acquires the frequency again from the beginning.

도 7은 본 발명의 일 실시예에 따른 주파수 습득 범위 제한이 없는 저전력 쿼터 레이트 단일 루프 CDR 회로의 동작 방법을 설명하기 위한 흐름도이다. 7 is a flowchart illustrating an operating method of a low power quarter rate single loop CDR circuit without a frequency acquisition range limitation according to an embodiment of the present invention.

제안하는 주파수 습득 범위 제한이 없는 저전력 쿼터 레이트 단일 루프 CDR 회로의 동작 방법은 BBPD(Bang-Bang Phase Detector)가 데이터를 입력 받아 복수의 위상으로 각각 샘플링하여 업(UP) 또는 다운(DN) 신호를 출력하는 단계(710), FD(Frequency Detector)가 현재 모드(MODE) 상태를 알려주는 모드 신호와 상기 업(UP) 또는 다운(DN) 신호를 기준으로 현재 주파수와 타겟 주파수의 비교에 따른 슬로우(SLOW) 신호 및 상기 업(UP) 또는 다운(DN) 신호를 일렬화시킨(Serialize) UP DN 신호를 출력하는 단계(720), 차지 펌프(Charge Pump)가 상기 FD에서 출력되는 신호들을 입력 받아 업 커런트(UP Current) 또는 다운 커런트(DN Current)를 출력하는 단계(730), VCO(Voltage Controlled Oscillator)가 상기 차지 펌프의 출력에 따른 전압을 입력 받아 복수의 위상을 출력하는 단계(740) 및 락 검출기(Lock Detector)가 상기 VCO에서 출력되는 위상을 기준 클럭과 비교하여 락(Lock)되었는지 여부를 판단하는 단계(750)를 포함한다. The operating method of the proposed low-power quarter-rate single loop CDR circuit with no frequency acquisition range limitation is that the BBPD (Bang-Bang Phase Detector) receives the data, samples each in a plurality of phases, and outputs an up (UP) or down (DN) signal (710), FD (Frequency Detector) Mode signal indicating the current mode (MODE) state and the up (UP) or down (DN) signal based on the comparison between the current frequency and the target frequency Slow (SLOW) Outputting a UP DN signal obtained by serializing the signal and the UP or DN signal (720), a charge pump receiving signals output from the FD and outputting an up current or a down current (DN current) (730), a voltage controlled oscillator (VCO) receiving a voltage according to the output of the charge pump and outputting a plurality of phases (740), and a lock detector (L A lock detector compares the phase output from the VCO with a reference clock to determine whether or not it is locked (750).

단계(710)에서, BBPD(Bang-Bang Phase Detector)가 데이터를 입력 받아 복수의 위상으로 각각 샘플링하여 업(UP) 또는 다운(DN) 신호를 출력한다. In step 710, a BBPD (Bang-Bang Phase Detector) receives data, samples each in a plurality of phases, and outputs an up (UP) or down (DN) signal.

BBPD는 데이터를 입력 받아서 0°, 45°, 90°, 135°, 180°, 225°, 270°, 315° 위상(Phase)으로 각각 샘플링(Sampling)하여 UP[3:0], DN[3:0]을 출력한다. BBPD receives data and samples them at 0°, 45°, 90°, 135°, 180°, 225°, 270°, and 315° phases, respectively, and outputs UP[3:0] and DN[3:0].

BBPD는 쿼터 레이트 동작을 위해 데이터를 복수의 위상에서 샘플링하고, 샘플링된 데이터를 복수의 위상에 따라 상응하는 클럭에 동기화 시키고, 동기화된 클럭 정보를 XOR 게이트를 이용하여 업(UP) 또는 다운(DN) 신호를 출력한다. BBPD samples data in a plurality of phases for quarter rate operation, synchronizes the sampled data to corresponding clocks according to the plurality of phases, and outputs an up (UP) or down (DN) signal using the synchronized clock information using an XOR gate.

단계(720)에서, FD(Frequency Detector)가 현재 모드(MODE) 상태를 알려주는 모드 신호와 상기 업(UP) 또는 다운(DN) 신호를 기준으로 현재 주파수와 타겟 주파수의 비교에 따른 슬로우(SLOW) 신호 및 상기 업(UP) 또는 다운(DN) 신호를 일렬화시킨(Serialize) UP DN 신호를 출력한다. In step 720, a frequency detector (FD) outputs a slow signal according to comparison between the current frequency and the target frequency based on the mode signal indicating the current mode state and the up or down (DN) signal and a UP DN signal obtained by serializing the up or down (DN) signal.

FD는 현재 모드(MODE) 상태를 알려주는 MODE 신호와 UP[3:0] DN[3:0]을 기준으로 현재 주파수가 타겟 주파수 보다 느리다는 신호인 슬로우(SLOW) 신호, 및 상기 UP[3:0]와 DN[3:0]를 일렬화시킨(Serialize) 시킨 UP DN 신호를 출력한다. The FD outputs a MODE signal indicating the current mode state, a SLOW signal indicating that the current frequency is slower than the target frequency based on UP[3:0] and DN[3:0], and an UP DN signal obtained by serializing the UP[3:0] and DN[3:0].

단계(730)에서, 차지 펌프(Charge Pump)가 상기 FD에서 출력되는 신호들을 입력 받아 업 커런트(UP Current) 또는 다운 커런트(DN Current)를 출력한다. In step 730, a charge pump receives signals output from the FD and outputs an up current or a down current (DN Current).

차지 펌프는 FD에서 출력된 신호들을 입력 받고, 본 발명의 실시예에서 VCO(140)는 네거티브(Negative) KVCO를 가지기 때문에 FD에서 출력되는 UP 신호와 DN 신호를 차지 펌프에서 반대로 연결한다. 차지 펌프는 주파수 모드(Frequency MODE)와 위상 모드(Phase MODE)로 나뉘는데 위상 모드(Phase MODE)E에서 UP 커런트(UP Current)가 DN 커런트(DN Current)에 비해 2배 더 크게 설계하였다. The charge pump receives the signals output from the FD, and since the VCO 140 has a negative KVCO in the embodiment of the present invention, the UP signal and the DN signal output from the FD are connected inversely from the charge pump. The charge pump is divided into frequency mode and phase mode. In phase mode E, the UP current is designed to be twice as large as the DN current.

차지 펌프(Charge Pump)는 락 타임(Lock Time)을 감소시키기 위해 상기 FD의 모드 신호 및 슬로우 신호에 따라 업 커런트 또는 다운 커런트를 조절하고, 타겟 프리퀀시에 도달하면 업 커런트를 다운 커런트 보다 더 강하게 조절하여 타겟 프리퀀시를 벗어나더라도 상기 BBPD가 방향을 가지도록 한다.The charge pump adjusts the up current or down current according to the mode signal and the slow signal of the FD to reduce the lock time, and adjusts the up current to be stronger than the down current when the target frequency is reached, so that the BBPD has a direction even if it is out of the target frequency.

단계(740)에서, VCO(Voltage Controlled Oscillator)가 상기 차지 펌프의 출력에 따른 전압을 입력 받아 복수의 위상을 출력한다. In step 740, a voltage controlled oscillator (VCO) receives a voltage according to the output of the charge pump and outputs a plurality of phases.

VCO는 링(Ring) VCO로 8-위상(Phase)을 추출하기 위하여 4-스테이지 차등 지연 셀(stage differential Delay Cell)을 활용하였다. The VCO utilized a 4-stage differential delay cell to extract 8-phases with a ring VCO.

단계(750)에서, 락 검출기(Lock Detector)가 상기 VCO에서 출력되는 위상을 기준 클럭과 비교하여 락(Lock)되었는지 여부를 판단한다. In step 750, a lock detector compares the phase output from the VCO with a reference clock to determine whether it is locked.

락 검출기는 차지 펌프의 UP DN 힘을 다르게 하였기 때문에 나타나는 BBPD(110)의 특징을 이용하여 현재 락(Lock)이 되었는지 아닌지를 판단하게 된다. The lock detector determines whether or not it is currently locked by using the characteristics of the BBPD 110 that appear because the UP DN force of the charge pump is varied.

락 검출기는 락 이전 BBPD의 출력이 랜덤하여 상기 차지 펌프의 UP 또는 DN 신호의 횟수는 동일하고, 상기 VCO의 컨트롤 전압이 증가하며, 락 이후 데이터 레이트가 변하면 락이 풀렸다고 판단하고 모드 상태를 리셋시켜 주파수 습득을 처음부터 다시 수행한다. The lock detector determines that the lock is released when the output of the BBPD before the lock is random, the number of UP or DN signals of the charge pump is the same, the control voltage of the VCO increases, and the data rate changes after the lock, and resets the mode state to perform frequency acquisition from the beginning.

도 8은 본 발명의 일 실시예에 따른 주파수 습득의 경우의 수를 설명하기 위한 도면이다. 8 is a diagram for explaining the number of frequency acquisition cases according to an embodiment of the present invention.

도 8(a), 도 8(b), 도 8(c) 및 도 8(d) 모두 0~ T0 까지는 MODE0로 동작하며 무조건 적으로 VCO 주파수를 낮춰준다. 이때 도 8(b)와 도 8(d)의 0~ T0 는 굉장히 짧은 시간이 된다. 이와 같이 MODE0로 동작하다가 SLOW 신호가 감지되면 T0 에 서부터 MODE1로 동작하게 된다. MODE1에서는 SLOW 신호를 바탕으로 주파수 습득을 하게 된다. 이때 한번에 락이 되는 경우 도 8(a), 도 8(b)도 있지만 SLOW=1일 때 CP 전류를 강하게 설계했기 때문에 타겟 주파수를 넘어가는 경우 도 8(c), 도 8(d)도 있다. 도 8(c), 도 8(d)의 T1 ~T2에서는 타겟 주파수를 넘어가고 락이 되지 않는 경 우이므로 식 (1)로부터 얻은 결과에 의해 VCO 컨트롤 전압이 증가할 것이고 VCO가 네거티브 KVCO를 가지기 때문에 결국 VCO 출력 주파수는 감소하다가 타겟 주파수에 자연스럽게 락이 될 것이다. 도 8(a), 도 8(b), 도 8(c), 도 8(d)모두 락이 된 이후에는 락 검출기에 의해 락이 되었다는 신호를 출력할 것이다. 8(a), 8(b), 8(c) and 8(d) all operate as MODE0 from 0 to T0 and lower the VCO frequency unconditionally. At this time, 0 to T 0 in FIGS. 8(b) and 8(d) are very short times. In this way, it operates as MODE0, and when the SLOW signal is detected, it operates as MODE1 from T0 . In MODE1, the frequency is acquired based on the SLOW signal. 8(a) and 8(b) in the case of locking at once, but also in FIGS. 8(c) and 8(d) when the CP current exceeds the target frequency because the CP current is designed to be strong when SLOW=1. In T 1 to T 2 of FIGS. 8(c) and 8(d), since the target frequency is exceeded and the lock is not performed, the VCO control voltage will increase according to the result obtained from Equation (1). Since the VCO has a negative KVCO, the VCO output frequency will eventually decrease and then naturally lock to the target frequency. 8(a), 8(b), 8(c), and 8(d) will output a signal indicating that the lock has been made by the lock detector after locking.

도 9는 본 발명의 일 실시예에 따른 CDR의 시뮬레이션 결과를 나타내는 그래프이다. 9 is a graph showing simulation results of CDR according to an embodiment of the present invention.

도 9(a)의 경우 30Gb/s의 NRZ 데이터를 입력 받은 쿼터 레이트 CDR 이기 때문에 7.5GHz 클럭에서 락이 되는 모습을 보여준다. (b)의 경우 3.6Gb/s의 NRZ 데이터를 입력 받아서 900MHz의 클럭에서 락이 되는 모습을 보여준다. 각각 락 타임은 1.05us, 1.28us로 측정 되었다. In the case of FIG. 9 (a), since it is a quarter rate CDR that receives NRZ data of 30 Gb/s, it shows locking at a 7.5 GHz clock. In the case of (b), NRZ data of 3.6Gb/s is received and locked at a clock of 900MHz. The lock times were measured at 1.05us and 1.28us, respectively.

도 10은 본 발명의 일 실시예에 따른 일렬화된 BBPD 출력을 나타내는 그래프이다.10 is a graph showing serialized BBPD outputs according to an embodiment of the present invention.

도 10을 참조하면, 데이터 레이트는 3.6Gb/s로 설정하였으며 도 10(a)는 락되기 바로 직전 BBPD의 출력이고 도 10(b)은 3.6Gb/s 에서 락이 된 후의 BBPD 출력이다. 이번 설계에서는 네거티브 KVCO를 가지도록 설계하였기 때문에 BBPD의 출력 UP DN과 차지 펌프의 입력 UP DN을 반대로 연결하였다. 도 10(a)의 경우 타겟 주파수에서 락 되지 않았으므로 BBPD의 출력 UP과 DN의 수가 1:1로 출력되는 것을 확인 하였지만 락이 된 이후 도 10(b)에서는 IUP = 2IDN 가 되도록 차지 펌프를 설계하였기 때문에 DN이 UP보다 2배정도 더 많은 Logic 1을 출력하는 것을 확인 할 수 있다. 따라서 이 출력 값을 이용하여 락 검출기가 현재 락이 되었는지 아닌지 판단하게 된다. Referring to FIG. 10, the data rate is set to 3.6 Gb/s, and FIG. 10 (a) is the output of BBPD just before locking, and FIG. 10 (b) is the output of BBPD after locking at 3.6 Gb/s. In this design, since it was designed to have a negative KVCO, the output UP DN of the BBPD and the input UP DN of the charge pump were connected in reverse. In the case of FIG. 10(a), since the target frequency was not locked, it was confirmed that the number of outputs UP and DN of BBPD was output as 1:1. However, since the charge pump was designed so that I UP = 2I DN in FIG. Therefore, by using this output value, the lock detector determines whether the current lock is established or not.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, those skilled in the art can make various modifications and variations from the above description. For example, even if the described techniques are performed in an order different from the described method, and/or components of the described system, structure, device, circuit, etc. are combined or combined in a different form from the described method, or replaced or substituted by other components or equivalents, appropriate results can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다. Therefore, other implementations, other embodiments, and equivalents of the claims are within the scope of the following claims.

<참고문헌><References>

[1] H. -W. Lee, K. -M. Ko and J. -K. Kang, "An 8 - 26 Gb/s Single Loop Reference-less CDR with Unrestricted Frequency Acquisition," 2021 18th International SoC Design Conference (ISOCC) [1] H. -W. Lee, K. -M. Ko and J. -K. Kang, "An 8 - 26 Gb/s Single Loop Reference-less CDR with Unrestricted Frequency Acquisition," 2021 18th International SoC Design Conference (ISOCC)

[2] C. Yu, E. Sa, S. Jin, H. Park, J. Shin and J. Burm, "A 6.5- 12.5-Gb/s Half-Rate Single-Loop All-Digital Referenceless CDR in 28-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 55, no. 10, pp. 2831-2841, Oct. 2020[2] C. Yu, E. Sa, S. Jin, H. Park, J. Shin and J. Burm, "A 6.5- 12.5-Gb/s Half-Rate Single-Loop All-Digital Referenceless CDR in 28-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 55, no. 10, p. 2831-2841, Oct. 2020

[3] K. Park, W. Bae, J. Lee, J. Hwang and D. Jeong, "A 6.7- 11.2 Gb/s, 2.25 pJ/bit, Single-Loop Referenceless CDR With Multi-Phase, Oversampling PFD in 65-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 53, no. 10, pp. 2982-2993, Oct. 2018 [3] K. Park, W. Bae, J. Lee, J. Hwang and D. Jeong, "A 6.7- 11.2 Gb/s, 2.25 pJ/bit, Single-Loop Referenceless CDR With Multi-Phase, Oversampling PFD in 65-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 53, no. 10, p. 2982-2993, Oct. 2018

[4] Kwanseo Park, Kwangho Lee, Sung-Yong Cho, Jinhyung Lee, Jeongho Hwang, Min-Seong Choo, Deog-Kyoon Jeong, "A 4-20-Gb/s 1.87-pJ/b Continuous-Rate Digital CDR Circuit With Unlimited Frequency Acquisition Capability in 65-nm CMOS", Solid-State Circuits IEEE Journal of, vol. 56, no. 5, pp. 1597-1607, 2021 [4] Kwanseo Park, Kwangho Lee, Sung-Yong Cho, Jinhyung Lee, Jeongho Hwang, Min-Seong Choo, Deog-Kyoon Jeong, "A 4-20-Gb/s 1.87-pJ/b Continuous-Rate Digital CDR Circuit With Unlimited Frequency Acquisition Capability in 65-nm CMOS", Solid-State Circuits IEEE Journal of, vol. 56, no. 5, p. 1597-1607, 2021

[5] Kwanseo Park, Deog-Kyoon Jeong, "Analysis of frequency detection capability of Alexander phase detector", Electronics Letters, vol. 56, no. 4, pp. 180-182, 2020. [5] Kwanseo Park, Deog-Kyoon Jeong, "Analysis of frequency detection capability of Alexander phase detector", Electronics Letters, vol. 56, no. 4, p. 180-182, 2020.

[6] Kwanseo Park, Minkyo Shim, Han-Gon Ko, Borivoje Nikolic, Deog-Kyoon Jeong, "Design Techniques for a 6.4-32-Gb/s 0.96-pJ/b Continuous-Rate CDR With Stochastic Frequency-Phase Detector", Solid-State Circuits IEEE Journal of, vol. 57, no. 2, pp. 573-585, 2022. [6] Kwanseo Park, Minkyo Shim, Han-Gon Ko, Borivoje Nikolic, Deog-Kyoon Jeong, "Design Techniques for a 6.4-32-Gb/s 0.96-pJ/b Continuous-Rate CDR With Stochastic Frequency-Phase Detector", Solid-State Circuits IEEE Journal of, vol. 57, no. 2, p. 573-585, 2022.

[7] H. -R. Kim, J. -Y. Lee, J. -S. Lee, D. -S. Kang and J. -H. Chun, "A 6.4-11 Gb/s Wide-Range Referenceless SingleLoop CDR With Adaptive JTOL," in IEEE Solid-State Circuits Letters, vol. 3, pp. 470-473, 2020 [7] H. -R. Kim, J. -Y. Lee, J. -S. Lee, D. -S. Kang and J. -H. Chun, "A 6.4-11 Gb/s Wide-Range Referenceless SingleLoop CDR With Adaptive JTOL," in IEEE Solid-State Circuits Letters, vol. 3, p. 470-473, 2020

[8] Kyung-Sub Son, Taek-Joon An, Yong-Hwan Moon, JinKu Kang, "A 0.42-3.45 Gb/s Referenceless Clock and Data Recovery Circuit With Counter-Based Unrestricted Frequency Acquisition", Circuits and Systems II: Express Briefs IEEE Transactions on, vol. 67, no. 6, pp. 974-978, 2020. [8] Kyung-Sub Son, Taek-Joon An, Yong-Hwan Moon, JinKu Kang, "A 0.42-3.45 Gb/s Referenceless Clock and Data Recovery Circuit With Counter-Based Unrestricted Frequency Acquisition", Circuits and Systems II: Express Briefs IEEE Transactions on, vol. 67, no. 6, p. 974-978, 2020.

[9] G. Shu et al., "A 4-to-10.5 Gb/s continuous-rate digital clock and data recovery with automatic frequency acquisition," IEEE J. Solid-State Circuits, vol. 51, no. 2, pp. 428-439, Feb. 2016. [9] G. Shu et al., "A 4-to-10.5 Gb/s continuous-rate digital clock and data recovery with automatic frequency acquisition," IEEE J. Solid-State Circuits, vol. 51, no. 2, p. 428-439, Feb. 2016.

[10] K. -C. Chen, W. W. -T. Kuo and A. Emami, "A 60-Gb/s PAM4 Wireline Receiver With 2-Tap Direct Decision Feedback Equalization Employing Track-and-Regenerate Slicers in 28-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 56, no. 3, pp. 750-762, March 2021. [10] K. -C. Chen, W. W. -T. Kuo and A. Emami, "A 60-Gb/s PAM4 Wireline Receiver With 2-Tap Direct Decision Feedback Equalization Employing Track-and-Regenerate Slicers in 28-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 56, no. 3, p. 750-762, March 2021.

Claims (8)

데이터를 입력 받아 복수의 위상으로 각각 샘플링하여 업(UP) 또는 다운(DN) 신호를 출력하는 BBPD(Bang-Bang Phase Detector);
현재 모드(MODE) 상태를 알려주는 모드 신호와 상기 업(UP) 또는 다운(DN) 신호를 기준으로 현재 주파수와 타겟 주파수의 비교에 따른 슬로우(SLOW) 신호 및 상기 업(UP) 또는 다운(DN) 신호를 일렬화시킨(Serialize) UP DN 신호를 출력하는 FD(Frequency Detector);
상기 FD에서 출력되는 신호들을 입력 받아 업 커런트(UP Current) 또는 다운 커런트(DN Current)를 출력하는 차지 펌프(Charge Pump);
상기 차지 펌프의 출력에 따른 전압을 입력 받아 복수의 위상을 출력하는 VCO(Voltage Controlled Oscillator); 및
상기 VCO에서 출력되는 위상을 기준 클럭과 비교하여 락(Lock)되었는지 여부를 판단하는 락 검출기(Lock Detector)
를 포함하고,
상기 BBPD는,
쿼터 레이트 동작을 위해 데이터를 0°, 45°, 90°, 135°, 180°, 225°, 270°, 315°의 복수의 위상에서 샘플링하고,
샘플링된 데이터를 복수의 위상에 따라 상응하는 클럭에 동기화 시키고 -0° 45° 90°에 샘플링된 데이터는 클럭0에, 90° 135° 180°은 클럭90에, 180° 225° 270°은 클럭180에, 270° 315° 0°은 클럭270에 각각 동기화 시킴-,
동기화된 클럭 정보를 XOR 게이트를 이용하여 업(UP) 또는 다운(DN) 신호를 출력하는
단일 루프 CDR. a BBPD (Bang-Bang Phase Detector) that receives data, samples each in a plurality of phases, and outputs an up (UP) or down (DN) signal;
A slow signal according to the comparison of the current frequency and the target frequency based on the mode signal indicating the current mode state and the up or down (DN) signal and the up or down (DN) signal Serialized FD (Frequency Detector) that outputs a UP DN signal;
A charge pump receiving signals output from the FD and outputting an up current or a down current (DN Current);
a voltage controlled oscillator (VCO) that receives a voltage according to the output of the charge pump and outputs a plurality of phases; and
A lock detector that compares the phase output from the VCO with the reference clock to determine whether it is locked
including,
The BBPD is
For quarter-rate operation, data is sampled at multiple phases of 0°, 45°, 90°, 135°, 180°, 225°, 270°, and 315°;
The sampled data is synchronized to the corresponding clock according to multiple phases, and data sampled at -0° 45° 90° is synchronized with clock 0, 90° 135° 180° is synchronized with clock 90, 180° 225° 270° is synchronized with clock 180, and 270° 315° 0° is synchronized with clock 270-,
Synchronized clock information is used to output an up (UP) or down (DN) signal using an XOR gate.
single-loop CDRs. 삭제delete 제1항에 있어서,
상기 차지 펌프는,
락 타임(Lock Time)을 감소시키기 위해 상기 FD의 모드 신호 및 슬로우 신호에 따라 업 커런트 또는 다운 커런트를 조절하고, 타겟 프리퀀시에 도달하면 업 커런트를 조절하여 타겟 프리퀀시를 벗어나더라도 상기 BBPD가 방향을 가지도록 하는
단일 루프 CDR. According to claim 1,
The charge pump,
In order to reduce the lock time, the up current or down current is adjusted according to the mode signal and the slow signal of the FD, and when the target frequency is reached, the up current is adjusted so that the BBPD has a direction even if it is out of the target frequency.
single-loop CDRs. 제1항에 있어서,
상기 락 검출기는,
락 이전 BBPD의 출력이 랜덤하여 상기 차지 펌프의 UP 또는 DN 신호의 횟수는 동일하고, 상기 VCO의 컨트롤 전압이 증가하며,
락 이후 데이터 레이트가 변하면 락이 풀렸다고 판단하고 모드 상태를 리셋시켜 주파수 습득을 처음부터 다시 수행하는
단일 루프 CDR. According to claim 1,
The lock detector,
The output of the BBPD before the lock is random so that the number of UP or DN signals of the charge pump is the same, and the control voltage of the VCO increases;
If the data rate changes after the lock, it is determined that the lock is released and the frequency acquisition is performed again from the beginning by resetting the mode state.
single-loop CDRs. BBPD(Bang-Bang Phase Detector)가 데이터를 입력 받아 복수의 위상으로 각각 샘플링하여 업(UP) 또는 다운(DN) 신호를 출력하는 단계;
FD(Frequency Detector)가 현재 모드(MODE) 상태를 알려주는 모드 신호와 상기 업(UP) 또는 다운(DN) 신호를 기준으로 현재 주파수와 타겟 주파수의 비교에 따른 슬로우(SLOW) 신호 및 상기 업(UP) 또는 다운(DN) 신호를 일렬화시킨(Serialize) UP DN 신호를 출력하는 단계;
차지 펌프(Charge Pump)가 상기 FD에서 출력되는 신호들을 입력 받아 업 커런트(UP Current) 또는 다운 커런트(DN Current)를 출력하는 단계;
VCO(Voltage Controlled Oscillator)가 상기 차지 펌프의 출력에 따른 전압을 입력 받아 복수의 위상을 출력하는 단계; 및
락 검출기(Lock Detector)가 상기 VCO에서 출력되는 위상을 기준 클럭과 비교하여 락(Lock)되었는지 여부를 판단하는 단계
를 포함하고,
상기 BBPD(Bang-Bang Phase Detector)가 데이터를 입력 받아 복수의 위상으로 각각 샘플링하여 업(UP) 또는 다운(DN) 신호를 출력하는 단계는,
쿼터 레이트 동작을 위해 데이터를 0°, 45°, 90°, 135°, 180°, 225°, 270°, 315°의 복수의 위상에서 샘플링하고,
샘플링된 데이터를 복수의 위상에 따라 상응하는 클럭에 동기화 시키고 -0° 45° 90°에 샘플링된 데이터는 클럭0에, 90° 135° 180°은 클럭90에, 180° 225° 270°은 클럭180에, 270° 315° 0°은 클럭270에 각각 동기화 시킴-,
동기화된 클럭 정보를 XOR 게이트를 이용하여 업(UP) 또는 다운(DN) 신호를 출력하는
단일 루프 CDR 회로의 동작 방법. BBPD (Bang-Bang Phase Detector) receiving data and sampling each of a plurality of phases to output an up (UP) or down (DN) signal;
A step of a frequency detector (FD) outputting a slow signal according to comparison between a current frequency and a target frequency based on a mode signal indicating a current mode state and the up or down (DN) signal and a UP DN signal obtained by serializing the up or down (DN) signal;
A charge pump receiving signals output from the FD and outputting an up current or a down current (DN Current);
outputting a plurality of phases by a voltage controlled oscillator (VCO) receiving a voltage according to an output of the charge pump; and
A lock detector compares the phase output from the VCO with a reference clock to determine whether it is locked
including,
The step of receiving data by the Bang-Bang Phase Detector (BBPD), sampling each of a plurality of phases, and outputting an up (UP) or down (DN) signal,
For quarter-rate operation, data is sampled at multiple phases of 0°, 45°, 90°, 135°, 180°, 225°, 270°, and 315°;
The sampled data is synchronized to the corresponding clock according to multiple phases, and data sampled at -0° 45° 90° is synchronized with clock 0, 90° 135° 180° is synchronized with clock 90, 180° 225° 270° is synchronized with clock 180, and 270° 315° 0° is synchronized with clock 270-,
Synchronized clock information is used to output an up (UP) or down (DN) signal using an XOR gate.
How a single loop CDR circuit works. 삭제delete 제5항에 있어서,
상기 차지 펌프가 상기 FD에서 출력되는 신호들을 입력 받아 업 커런트(UP Current) 또는 다운 커런트(DN Current)를 출력하는 단계는,
락 타임(Lock Time)을 감소시키기 위해 상기 FD의 모드 신호 및 슬로우 신호에 따라 업 커런트 또는 다운 커런트를 조절하고, 타겟 프리퀀시에 도달하면 업 커런트를 조절하여 타겟 프리퀀시를 벗어나더라도 상기 BBPD가 방향을 가지도록 하는
단일 루프 CDR 회로의 동작 방법. According to claim 5,
The step of the charge pump receiving signals output from the FD and outputting an up current or a down current (DN Current),
In order to reduce the lock time, the up current or down current is adjusted according to the mode signal and the slow signal of the FD, and when the target frequency is reached, the up current is adjusted so that the BBPD has a direction even if it is out of the target frequency.
How a single loop CDR circuit works. 제5항에 있어서,
상기 락 검출기가 상기 VCO에서 출력되는 위상을 기준 클럭과 비교하여 락되었는지 여부를 판단하는 단계는,
락 이전 BBPD의 출력이 랜덤하여 상기 차지 펌프의 UP 또는 DN 신호의 횟수는 동일하고, 상기 VCO의 컨트롤 전압이 증가하며,
락 이후 데이터 레이트가 변하면 락이 풀렸다고 판단하고 모드 상태를 리셋시켜 주파수 습득을 처음부터 다시 수행하는
단일 루프 CDR 회로의 동작 방법. According to claim 5,
The step of determining whether the lock detector is locked by comparing the phase output from the VCO with a reference clock,
The output of the BBPD before the lock is random so that the number of UP or DN signals of the charge pump is the same, and the control voltage of the VCO increases;
If the data rate changes after the lock, it is determined that the lock is released and the frequency acquisition is performed again from the beginning by resetting the mode state.
How a single loop CDR circuit works.
KR1020220085222A 2022-07-11 2022-07-11 Low-Power Quarter-Rate single Loop CDR with Unlimited Frequency Acquisition KR102559058B1 (en)

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004356701A (en) * 2003-05-27 2004-12-16 Mitsubishi Electric Corp Half rate cdr circuit
CN106067811A (en) * 2016-06-06 2016-11-02 中国科学技术大学先进技术研究院 A kind of Bang Bang phase discriminator being applied to subrate clock data recovery circuit
KR101706196B1 (en) * 2015-10-22 2017-02-15 (주)자람테크놀로지 Bang-bang phase detector for improving performance of phase synchronization
US20210218405A1 (en) * 2020-01-13 2021-07-15 Artilux, Inc. Clock and data recovery circuitry with asymmetrical charge pump

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