JP2010063054A - Ｐｌｌ回路および通信用半導体集積回路装置 - Google Patents

Abstract

【課題】スプリアス特性の向上が実現可能なＰＬＬ回路およびそれを搭載した通信用半導体集積回路装置を提供する。
【解決手段】例えば、ＰＬＬ回路を含む高周波ＩＣチップＲＦ＿ＣＰ３において、ＰＬＬ回路内に複数の電圧制御発振回路ブロックＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３を設ける。そして、ループフィルタの一部となる２次のループフィルタＦＬＴ＿Ａを位相検出等を行うシンセサイザブロックＳＹＮに配置し、他の一部となる１次のループフィルタＦＬＴ＿ＢをＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３のそれぞれに配置する。さらに、ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３のそれぞれにおいては、インダクタＬ１，Ｌ２をＲＦ＿ＣＰ３の内側でなく外側（外周の一辺）に近くなるような向きにレイアウトする。
【選択図】図９

Description

本発明は、ＰＬＬ（Phase Locked Loop）回路および通信用半導体集積回路装置に関し、特に、複数の電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）を含んだＰＬＬ回路、およびマルチバンドの無線通信に対応した通信用半導体集積回路装置に適用して有効な技術に関するものである。

例えば、特許文献１には、広帯域に渡って安定した発振を可能にするＰＬＬ装置が示されている。このＰＬＬ装置に含まれるＶＣＯは、クロスカップルの差動対トランジスタと、その負荷となり、可変キャパシタと複数の固定キャパシタの組み合わせで容量値が定められるＬＣ共振回路を備えている。可変キャパシタの容量値は、電圧信号の大きさに応じて制御され、固定キャパシタの容量値は、スイッチによって接続有無を選択することで定められる。また、可変キャパシタの電圧信号は、２個の抵抗と３個のキャパシタからなる３次のループフィルタを介して供給される。

また、特許文献２には、特許文献１とほぼ同様なＶＣＯに加えて、自動バンド切り替え回路等を設けることで、特に、Ｗ−ＣＤＭＡ方式の無線通信システムに好適となる通信用半導体集積回路が示されている。
特開２００５−２２９５４８号公報 特開２００６−２７９３９２号公報

携帯電話機のような無線通信システムにおいては、受信信号や送信信号に高周波の局部発振信号（ローカル信号）を合成して周波数のダウンコンバートやアップコンバートを行なったり、送信信号の変調や受信信号の復調を行なったりする通信用半導体集積回路装置（以下、高周波ＩＣチップとも称す）が用いられている。このような高周波ＩＣチップには、通常、局部発振信号を生成するため、電圧制御発振回路（ＶＣＯ）を含むＰＬＬ回路が搭載される。

一方、携帯電話機の分野においては、ＧＳＭ（Global System for Mobile Communications）、ＤＣＳ（Digital Cellular System）、ＰＣＳ（Personal Communications Service）といった複数の周波数帯の信号を扱えるマルチバンド方式の携帯電話機とともに、Ｗ−ＣＤＭＡ（Wideband Code Division Multiple Access）方式の携帯電話機が普及しつつある。Ｗ−ＣＤＭＡ方式では、１０種類を超える周波数帯が規定されており、１個の高周波ＩＣで、前述したＧＳＭ等に加えてＷ−ＣＤＭＡ方式にも対応させるためには、ＰＬＬ回路に対して幅広い周波数範囲での発振動作が求められる。

図１は、本発明の前提として検討したＶＣＯを示すものであり、（ａ）は、その構成例を示す回路図、（ｂ）は、（ａ）のレイアウト構成例を示す概略図、（ｃ）は、（ａ）の動作例を示す説明図である。図１（ａ）のＶＣＯは、ＬＣ共振型の発振回路となっており、差動対のトランジスタを含み負性抵抗として機能する負性抵抗回路ＲＮと、固定容量を含むステップ容量ブロックＣ＿ＳＴと、可変容量を含むバラクタ容量ブロックＣ＿ＶＲと、インダクタブロックＬ＿ＢＫと、ドライバブロックＤＲＶを備えている。この内、ドライバブロックＤＲＶを除いた箇所は、特許文献１および２と同様な構成となっている。

負性抵抗回路ＲＮは、差動対の一方のゲートに他方のドレインが結合されたＮＭＯＳトランジスタＭＮ１，ＭＮ２と、ＭＮ１，ＭＮ２の共通ソースノードと接地電源電圧ＧＮＤの間に接続された電流源ＩＳを備える。ステップ容量ブロックＣ＿ＳＴは、ＭＮ１のドレインとＭＮ２のドレインの間に並列接続されたｎ個の回路を含み、１番目の回路は、直列接続された容量Ｃ１１、スイッチＳＷ１および容量Ｃ１２を備え、以降同様にして、ｎ番目の回路は、直列接続された容量Ｃｎ１、スイッチＳＷｎおよび容量Ｃｎ２を備える。バラクタ容量ブロックＣ＿ＶＲは、一端に電圧制御信号Ｖｃｔｌが供給され、他端がＭＮ１のドレインに接続されるバラクタダイオードＶＤ１と、一端にＶｃｔｌが供給され、他端がＭＮ２のドレインに接続されるバラクタダイオードＶＤ２を備える。インダクタブロックＬ＿ＢＫは、一端に電源電圧ＶＣＣが供給され、他端がＭＮ１のドレインに接続されるインダクタＬ１と、一端にＶＣＣが供給され、他端がＭＮ２のドレインに接続されるインダクタＬ２を備える。ドライバブロックＤＲＶは、ＭＮ１のドレインを入力とするドライバ回路ＤＶ１と、ＭＮ２のドレインを入力とするドライバ回路ＤＶ２を備える。

図１（ａ）のＶＣＯは、例えば、図１（ｂ）に示すように、レイアウト上では一方向に向けて順に、インダクタブロックＬ＿ＢＫ、バラクタ容量ブロックＣ＿ＶＲ、ステップ容量ブロックＣ＿ＳＴ、負性抵抗回路ＲＮ、ドライバブロックＤＲＶが配置される。また、図１（ａ）のＶＣＯは、図１（ｃ）に示すように、Ｃ＿ＳＴ内のスイッチＳＷ１〜ＳＷｎの選択によって周波数のレンジが切り替わり、その各レンジにおいて、電圧制御信号Ｖｃｔｌの大きさに応じて周波数の調整が可能となっている。

図２は、図１のＶＣＯを簡略して表示したものであり、（ａ）は回路の簡略表示、（ｂ）はレイアウトの簡略表示である。図２（ａ）では、図１（ａ）におけるバラクタ容量ブロックＣ＿ＶＲとステップ容量ブロックＣ＿ＳＴを纏めて可変容量ブロックＣＶ＿ＢＫとし、バラクタ容量とステップ容量の組み合わせを可変容量ＣＶ１，ＣＶ２で表示している。図２（ｂ）では、図１（ｂ）におけるバラクタ容量ブロックＣ＿ＶＲとステップ容量ブロックＣ＿ＳＴを纏めて可変容量ブロックＣＶ＿ＢＫとし、負性抵抗回路ＲＮとドライバブロックＤＲＶを纏めて負性抵抗ブロックＲＮ＿ＢＫとしている。本明細書においては、簡略化のため、図２（ａ）、（ｂ）の簡略表示を適宜用いることとする。

この図１に示されるようなＶＣＯをＰＬＬ回路内に１個搭載した場合、本発明者等が検討したところでは、例えば３．４ＧＨｚ〜４ＧＨｚといった幅広い周波数範囲に対応させることが可能となる。そうすると、ＶＣＯからの発振信号は、１／４分周されることで、８５０ＭＨｚ帯を用いるＧＳＭ８５０や９００ＭＨｚ帯を用いるＧＳＭ９００に対応でき、１／２分周されることで、１．８ＧＨｚ帯を用いるＤＣＳや１．９ＧＨｚ帯を用いるＰＣＳに対応できる。しかしながら、加えて、例えばＷ−ＣＤＭＡ方式のバンド１１で規定される１．５ＧＨｚ帯にも対応させようとすると、この周波数範囲では困難となる。すなわち、分周比を整数だけでなく分数（小数）にも設定可能な所謂フラクショナルＮ分周器等を用いると、対応させることも可能であるが、所謂Ｉ信号およびＱ信号を用いた直交変調および直交復調を容易に行うためには、整数の分周比を用いることが望ましい。そうすると、周波数範囲は、例えば１／２分周を用いるものとして、３ＧＨｚ以下まで広げる必要がある。

今後も、高機能化に伴い更に使用される周波数帯が増加していくことが予想され、前述したような事情を考慮すると、ＰＬＬ回路内に１個のＶＣＯだけではなく、複数のＶＣＯを搭載することが有益と考えられる。そこで、ＰＬＬ回路内に複数のＶＣＯを搭載した場合について検討を行った。図１４は、本発明の前提として検討した通信用半導体集積回路装置において、それに含まれるＰＬＬ回路内に複数のＶＣＯを搭載した場合の配置構成例を示す概略図である。

図１４に示す通信用半導体集積回路装置（高周波ＩＣチップ）ＲＦ＿ＣＰａは、チップの外周部分の一辺に沿って、３個のＶＣＯ（ＶＣＯ１〜ＶＣＯ３）が配置され、ＶＣＯ１〜ＶＣＯ３のそれぞれの出力が共通でシンセサイザブロックＳＹＮに接続されている。ＳＹＮは、この３個のＶＣＯの中から選択された１個のＶＣＯの出力信号と基準クロック信号（図示せず）の位相比較を行い、その結果に基づいて、内部に形成された２次のループフィルタＦＬＴ＿Ａ、およびその後段に形成された１次のループフィルタＦＬＴ＿Ｂからなる３次のループフィルタを介して電圧制御信号Ｖｃｔｌを生成する。このＶｃｔｌは、選択されたＶＣＯの可変容量ＣＶ１，ＣＶ２に帰還され、当該ＶＣＯの発振周波数がこの帰還ループによって制御される。また、各ＶＣＯ１〜ＶＣＯ３は、インダクタＬ１，Ｌ２がチップの内側ではなく外側に近くなるように配置される。

チップの内側部分には、通常、高密度で様々な回路が形成されており、それがスプリアス源となって、インダクタＬ１，Ｌ２に結合する恐れがあるが、このようにＬ１，Ｌ２をチップの外側に近くなるように配置することで、スプリアスを低減できると考えられる。したがって、このＰＬＬ回路のスプリアス特性のみの観点では、可能な限り各ＶＣＯを半導体チップの外周部分に配置することが望ましい。しかしながら、ＰＬＬ回路がチップの外周部分の面積を大きく占有すると、高周波ＩＣチップ全体の観点では、効率化が図れない恐れがある。

すなわち、このような高周波ＩＣチップは、パッドＰＡＤや配線層ＭＬを介してチップ外部との間で高周波信号の送受信を行うことになるため、この送受信に直接的に関連する送信回路や受信回路を優先的にチップの外周部分に配置する方が望ましい。ＰＬＬ回路は、前述したようなスプリアス特性、他の回路との優先度、並びに送信回路や受信回路に対してキャリア信号を供給する際の配線長等を加味して、占有面積が大きくなり過ぎない範囲で可能な限りチップの外周近くに配置されることになる。また、別の問題として、図１４のような配置構成例では、シンセサイザブロックＳＹＮから最遠方に配置されたＶＣＯ１の配線長が長くなり、その特性が低下することも懸念される。

そこで、例えば、図１５に示すような配置構成例が考えられる。図１５は、図１４とは異なる配置構成例を示す概略図である。図１５の通信用半導体集積回路装置（高周波ＩＣチップ）ＲＦ＿ＣＰｂは、チップの外周の一辺の側近に、１個のＶＣＯ（ＶＣＯ３）が配置され、その上側（チップの内側方向）に２個のＶＣＯ（ＶＣＯ１，ＶＣＯ２）が左右に隣接して配置されている。ＶＣＯ１〜ＶＣＯ３とシンセサイザブロックＳＹＮとの接続関係は、図１４の場合と同様である。ＶＣＯ３は、Ｌ１，Ｌ２がチップの外側に近くなるように配置されているが、ＶＣＯ１およびＶＣＯ２は、Ｌ１，Ｌ２がチップの内側に近くなるように配置されている。

このような配置構成例を用いると、チップの外周部分の占有面積が低減できることに加え、ＶＣＯ１およびＶＣＯ２のドライバ回路ＤＶ１，ＤＶ２をシンセサイザブロックＳＹＮに近づけることができるため、各ＶＣＯからＳＹＮまでの配線長を短くすることができる。しかしながら、本発明者等の検討によって、図１５の配置構成例では、各ＶＣＯの電圧制御信号Ｖｃｔｌの配線が、チップの内側に配置された回路ブロックＣＢの特に容量成分と電界結合し、また、ＶＣＯ１およびＶＣＯ２のインダクタＬ１，Ｌ２が、ＣＢのインダクタ成分と磁界結合することでスプリアス特性が低下することが見出された。特に、ＣＢ内の電源配線（ＶＣＣ／ＧＮＤ）には、ＣＢの動作に伴うノイズが集中するため、このノイズによる悪影響が懸念される。

そこで、本発明の目的の一つは、スプリアス特性の向上が実現可能なＰＬＬ回路およびそれを搭載した通信用半導体集積回路装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本実施の形態のＰＬＬ回路は、位相検出回路に近接して２次の特性を持つ第１ループフィルタを配置し、電圧制御発振回路に近接して第１ループフィルタの後段に設けられる第２ループフィルタを配置したものとなっている。第１ループフィルタおよび第２ループフィルタは、位相検出回路の検出結果に基づいて電圧制御発振回路に周波数設定用の電圧制御信号を供給する所謂ループフィルタを構成する。第２ループフィルタは、例えば、面積等の観点から、１次の特性を持つループフィルタとすることが望ましい。このような構成を用いると、第１ループフィルタと第２ループフィルタ間の配線のインピーダンスが比較的低いため、この配線に外乱ノイズが結合した場合にも電圧変動を抑制でき、また、この外乱ノイズは第２ループフィルタによって低減させることもできる。これによって、スプリアス特性の向上が実現可能となる。なお、このような構成においては、例えば、電圧制御発振回路と第２ループフィルタ間の配線長が、第１ループフィルタと第２ループフィルタ間の配線長よりも短くなり得る。

また、本実施の形態のＰＬＬ回路は、電圧制御発振回路を複数備え、複数の電圧制御発振回路のそれぞれに近接して第２ループフィルタを配置し、位相検出回路に近接して第１ループフィルタを配置したものとなっている。このように電圧制御発振回路を複数備える場合、通常の方式では、位相検出回路に近接して第１および第２ループフィルタを配置し、この第２ループフィルタの出力配線を各電圧制御発振回路に引き回すことになるため、特に、第２ループフィルタの出力配線長が長くなり、ここに外乱ノイズが結合され易くなる。本実施の形態の構成を用いることで、この外乱ノイズの影響を低減でき、スプリアス特性の向上が実現可能となる。

また、本実施の形態の通信用半導体集積回路装置は、前述したような複数の電圧制御発振回路を含むＰＬＬ回路を備え、ベースバンド信号との間でアップコンバートやダウンコンバート、ならびに変調や復調を行う半導体チップとなっている。このような通信用半導体集積回路装置は、高密度なレイアウトが求められることからＰＬＬ回路に対して前述したような外乱ノイズが結合され易くなり、本実施の形態の構成が特に有益となる。また、複数の電圧制御発振回路のそれぞれは、例えばＬＣ共振型の発振回路となっており、この場合、インダクタ（Ｌ）が当該半導体チップの内側でなく外側（外周の一辺）に近くなるようにレイアウトされることが望ましい。これによって、半導体チップの内側に配置された各種回路からインダクタ（Ｌ）に結合されるノイズの影響を低減でき、前述したループフィルタの配置による効果に加えて更にスプリアス特性の向上が実現可能となる。さらに、前述したようなインダクタ（Ｌ）のレイアウトを用いつつ、複数の電圧制御発振回路が半導体チップの外周部分を大きく占有しないように、少なくとの複数の電圧制御発振回路の１つを半導体チップの外周の一辺の側近に配置し、他の１つをそれよりも内側よりに配置することが望ましい。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、ＰＬＬ回路およびそれを搭載した通信用半導体集積回路装置において、スプリアス特性の向上が実現可能となる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図３は、本発明の実施の形態１による通信用半導体集積回路装置において、それに含まれるＰＬＬ回路の構成例を示す回路図である。図３に示すＰＬＬ回路は、電圧制御発振回路ＶＣＯと、シンセサイザブロックＳＹＮによって構成される。ＶＣＯは、前述した図１（ａ）と同様の構成となっており、スイッチＳＷ１〜ＳＷｎのオン・オフ状態と電圧制御信号Ｖｃｔｌの大きさに応じた発振周波数を持つ相補のクロック信号をドライバ回路ＤＶ１，ＤＶ２より出力する。

シンセサイザブロックＳＹＮは、分周回路ＮＤＩＶと、位相検出回路ＰＤと、基準クロック生成回路ＣＬＫ＿ＲＥＦと、チャージポンプ回路ＣＰと、２次のループフィルタＦＬＴ＿Ａと、その後段に接続される１次のループフィルタＦＬＴ＿Ｂによって構成される。ループフィルタは、ＦＬＴ＿ＡとＦＬＴ＿Ｂを合わせて３次のループフィルタとなる。ＶＣＯから出力されたクロック信号は、ＮＤＩＶによって所定の比率に分周された後、ＰＤの一方の入力となる。ＰＤの他方の入力は、ＣＬＫ＿ＲＥＦから出力された基準クロック信号となる。ＣＬＫ＿ＲＥＦは、特に限定はされないが、水晶発振回路などであり、基準クロック信号の発振周波数は、例えば１３ＭＨｚ程度や２６ＭＨｚ程度である。ＰＤは、入力された２つのクロック信号の位相を比較し、一方を基準に他方の位相が進んでいるか遅れているかに応じて、ＣＰに制御信号を出力する。

チャージポンプ回路ＣＰは、チャージ用の電流源ＩＣＧおよびディスチャージ用の電流源ＩＤＩＳを備え、前述した位相検出回路ＰＤからの制御信号に応じてＩＣＧ又はＩＤＩＳの一方を活性化させる。そして、ＣＰによるチャージ電流またはディスチャージ電流は、ＦＬＴ＿ＡおよびＦＬＴ＿Ｂを介して平滑化され、それが電圧制御信号ＶｃｔｌとなってＶＣＯ内のバラクタダイオードＶＤ１，ＶＤ２の一端に帰還される。

ＦＬＴ＿Ａは、チャージポンプ回路ＣＰの出力ノードから接地電源電圧ＧＮＤに向けて順に直列接続された抵抗Ｒ１および容量Ｃ１と、ＣＰの出力ノードとＧＮＤの間に接続された容量Ｃ２によって構成される。このＦＬＴ＿Ａは、式（１）で示される零点周波数ｆ_Ｚ１と、式（２）で示される極周波数ｆ_Ｐ１を備え、その伝達関数にｓ（＝ｊω）の２乗項を含む２次のロウパスフィルタとなっている。
ｆ_Ｚ１＝１／｛２π・Ｃ１・Ｒ１｝ （１）
ｆ_Ｐ１＝（Ｃ１＋Ｃ２）／（２π・Ｃ１・Ｃ２・Ｒ１） （２）
特に限定はされないが、例えば、Ｒ１は３８．４ｋΩ、Ｃ１は３２０ｐＦ、Ｃ２は２０ｐＦであり、この場合、式（１）のｆ_Ｚ１は、１３ｋＨｚ程度、式（２）のｆ_Ｐ１は２２０ｋＨｚ程度となる。

ＦＬＴ＿Ｂは、ＦＬＴ＿Ａの出力ノードに一端が接続された抵抗Ｒ２と、Ｒ２の他端とＧＮＤの間に接続された容量Ｃ３によって構成される。このＦＬＴ＿Ｂは、式（３）で示される極周波数ｆ_Ｐ２を備え、その伝達関数にｓ（＝ｊω）の１乗項を含む１次のロウパスフィルタとなっている。
ｆ_Ｐ２＝１／｛２π・Ｃ３・Ｒ２｝ （３）
特に限定はされないが、例えば、Ｒ２は３６ｋΩ、Ｃ３は３．２ｐＦであり、この場合、式（３）のｆ_Ｐ２は１．４ＭＨｚ程度となる。

図４は、本発明の実施の形態１による通信用半導体集積回路装置において、そのレイアウト構成例を示す概略図である。図４に示す通信用半導体集積回路装置（高周波ＩＣチップ）ＲＦ＿ＣＰは、大別すると、チップの一方側（上側）に送信系の各種回路が配置され、他方側（下側）に受信系の各種回路が配置され、中央部分に論理回路が配置されている。受信系の回路に関し、まず、アンテナ回路が受信した高周波信号が受信回路ブロックＲＸ１に入力される。ＲＸ１は、この高周波信号をロウノイズアンプ（ＬＮＡ）によって増幅すると共に適宜フィルタリングも行い、ミキサ（ＭＩＸ）に向けて、この増幅信号と受信用ＰＬＬ回路からのキャリア信号（ＬＯＣＡＬ）を入力することでダイレクトコンバージョンを行う。

受信用ＰＬＬ回路は、ＲＸ１の隣に配置され、受信用の３個の電圧制御発振回路ＶＣＯ＿ＲＸ１〜ＶＣＯ＿ＲＸ３と、受信用のシンセサイザブロックＳＹＮ＿ＲＸと、水晶発振回路ＤＣＸＯによって構成される。ＤＣＸＯは、図３における基準クロック生成回路ＣＬＫ＿ＲＥＦに該当するものである。また、ＲＸ１に向けたキャリア信号は、受信用ＰＬＬ回路が出力したクロック信号に対して分周等を行うことで生成した互いに９０度位相が異なるクロック信号であり、ＲＸ１は、この位相が直交するクロック信号のそれぞれを用いてミキシングを行うことで、所謂Ｉ信号およびＱ信号を生成する。

ＲＸ１が生成したＩ信号およびＱ信号は、受信回路ブロックＲＸ２に入力される。ＲＸ２は、Ｉ信号およびＱ信号のそれぞれを可変増幅回路（ＰＧＡ）で増幅すると共に適宜フィルタリングも行い、それぞれの増幅信号をアナログ・ディジタル変換回路（ＡＤＣ）によってディジタル信号に変換する。論理回路ブロックＬＯＧＩＣ１は、このディジタル信号を受けて、ディジタルフィルタ回路ＤＩＧ＿ＦＬＴを用いたフィルタリングを行い、その結果をディジタルインタフェース回路ＤＩＬを介してベースバンドインタフェース回路Ｉ／Ｆに送信する。また、論理回路ブロックＬＯＧＩＣ１は、その他、チップ全体のタイミング制御等、様々なロジック系の処理を行う。ベースバンドインタフェース回路Ｉ／Ｆは、ベースバンド回路との間で各種信号の送受信を行う。

一方、送信系の回路に関しては、ベースバンド回路からＩ／Ｆを介して入力されたベースバンド信号が、送信回路ブロックＴＸ１，ＴＸ２によってアップコンバートならびに変調処理され、それがパワーアンプ回路に向けて出力される。このアップコンバートならびに変調処理を行う際には、送信用ＰＬＬ回路から出力されたクロック信号が用いられる。送信用ＰＬＬ回路は、ＴＸ１の隣に配置され、送信用の３個の電圧制御発振回路ＶＣＯ＿ＴＸ１〜ＶＣＯ＿ＴＸ３と、送信用のシンセサイザブロックＳＹＮ＿ＴＸと、前述した受信用ＰＬＬ回路に隣接配置されたＤＣＸＯによって構成される。また、この送信用ＰＬＬ回路の下側に配置された論理回路ブロックＬＯＧＩＣ２は、主にチップ全体の各種設定信号を生成する。

この図４のような高周波ＩＣチップにおいて、本実施の形態の主要な特徴は、受信用ＰＬＬ回路および送信用ＰＬＬ回路のそれぞれが、複数（ここでは３個）の電圧制御発振回路ＶＣＯと１個のシンセサイザブロックＳＹＮを備えていることにある。ここで、図４の論理回路ブロックＬＯＧＩＣ１は、ディジタルフィルタ処理等に伴い例えば数ＭＨｚ程度で頻繁に動作を繰り返すため、これと近接して配置された受信用ＰＬＬ回路のスプリアス特性の低下が特に懸念される。そこで、図５のような配置構成例を用いることが有益となる。

図５は、図４の通信用半導体集積回路装置において、その受信用ＰＬＬ回路の詳細な配置構成例を示す概略図である。図５に示す通信用半導体集積回路装置（高周波ＩＣチップ）ＲＦ＿ＣＰ１は、チップの外周の一辺の側近に、１個の電圧制御発振回路ブロックＶＣＯ＿ＢＫ３が配置され、その上側（チップの内側方向）に２個の電圧制御発振回路ブロックＶＣＯ＿ＢＫ１，ＶＣＯ＿ＢＫ２が左右に隣接して配置されている。ＶＣＯ＿ＢＫ３は、そのインダクタＬ１，Ｌ２がチップの外側に近くなるように配置されており、ＶＣＯ＿ＢＫ１およびＶＣＯ＿ＢＫ２は、そのインダクタＬ１，Ｌ２がチップの内側に近くなるように配置されている。また、ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３が配置された領域の隣には、シンセサイザブロックＳＹＮが配置される。ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３は、図４におけるＶＣＯ＿ＲＸ１〜ＶＣＯ＿ＲＸ３にそれぞれ該当し、ＳＹＮは、図４におけるＳＹＮ＿ＲＸに該当する。

このような配置構成例を用いると、まず、前述した図１５の場合と同様に、チップの外周部分の占有面積が低減できる。すなわち、複数の電圧制御発振回路ブロックＶＣＯ＿ＢＫ内の少なくとも１個（ここではＶＣＯ＿ＢＫ１，ＶＣＯ＿ＢＫ２の２個）を、チップの内側寄りに（チップの外周の一辺から遠くなるように）配置することで、この効果が得られる。また、これに加えて、前述した図１５の場合と同様に、ＶＣＯ＿ＢＫ１およびＶＣＯ＿ＢＫ２のドライバ回路ＤＶ１，ＤＶ２をシンセサイザブロックＳＹＮに近づけることができるため、各ＶＣＯからＳＹＮまでの配線長を短くすることができる。

さらに、図１５の場合と比較して、図５の配置構成例は、ＳＹＮが２次のループフィルタＦＬＴ＿Ａを１個備え、ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３のそれぞれが１次のループフィルタＦＬＴ＿Ｂを１個ずつ備えることが主要な特徴となっている。この際に、ＦＬＴ＿Ａから出力された電圧制御信号Ｖｃｔｌは、適宜分岐され、ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３内のそれぞれのＦＬＴ＿Ｂに入力される。ＦＬＴ＿Ｂから出力されたＶｃｔｌは、ＦＬＴ＿Ｂに近接配置されたＶＣＯ内の可変容量ＣＶ１，ＣＶ２に供給され、このＶＣＯの発振周波数が制御される。

このように、図１５とは異なるループフィルタの配置構成例を用いることで、スプリアス特性の向上が実現可能となる。すなわち、ＦＬＴ＿ＡおよびＦＬＴ＿Ｂを介した３次のループフィルタの出力配線は、ＦＬＴ＿Ｂのインピーダンスが比較的高いため、高インピーダンスとなる。したがって、図１５の場合においては、各ＶＣＯに向けた電圧制御信号Ｖｃｔｌの配線にノイズが結合すると電圧レベルが大きく変動し、それが各ＶＣＯによって更に増幅されて結果的に大きなスプリアスが発生してしまう。一方、図５の配置構成例を用いると、２次のループフィルタＦＬＴ＿Ａと１次のループフィルタＦＬＴ＿Ｂの間の配線は、ＦＬＴ＿Ａのインピーダンスが比較的低いことから低インピーダンスとなるため、例えば論理回路ブロックＬＯＧＩＣ１から容量性のノイズが結合した場合でも電圧変動が抑制される。加えて、仮にノイズが結合した場合でも、ある程度はＦＬＴ＿Ｂによって除去することができるため、各ＶＣＯにおける電圧制御信号Ｖｃｔｌの入力ノード上では、安定した電圧が得られる。

ところで、図３に示したように、ＰＬＬ回路においては、通常、チャージポンプ回路ＣＰの出力ノードに所謂ラグ・リード特性を備えた２次のループフィルタ（ロウパスフィルタ）が接続され、その後段に、この２次のループフィルタよりも極周波数（遮断周波数）が高くなるループフィルタ（ロウパスフィルタ）が設けられる。この後段のループフィルタは、図３のように必ずしも１段の１次フィルタとは限らず、例えば複数段による高次フィルタ等にも成り得るが、これらは、通常、極周波数が高く設定され、２次のループフィルタと比較してインピーダンスが高くなる。したがって、少なくとも、この２次のループフィルタの後段に設けられる１次以上のループフィルタの最終段部分が、対応するＶＣＯに近接して配置および接続されることで前述したような効果が得られることになる。ただし、回路面積等を考慮すると、図３および図５に示したように、２次のループフィルタの後段を１次のループフィルタとし、２次のループフィルタをシンセサイザブロックＳＹＮ内に配置し、１次のループフィルタを各ＶＣＯの側近に配置することが望ましい。

図６は、図４の通信用半導体集積回路装置内のＰＬＬ回路において、そのＶＣＯの選択動作の一例を説明する回路図である。図６に示すＰＬＬ回路では、３個の電圧制御発振回路ブロックＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３が、それぞれのドライバ回路ＤＶを介して相補のクロック信号をシンセサイザブロックＳＹＮに出力している。ＳＹＮは、差動増幅回路となるバッファ回路ＢＦ＿ＳＹＮを含み、ＢＦ＿ＳＹＮは、差動対となるＮＭＯＳトランジスタＭＮ１ａ，ＭＮ１ｂと、その負荷となる抵抗Ｒ１ａ，Ｒ１ｂと、テール電流源ＩＳａによって構成される。

ＭＮ１ａのゲートには、ＶＣＯ＿ＢＫ１のドライバ回路ＤＶ１１、ＶＣＯ＿ＢＫ２のドライバ回路ＤＶ２１、およびＶＣＯ＿ＢＫ３のドライバ回路ＤＶ３１からのクロック信号が、それぞれ、直流カット用の容量Ｃ１ａ、Ｃ２ａおよびＣ３ａを介して入力される。ＭＮ１ｂのゲートには、ＶＣＯ＿ＢＫ１のドライバ回路ＤＶ１２、ＶＣＯ＿ＢＫ２のドライバ回路ＤＶ２２、およびＶＣＯ＿ＢＫ３のドライバ回路ＤＶ３２からの反転クロック信号が、それぞれ、直流カット用の容量Ｃ１ｂ、Ｃ２ｂおよびＣ３ｂを介して入力される。また、ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３がそれぞれ含んでいる電流源ＩＳ１〜ＩＳ３は、活性化（ＯＮ）および非活性化（ＯＦＦ）の制御が可能な可変電流源となっており、ＩＳ１〜ＩＳ３のいずれか１個を活性化することによって、ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３のいずれか１個を選択して帰還ループを形成することが可能となる。なお、この選択の際には、ＩＳ１〜ＩＳ３の制御に加えて、ドライバ回路ＤＶの活性化および非活性化を制御してもよい。

図７は、図５のＰＬＬ回路において、それに含まれるインダクタおよび容量の一部の概略構成例を示すデバイス断面図である。なお、図７は、各回路素子の素材を説明するためのものであり、各回路素子間の接続関係を示しているものではない。図７に示すように、図５のＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３内におけるＶＣＯを構成するインダクタＬ１，Ｌ２および容量（図１におけるＣ＿ＳＴ内のステップ容量）や、ループフィルタＦＬＴ＿Ａ，ＦＬＴ＿Ｂ内の少なくともＦＬＴ＿Ｂを構成する容量（図３のＣ３）は、半導体チップ上のメタル配線層によって形成される。また、望ましくは、ＦＬＴ＿Ａを構成する容量（図３のＣ１，Ｃ２）も、半導体チップ上のメタル配線層によって形成される。

ここでは、順にコンタクト層ＣＮＴによって接続された５層のメタル配線層Ｍ１〜Ｍ５が用いられ、最上層となる第５のメタル配線層Ｍ５によって各種インダクタＬおよび各種容量Ｃが形成されている。容量Ｃは、Ｍ５とＭ４の間に形成されたメタル配線層ＴＰと、Ｍ５とＭ４間の絶縁層ＩＳＬを用いた所謂ＭＩＭ（Metal-Insulator-Metal）構造で形成される。また、ＦＬＴ＿Ｂを構成する抵抗Ｒ２（望ましくはＦＬＴ＿Ａを構成する抵抗Ｒ１）は、例えば、半導体基板ＳＵＢ上のポリシリコン層ＰＯや拡散層ＤＦなどを用いて形成される。なお、ＦＬＴ＿Ａを構成する各回路素子は、外部端子数の削減や、実装コストの低減等の観点から前述したように半導体チップ上で形成することが望ましいが、場合によっては、外部端子を介して外部に設けることも可能である。

以上、本実施の形態１のＰＬＬ回路およびそれを備えた通信用半導体集積回路装置を用いることで、代表的にはＰＬＬ回路のスプリアス特性を向上させることが可能となる。なお、図５では、図４のような配置構成例を想定して受信用ＰＬＬ回路を例に説明を行ったが、勿論、送信用ＰＬＬ回路に対しても、その周辺からある程度のノイズが結合することが考えられるため、これに適用しても効果が得られる。

（実施の形態２）
本実施の形態２では、実施の形態１とは異なる方式を用いてＰＬＬ回路のスプリアス特性を向上させる。図８は、本発明の実施の形態２による通信用半導体集積回路装置において、図４に含まれる受信用ＰＬＬ回路の詳細な配置構成例を示す概略図である。図８に示す通信用半導体集積回路装置（高周波ＩＣチップ）ＲＦ＿ＣＰ２は、チップの外周の一辺の側近に、１個の電圧制御発振回路ＶＣＯ３が配置され、その上側（チップの内側方向）に２個の電圧制御発振回路ＶＣＯ１，ＶＣＯ２が左右に隣接して配置されている。ＶＣＯ３は、そのインダクタＬ１，Ｌ２がチップの外側に近くなるように配置されており、ＶＣＯ＿ＢＫ１およびＶＣＯ＿ＢＫ２も、そのインダクタＬ１，Ｌ２がチップの外側に近くなるように配置されている。また、ＶＣＯ１〜ＶＣＯ３が配置された領域の隣には、２次のループフィルタＦＬＴ＿Ａおよび１次のループフィルタＦＬＴ＿Ｂからなる３次のループフィルタを含んだシンセサイザブロックＳＹＮが配置される。ＶＣＯ１〜ＶＣＯ３は、図４におけるＶＣＯ＿ＲＸ１〜ＶＣＯ＿ＲＸ３にそれぞれ該当し、ＳＹＮは、図４におけるＳＹＮ＿ＲＸに該当する。

このような配置構成例を用いると、前述した図１５の場合と同様に、チップの外周部分の占有面積が低減できる。また、図１５の場合と比較して、ＶＣＯ１およびＶＣＯ２のドライバ回路ＤＶ１，ＤＶ２とシンセサイザブロックＳＹＮとの距離が長くなるが、ＶＣＯ１およびＶＣＯ２のインダクタＬ１，Ｌ２と、特にスプリアス源となり得る論理回路ブロックＬＯＧＩＣ１との距離を離すことが可能となる。すなわち、ＶＣＯの回路面積が通常大きくなることを逆に利用してＬＯＧＩＣ１との距離を確保している。これによって、Ｌ１，Ｌ２とＬＯＧＩＣ１内のインダクタ成分との磁気結合力が弱まり、スプリアス特性の向上が実現可能となる。なお、図１５の場合と比較して、ＶＣＯ１およびＶＣＯ２のＤＶ１，ＤＶ２とＳＹＮとの間の配線にはノイズが結合し易くなるが、この配線は、比較的インピーダンスが低く、またこのノイズが増幅されるようなこともないため大きな問題とはならない。一方、Ｌ１，Ｌ２に結合したノイズは、ＶＣＯによって増幅されるため、スプリアス特性への悪影響が大きくなり、可能な限り低減することが望ましい。

以上、本実施の形態２のＰＬＬ回路およびそれを備えた通信用半導体集積回路装置を用いることで、代表的にはＰＬＬ回路のスプリアス特性を向上させることが可能となる。なお、ここでは、図４のような配置構成例を想定して受信用ＰＬＬ回路を例に説明を行ったが、勿論、送信用ＰＬＬ回路に対しても、その周辺からある程度のノイズが結合することが考えられるため、これに適用しても効果が得られる。

（実施の形態３）
本実施の形態３では、実施の形態１の方式と実施の形態２の方式を組み合わせてＰＬＬ回路のスプリアス特性を向上させる。図９は、本発明の実施の形態３による通信用半導体集積回路装置において、図４に含まれる受信用ＰＬＬ回路の詳細な配置構成例を示す概略図である。図１０は、図９の配置構成例をよりレイアウト的に表したレイアウト概略図である。

図９および図１０に示す通信用半導体集積回路装置（高周波ＩＣチップ）ＲＦ＿ＣＰ３は、チップの外周の一辺の側近に、１個の電圧制御発振回路ブロックＶＣＯ＿ＢＫ３が配置され、その上側（チップの内側方向）に２個の電圧制御発振回路ブロックＶＣＯ＿ＢＫ１，ＶＣＯ＿ＢＫ２が左右に隣接して配置されている。ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３のそれぞれは、そのインダクタＬ１，Ｌ２がチップの外側に近くなるように（すなわち論理回路ブロックＬＯＧＩＣ１から遠くなるように）配置されている。また、ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３が配置された領域の隣には、２次のループフィルタＦＬＴ＿Ａを含んだシンセサイザブロックＳＹＮが配置される。ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３のそれぞれには、１次のループフィルタＦＬＴ＿Ｂが配置される。ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３は、図４におけるＶＣＯ＿ＲＸ１〜ＶＣＯ＿ＲＸ３にそれぞれ該当し、ＳＹＮは、図４におけるＳＹＮ＿ＲＸに該当する。

ここで、特に限定はされないが、ＶＣＯ＿ＢＫ３（ＶＣＯ＿ＲＸ３）は、Ｗ−ＣＤＭＡ方式のバンド１（２ＧＨｚ帯）／５（８５０ＭＨｚ帯）／９（１．８ＧＨｚ帯）用であり、ＶＣＯ＿ＢＫ１（ＶＣＯ＿ＲＸ１）は、ＧＳＭ方式用であり、ＶＣＯ＿ＢＫ２（ＶＣＯ＿ＲＸ２）は、Ｗ−ＣＤＭＡ方式のバンド１１（１．５ＧＨｚ帯）用である。ＶＣＯ＿ＢＫ１〜ＶＣＯ＿ＢＫ３の配置の内、最もスプリアス特性に優れるのは、スプリアス源から離れたＶＣＯ＿ＢＫ３と考えられ、本実施の形態では、このＶＣＯ＿ＢＫ３を、帯域の切り替えに伴い最もスプリアス特性に弱いと予想されるＷ−ＣＤＭＡ方式のバンド１／５／９用としている。

図１１は、図９の配置構成例と図１５の配置構成例とでスプリアス特性を比較した結果を示すものであり、実測データの一例を示すものである。具体的には、ＶＣＯ＿ＢＫ１（ＶＣＯ１）に対して、約３．４ＧＨｚ〜約４ＧＨｚの範囲で適宜クロック信号を出力させ、そのクロック信号のスペクトル観測を行っている。図１１は、その一例であり、３．７６ＧＨｚを中心周波数として、２．１６ＭＨｚのスプリアスを観測した結果である。図９の配置構成例（ａｆｔｅｒ）を用いることで、図１５の配置構成例（ｂｅｆｏｒｅ）と比較して、２．１６ＭＨｚのスプリアスが約９ｄＢ改善されていることがわかる。なお、２．１６ＭＨｚは、ＧＳＭ、ＥＤＧＥのビットレート２７０ｋＨｚの倍数（８倍）に相当し、オーバーサンプリングで信号処理したときのスプリアスに該当する。

以上、本実施の形態３のＰＬＬ回路およびそれを備えた通信用半導体集積回路装置を用いることで、代表的には、実施の形態１および実施の形態２で述べた効果を合わせて、ＰＬＬ回路のスプリアス特性を更に向上させることが可能となる。なお、ここでは、図４のような配置構成例を想定して受信用ＰＬＬ回路を例に説明を行ったが、勿論、送信用ＰＬＬ回路に対しても、その周辺からある程度のノイズが結合することが考えられるため、これに適用しても効果が得られる。

（実施の形態４）
本実施の形態４では、実施の形態３で述べたような電圧制御発振回路ブロックＶＣＯ＿ＢＫを４個搭載した場合の配置構成例を示す。図１２は、本発明の実施の形態４による通信用半導体集積回路装置において、それに含まれるＰＬＬ回路の詳細な配置構成例を示す概略図である。

図１２に示す通信用半導体集積回路装置（高周波ＩＣチップ）ＲＦ＿ＣＰ４は、チップの外周の一辺の側近で、この辺に沿って２個の電圧制御発振回路ブロックＶＣＯ＿ＢＫ１２，ＶＣＯ＿ＢＫ１４が左右に隣接して配置され、その上側（チップの内側方向）に２個の電圧制御発振回路ブロックＶＣＯ＿ＢＫ１１，ＶＣＯ＿ＢＫ１３が左右に隣接して配置されている。ＶＣＯ＿ＢＫ１１〜ＶＣＯ＿ＢＫ１４のそれぞれは、そのインダクタＬ１，Ｌ２がチップの外側に近くなるように配置されている。また、ＶＣＯ＿ＢＫ１１〜ＶＣＯ＿ＢＫ１４が配置された領域の右隣には、２次のループフィルタＦＬＴ＿Ａを含んだシンセサイザブロックＳＹＮが配置される。ＶＣＯ＿ＢＫ１１〜ＶＣＯ＿ＢＫ１４のそれぞれには、１次のループフィルタＦＬＴ＿Ｂが配置される。

このような配置構成例を用いることで、代表的には、実施の形態３の場合と同様のスプリアス特性の向上効果を得ることが可能となる。なお、このような配置構成例は、例えば、このＶＣＯ＿ＢＫ１１〜ＶＣＯ＿ＢＫ１４からのキャリア信号を用いて処理を行う送信回路ブロックや受信回路ブロック（例えばミキサ回路等）が、ＶＣＯ＿ＢＫ１１〜ＶＣＯ＿ＢＫ１４の近辺にある場合に好適となる。すなわち、この場合、例えばＶＣＯ＿ＢＫ１１およびＶＣＯ＿ＢＫ１２の左側やＶＣＯ＿ＢＫ１１およびＶＣＯ＿ＢＫ１３の上側（チップの内側）である。

（実施の形態５）
本実施の形態５では、前述した実施の形態４を変形した配置構成例について説明する。図１３は、本発明の実施の形態５による通信用半導体集積回路装置において、それに含まれるＰＬＬ回路の詳細な配置構成例を示す概略図である。図１３に示す通信用半導体集積回路装置（高周波ＩＣチップ）ＲＦ＿ＣＰ５は、チップの外周の一辺の側近に、電圧制御発振回路ブロックＶＣＯ＿ＢＫ１２が配置され、その上側（チップの内側方向）に隣接して電圧制御発振回路ブロックＶＣＯ＿ＢＫ１１が配置される。同様に、このチップの外周の一辺の側近に、電圧制御発振回路ブロックＶＣＯ＿ＢＫ１４が配置され、その上側に隣接して電圧制御発振回路ブロックＶＣＯ＿ＢＫ１３が配置される。そして、ＶＣＯ＿ＢＫ１１，ＶＣＯ＿ＢＫ１２が配置された領域と、ＶＣＯ＿ＢＫ１３，ＶＣＯ＿ＢＫ１４が配置された領域の間の領域に、２次のループフィルタＦＬＴ＿Ａを含んだシンセサイザブロックＳＹＮが配置されている。ＶＣＯ＿ＢＫ１１〜ＶＣＯ＿ＢＫ１４のそれぞれは、そのインダクタＬ１，Ｌ２がチップの外側に近くなるように配置されている。また、ＶＣＯ＿ＢＫ１１〜ＶＣＯ＿ＢＫ１４のそれぞれには、１次のループフィルタＦＬＴ＿Ｂが配置される。

このような配置構成例を用いることで、代表的には、実施の形態４の場合と同様のスプリアス特性の向上効果を得ることが可能となる。更に、図１２の配置構成例と比較して、ＳＹＮからＶＣＯ＿ＢＫ１１およびＶＣＯ＿ＢＫ１２に到るまでの配線長を短くできるため、これに伴うスプリアス特性の向上効果も得ることが可能となる。なお、このような配置構成例は、例えば、このＶＣＯ＿ＢＫ１１〜ＶＣＯ＿ＢＫ１４からのキャリア信号を用いて処理を行う送信回路ブロックや受信回路ブロック（例えばミキサ回路等）が、このＰＬＬ回路の領域の上側にある場合に好適となる。あるいは、ＶＣＯ＿ＢＫ１１およびＶＣＯ＿ＢＫ１２の左側に、これらのキャリア信号を用いて処理を行う回路が配置され、ＶＣＯ＿ＢＫ１３およびＶＣＯ＿ＢＫ１４の右側に、これらのキャリア信号を用いて処理を行う回路が配置されるような場合に好適となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、これまでの各実施の形態では、ＰＬＬ回路内に複数の電圧制御発振回路（ＶＣＯ）を搭載する場合で説明を行ったが、ＶＣＯを１個搭載する場合に適用しても有益となる。すなわち、この１個のＶＣＯに近接して１次のループフィルタ（ＦＬＴ＿Ｂ）を搭載したり、この１個のＶＣＯのインダクタ（Ｌ１，Ｌ２）をチップの外側に近くなるように配置することでも、スプリアス特性の向上効果を得ることができる。この場合、図５等からも判るように、例えば、この１個のＶＣＯとＦＬＴ＿Ｂ間の配線長が、２次のループフィルタ（ＦＬＴ＿Ａ）とＦＬＴ＿Ｂ間の配線長よりも短くなり得る。また、図３のＰＬＬ回路は、チャージポンプ回路ＣＰを用いた構成例となっているが、広く知られているように、これを用いない構成であってもよい。

本実施の形態による通信用半導体集積回路装置は、特に、複数のＶＣＯを含んだＰＬＬ回路を搭載し、マルチバンドの無線通信に対応してベースベンド信号との間で変調および復調などを行う高周波ＩＣチップに適用して有効な技術であり、これに限らず、ＰＬＬ回路を含むＩＣチップ全般に対して広く適用可能である。

本発明の前提として検討したＶＣＯを示すものであり、（ａ）は、その構成例を示す回路図、（ｂ）は、（ａ）のレイアウト構成例を示す概略図、（ｃ）は、（ａ）の動作例を示す説明図である。 図１のＶＣＯを簡略して表示したものであり、（ａ）は回路の簡略表示、（ｂ）はレイアウトの簡略表示である。 本発明の実施の形態１による通信用半導体集積回路装置において、それに含まれるＰＬＬ回路の構成例を示す回路図である。 本発明の実施の形態１による通信用半導体集積回路装置において、そのレイアウト構成例を示す概略図である。 図４の通信用半導体集積回路装置において、その受信用ＰＬＬ回路の詳細な配置構成例を示す概略図である。 図４の通信用半導体集積回路装置内のＰＬＬ回路において、そのＶＣＯの選択動作の一例を説明する回路図である。 図５のＰＬＬ回路において、それに含まれるインダクタおよび容量の一部の概略構成例を示すデバイス断面図である。 本発明の実施の形態２による通信用半導体集積回路装置において、図４に含まれる受信用ＰＬＬ回路の詳細な配置構成例を示す概略図である。 本発明の実施の形態３による通信用半導体集積回路装置において、図４に含まれる受信用ＰＬＬ回路の詳細な配置構成例を示す概略図である。 図９の配置構成例をよりレイアウト的に表したレイアウト概略図である。 図９の配置構成例と図１５の配置構成例とでスプリアス特性を比較した結果を示すものである。 本発明の実施の形態４による通信用半導体集積回路装置において、それに含まれるＰＬＬ回路の詳細な配置構成例を示す概略図である。 本発明の実施の形態５による通信用半導体集積回路装置において、それに含まれるＰＬＬ回路の詳細な配置構成例を示す概略図である。 本発明の前提として検討した通信用半導体集積回路装置において、それに含まれるＰＬＬ回路内に複数のＶＣＯを搭載した場合の配置構成例を示す概略図である。 図１４とは異なる配置構成例を示す概略図である。

符号の説明

ＢＦ＿ＳＹＮ バッファ回路
Ｃ 容量
Ｃ＿ＳＴ ステップ容量ブロック
Ｃ＿ＶＲ バラクタ容量ブロック
ＣＢ 回路ブロック
ＣＬＫ＿ＲＥＦ 基準クロック生成回路
ＣＮＴ コンタクト層
ＣＰ チャージポンプ回路
ＣＶ 可変容量
ＣＶ＿ＢＫ 可変容量ブロック
ＤＣＸＯ 水晶発振回路
ＤＦ 拡散層
ＤＩＧ＿ＦＬＴ ディジタルフィルタ回路
ＤＩＬ ディジタルインタフェース回路
ＤＲＶ ドライバブロック
ＤＶ ドライバ回路
ＦＬＴ＿Ａ，ＦＬＴ＿Ｂ ループフィルタ
ＧＮＤ 接地電源電圧
Ｉ／Ｆ ベースバンドインタフェース回路
ＩＳＬ 絶縁層
ＩＳ，ＩＣＧ，ＩＤＩＳ 電流源
Ｌ インダクタ
Ｌ＿ＢＫ インダクタブロック
ＬＯＧＩＣ 論理回路ブロック
Ｍ，ＴＰ メタル配線層
ＭＬ 配線層
ＭＮ ＮＭＯＳトランジスタ
ＮＤＩＶ 分周回路
ＰＡＤ パッド
ＰＤ 位相検出回路
ＰＯ ポリシリコン層
Ｒ 抵抗
ＲＦ＿ＣＰ 高周波ＩＣチップ
ＲＮ 負性抵抗回路
ＲＮ＿ＢＫ 負性抵抗ブロック
ＲＸ 受信回路ブロック
ＳＵＢ 半導体基板
ＳＷ スイッチ
ＳＹＮ，ＳＹＮ＿ＴＸ，ＳＹＮ＿ＲＸ シンセサイザブロック
ＴＸ 送信回路ブロック
ＶＣＣ 電源電圧
ＶＣＯ，ＶＣＯ＿ＲＸ，ＶＣＯ＿ＴＸ 電圧制御発振回路
ＶＣＯ＿ＢＫ 電圧制御発振回路ブロック
ＶＤ バラクタダイオード
Ｖｃｔｌ 電圧制御信号

Claims (11)

1. それぞれが電圧制御信号に応じた発振周波数の第１クロック信号を生成する複数の電圧制御発振回路と、
   前記複数の電圧制御発振回路の中から選択された１個の電圧制御発振回路によって生成された前記第１クロック信号を分周して第２クロック信号を生成する分周回路と、
   基準信号となる第３クロック信号と前記第２クロック信号との位相差を検出する位相検出回路と、
   前記位相検出回路の出力が入力される第１ループフィルタ、およびその後段に設けられる第２ループフィルタを含み、前記位相検出回路の検出結果に基づいて前記第１ループフィルタおよび前記第２ループフィルタを介して前記電圧制御信号を生成するループフィルタ部とを備え、
   前記第１ループフィルタは、前記位相検出回路に近接して配置され、
   前記第２ループフィルタは、前記複数の電圧制御発振回路にそれぞれ対応して複数設けられ、
   前記複数の第２ループフィルタのそれぞれは、自身に対応する電圧制御発振回路に近接して配置されることを特徴とするＰＬＬ回路。
2. 請求項１記載のＰＬＬ回路において、
   前記第２ループフィルタは、前記第１ループフィルタよりも高い極周波数を持つことを特徴とするＰＬＬ回路。
3. 請求項１記載のＰＬＬ回路において、
   前記第２ループフィルタは、１次の特性を持つことを特徴とするＰＬＬ回路。
4. 電圧制御信号に応じた発振周波数の第１クロック信号を生成する電圧制御発振回路と、
   前記第１クロック信号を分周して第２クロック信号を生成する分周回路と、
   基準信号となる第３クロック信号と前記第２クロック信号との位相差を検出する位相検出回路と、
   前記位相検出回路の出力が入力される第１ループフィルタ、およびその後段に設けられる第２ループフィルタを含み、前記位相検出回路の検出結果に基づいて前記第１ループフィルタおよび前記第２ループフィルタを介して前記電圧制御信号を生成するループフィルタ部とを備え、
   前記電圧制御発振回路と前記第２ループフィルタの間の配線長は、前記第１ループフィルタと前記第２ループフィルタの間の配線長よりも短いことを特徴とするＰＬＬ回路。
5. 請求項４記載のＰＬＬ回路において、
   前記第２ループフィルタは、前記第１ループフィルタよりも高い極周波数を持つことを特徴とするＰＬＬ回路。
6. 請求項４記載のＰＬＬ回路において、
   前記第２ループフィルタは、１次の特性を持つことを特徴とするＰＬＬ回路。
7. 所定の周波数のキャリア信号を生成するＰＬＬ回路と、
   前記キャリア信号を用いて、ベースバンド信号に対してアップコンバートまたはダウンコンバートを行う送信回路または受信回路とを含み、
   前記送信回路または受信回路と前記ＰＬＬ回路は、１つの半導体チップ上に形成され、
   前記ＰＬＬ回路は、
   それぞれが電圧制御信号に応じた発振周波数の第１クロック信号を生成する複数の電圧制御発振回路と、
   前記複数の電圧制御発振回路の中から選択された１個の電圧制御発振回路によって生成された前記第１クロック信号を分周して第２クロック信号を生成する分周回路と、
   基準信号となる第３クロック信号と前記第２クロック信号との位相差を検出する位相検出回路と、
   前記位相検出回路の出力が入力される第１ループフィルタ、およびその後段に設けられる第２ループフィルタを含み、前記位相検出回路の検出結果に基づいて前記第１ループフィルタおよび前記第２ループフィルタを介して前記電圧制御信号を生成するループフィルタ部とを備え、
   前記第１ループフィルタは、前記位相検出回路に近接して配置され、
   前記第２ループフィルタは、前記複数の電圧制御発振回路にそれぞれ対応して複数設けられ、
   前記複数の第２ループフィルタのそれぞれは、自身に対応する電圧制御発振回路に近接して配置されることを特徴とする通信用半導体集積回路装置。
8. 請求項７記載の通信用半導体集積回路装置において、
   前記第２ループフィルタは、前記第１ループフィルタよりも高い極周波数を持つことを特徴とする通信用半導体集積回路装置。
9. 請求項７記載の通信用半導体集積回路装置において、
   前記第２ループフィルタは、１次の特性を持つことを特徴とする通信用半導体集積回路装置。
10. 請求項７記載の通信用半導体集積回路装置において、
    前記複数の電圧制御発振回路のいずれか１個となる第１電圧制御発振回路は、前記半導体チップの辺の１つとなる第１辺の側近に配置され、
    前記複数の電圧制御発振回路の他のいずれか１個となる第２電圧制御発振回路は、前記第１辺との距離が前記第１電圧制御発振回路よりも遠くなるように配置されることを特徴とする通信用半導体集積回路装置。
11. 請求項１０記載の通信用半導体集積回路装置において、
    前記複数の電圧制御発振回路のそれぞれは、
    前記電圧制御信号に応じて容量値が変化する可変容量と、
    前記可変容量との間で共振動作を行うインダクタとを含み、
    前記第１電圧制御発振回路は、それに含まれる前記インダクタが前記半導体チップの内側ではなく前記第１辺に近くなるようにレイアウトされ、
    前記第２電圧制御発振回路は、それに含まれる前記インダクタが前記半導体チップの内側ではなく前記第１辺に近くなるようにレイアウトされることを特徴とする通信用半導体集積回路装置。

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