JP2006041818A5

JP2006041818A5 -

Info

Publication number: JP2006041818A5
Application number: JP2004217509A
Authority: JP
Filing date: 2004-07-26
Publication date: 2007-06-28
Anticipated expiration: 2024-07-26

Claims

ディジタルデータを受信するレシーバ回路を有する半導体装置であって、
前記レシーバ回路は、入力された前記ディジタルデータを基準電圧と比較しバイナリデータを出力する差動コンパレータと、前記差動コンパレータからの出力をクロック信号に応じて取り込んで出力信号を出すラッチと、前記差動コンパレータからの出力信号と前記ラッチの出力信号に基き遅延量を決定する遅延制御回路と、前記遅延制御回路の出力信号を受けて前記ラッチへ信号を送る遅延可変回路とからなり、
前記ラッチは、前記遅延制御回路からの遅延量情報に基づき、前記遅延可変回路により出力される遅延されたクロック信号をトリガとして前記差動コンパレータの出力を取り込むことを特徴とする半導体装置。
前記遅延制御回路は、前記差動コンパレータの出力信号と前記ラッチの出力信号に基き、前記ディジタルデータの切替えを検出し切替え信号を生成するデータ切替え検出手段と、
前記ラッチの出力信号を用いて、データサイクル毎の前記半導体装置に入力される前記ディジタルデータの入力波形の電圧を保持する電圧保持手段とを有し、
前記電圧保持手段からの状態信号と前記データ切替え検出手段からの前記切替え信号との積を取ることにより遅延可変信号を生成することを特徴とする請求項１に記載の半導体装置。
前記電圧保持機能は、抵抗と容量を含む１次回路により構成されることを特徴とする請求項２に記載の半導体装置。
ディジタルデータを受信するレシーバ回路を有する半導体装置であって、
前記レシーバ回路は、入力された前記ディジタルデータを基準電圧と比較しバイナリデータを出力する差動コンパレータと、クロック信号に応じて出力信号を出力するラッチと、前記差動コンパレータからの出力信号と前記ラッチの出力信号に基き遅延量を決定する遅延制御回路と、前記遅延制御回路の出力信号を受けて前記ラッチへ信号を送る遅延可変回路とからなり、
前記コンパレータの出力信号は、前記遅延制御回路からの遅延情報に基づき前記遅延可変回路により遅延され、前記遅延された前記コンパレータの出力信号を、前記ラッチへクロック信号トリガタイミングで取り込むことを特徴とする半導体装置。
前記遅延制御回路は、前記差動コンパレータの出力信号と前記ラッチの出力信号に基き、前記ディジタルデータの切替えを検出し切替え信号を生成するデータ切替え検出手段と、
前記ラッチの出力信号を用いて、データサイクル毎の前記半導体装置に入力される前記ディジタルデータの入力波形の電圧を保持する電圧保持手段とを有し、
前記電圧保持手段からの状態信号と前記データ切替え検出手段からの前記切替え信号との積を取ることにより遅延可変信号を生成することを特徴とする請求項４に記載の半導体装置。
前記電圧保持機能は、抵抗と容量を含む１次回路により構成されることを特徴とする請求項５に記載の半導体装置。
ジッタ低減用自動調整用のシーケンスを有する半導体装置において、
前記半導体装置に有限のデータサイクルの幅を持つパルス信号と、前記パルス信号と同期したストローブ信号が入力され、
前記ストローブ信号を用いて前記パルス信号の立上り時間と、前記パルスの立下り時間との差を計測し求めた遅延差時間を、前記遅延可変回路へ入力する遅延量として前記遅延可変回路に設定することを特徴とする請求項１乃至６のいずれかに一に記載の半導体装置。
ジッタ低減用自動調整用のシーケンスを有する半導体装置において、
前記半導体装置に有限のデータサイクルの幅を持つパルス信号と、前記パルス信号と同期したストローブ信号が入力され、
前記シーケンスにおけるｉ番目の動作状態をパラメータｉで識別する時、
前記半導体装置にパラメータｉのデータサイクル幅を持つパルス信号と、前記パルス信号と同期した前記ストローブ信号が入力され、前記ストローブ信号を用いて前記パルス信号の立上り時間と、前記パルスの立下がり時間との差を計測し、計測された前記時間の差を前記遅延可変回路のｉ番目の遅延量として前記遅延制御回路に設定し、
ｉを１からｎまで繰り返して遅延量調整を行なうことを特徴とする請求項１乃至６のいずれかに一に記載の半導体装置。
複数のＤＲＡＭと、
前記複数のＤＲＡＭに信号線により接続され、制御・アドレス信号およびストローブ信号を前記複数のＤＲＡＭに伝送するレジスタとを有し、
前記複数のＤＲＡＭの各々には、請求項１乃至８に記載の半導体装置により構成されたデータ入力回路が搭載されていることを特徴とするメモリ素子。
請求項９に記載のメモリ素子を、複数個搭載するメモリモジュールであって、
前記メモリ素子に送信される制御・アドレス信号は、前記メモリモジュールに搭載されたレジスタにより前記メモリ素子に分配され、分配された前記制御・アドレス信号のデータ取り込み用の前記メモリ素子にジッタ低減機能を有するレシーバ回路を用いたことを特徴とするメモリモジュール。
ディジタルデータを受信するレシーバ回路を有する半導体装置であって、
前記レシーバ回路は、入力された前記ディジタルデータを基準電圧と比較しバイナリデータを出力する第１および第２の差動コンパレータと、前記第２の差動コンパレータの基準電圧を設定する可変電圧源と、前記ディジタルデータを所定の時間保持し出力するラッチと、前記第１および第２の差動コンパレータからの出力信号のどちらかを選択し前記ラッチに伝送する切替えスイッチと、前記第１の差動コンパレータからの出力信号と前記ラッチの出力信号に基き参照電圧を決定する制御回路とからなり、
前記可変電圧源は、前記制御回路から制御され前記第２の差動コンパレータに対する参照電圧を決定し、決定された前記参照電圧に応じて前記コンパレータの出力信号が遅延され、遅延された前記コンパレータの出力信号は前記切替えスイッチを介して、前記ラッチに対してデータ信号として取り込まれることを特徴とする半導体装置。
ディジタルデータを受信するレシーバ回路を有する半導体装置であって、
前記レシーバ回路は、入力された前記ディジタルデータを基準電圧と比較しバイナリデータを出力する第１および第２の差動コンパレータと、前記第２の差動コンパレータの基準電圧を設定する可変電圧源と、前記ディジタルデータを所定の時間保持し出力するラッチと、前記第１および第２の差動コンパレータからの出力信号のどちらかを選択し前記ラッチに伝送する切替えスイッチと、前記第１の差動コンパレータからの出力信号と前記ラッチの出力信号に基き参照電圧及び遅延量を決定する制御回路と、前記制御回路から信号を受け、前記遅延量を前記ラッチに伝送する遅延可変回路とからなり、
前記可変電圧源は、前記制御回路からの参照電圧情報に基き制御され前記第２の差動コンパレータに対する参照電圧を決定し、決定された前記参照電圧に応じて前記コンパレータの出力信号が遅延され、遅延された前記コンパレータの出力信号を前記切替えスイッチを介して、前記ラッチはデータ信号として取り込み、さらに前記ラッチは、前記制御回路からの遅延量情報に基づき、前記遅延可変回路により出力される遅延されたクロック信号をトリガとして前記差動コンパレータの出力を取り込むことを特徴とする半導体装置。
ディジタルデータを受信するレシーバ回路を有する半導体装置であって、
前記レシーバ回路は、入力された前記ディジタルデータを基準となる参照電圧と比較しバイナリデータを出力する差動コンパレータと、前記差動コンパレータの参照電圧を設定する可変電圧源と、前記ディジタルデータを所定の時間保持し出力するラッチと、
前記差動コンパレータからの出力信号に基づき参照電圧を決定する参照電圧制御回路からなり、
前記可変電圧源は、前記参照電圧制御回路から制御され前記の差動コンパレータに対する参照電圧を出力し、出力された前記参照電圧に応じて前記コンパレータの出力信号タイミングが調整されることを特徴とする半導体装置。
請求項１３の半導体装置において、前記参照電圧制御回路は、データパターンの履歴に対応した内部状態を有し、各状態に応じて参照電圧を制御し、
各状態における参照電圧は、前記コンパレータの入力信号がデータサイクルの中心の時刻にとる電圧値に近くなるように設定されていることを特徴とする半導体装置。