CN100392760C - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN100392760C
CN100392760C CNB031589014A CN03158901A CN100392760C CN 100392760 C CN100392760 C CN 100392760C CN B031589014 A CNB031589014 A CN B031589014A CN 03158901 A CN03158901 A CN 03158901A CN 100392760 C CN100392760 C CN 100392760C
Authority
CN
China
Prior art keywords
memory
data
semiconductor storage
transmits
access
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB031589014A
Other languages
English (en)
Other versions
CN1495795A (zh
Inventor
白子典彦
大庭敦
吉村芳正
中山武志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronic Components Design Corp
Renesas Technology Corp
Original Assignee
Renesas Electronic Components Design Corp
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronic Components Design Corp, Renesas Technology Corp filed Critical Renesas Electronic Components Design Corp
Publication of CN1495795A publication Critical patent/CN1495795A/zh
Application granted granted Critical
Publication of CN100392760C publication Critical patent/CN100392760C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Abstract

本发明提供一种内部数据传送过程中在外部CPU请求传送时能够进行冲突仲裁的，其闪速存储器和伪SRAM设于MCP内的半导体存储装置。在闪速存储器60和内装伪SRAM40的RAM10设于MCP的半导体装置中，作为对伪SRAM40的控制信号，规定控制闪速存储器60与伪SRAM40之间的数据传送的内部传送用控制信号和控制外部CPU70与伪SRAM40之间的数据传送的外部传送用控制信号。在闪速存储器60与伪SRAM40之间的内部数据传送过程中，外部CPU70向伪SRAM40请求存取时，RAM10内的闪速控制器20控制内部传送用控制信号，以中断其内部数据传送。

Description

半导体存储装置
技术领域
本发明涉及用于携带电话机等小型信息终端的存储系统。
背景技术
携带电话机等小型信息终端的存储系统，主要是由作为存储CPU的指令代码和各种数据用的条形(linear)闪速存储器和作为CPU的工作区用于暂时存储数据的SRAM构成。尤其是，在安装面严格受限的携带电话机等小型信息终端中，采用将这些条形闪速存储器和SRAM收容在一个封装外壳的MCP(Multi Chip Package：多芯片封装)。
近几年，随着终端的高功能化和通信服务的高速化，强烈要求存储容量的大容量化，因此，就存在这些条形闪速存储器和SRAM的容量不足的问题。
作为解决这些问题的对策，通过采用伪SRAM元件能够增大存储容量，而该伪SRAM元件采用与DRAM同样的单晶体管型动态存储单元，并设有与SRAM相同的接口。
另一方面，作为存放用闪速存储器存在这样的问题：适合大容量存储用途的块(扇区)存取类型的AND/NAND型等存放用闪速存储器被制成产品，但由于其规格上的特征，很难与CPU总线直接连接，因此，就需要外设专用的接口电路，或者只能通过与CPU之间的端口连接进行低速存取。并且还有如下的问题：由于不能直接对存放用闪速存储器进行随机存取，因此，为了实现随机存取功能，数据必须一次传送到RAM上，然后由CPU对RAM进行存取，可是在此方法中，需要大容量的RAM。
因而，作为解决这种存放用闪速存储器固有的问题的方法，可以考虑采用存放用闪速存储器的接口电路或内部具有控制功能的伪SRAM元件(参照日本专利申请2001-111259)。由此，能够解决存放用闪速存储器与CPU接口之间的不匹配，而且，能够实现存储容量的大容量化。
但是，在包括如上述的伪SRAM元件的MCP内部的数据传送中，存在以下问题。即，在存放用闪速与伪SRAM之间进行数据传送过程中，如被外部CPU进行存取时，就产生传送请求的冲突，因此，就存在如何仲裁该冲突的问题。
发明内容
本发明为解决上述课题而提出，其目的在于提供一种在存放用闪速与伪SRAM之间进行数据传送动作过程中从外部的CPU存在传送请求时，能够仲裁其冲突的半导体存储装置，而且，在该装置中存放用闪速和伪SRAM封装在一个封装外壳内。
本发明的半导体存储装置是一种将非易失性的第一存储器和具有随机存取功能的第二存储器收容在一个封装外壳内，并能够在第一存储器与第二存储器之间进行内部数据传送的半导体存储装置。所述第二存储器设有伪SRAM。作为对第二存储器的控制信号，规定了控制内部数据传送的内部传送用的控制信号和控制外部CPU与第二存储器之间的数据传送的外部传送用的控制信号。第二存储器在内部设有对第一和第二存储器的数据存取进行控制的控制部，所述控制部包括总线控制电路、寄存器组、定时信号发生器、闪速存储器接口、时钟生成电路、扇区缓冲器以及PSRAM控制器。控制部在内部数据传送过程中从外部CPU向第二存储器请求存取时，控制所述内部传送用的控制信号，以中断其内部数据传送。
具有以上结构的本发明的半导体装置，由于在内部数据传送过程中存在外部存取的请求时中断内部传送，因此，对于存取冲突能够不产生混乱地响应。
控制部在中断内部数据传送时，也可以向外部CPU输出请求等待存取的WAIT信号。通过该WAIT信号，能够使来自CPU的存取一直等待到内部数据传送被中断为止。
另外，控制部在中断了内部数据传送时，也可以保持中断时的地址，并在恢复内部数据传送时从该保持的地址开始传送。因此，能够适当而有效地执行数据传送。
另外，控制部在内部数据传送的中断过程中，如预定时间内没有来自外部CPU的对第二存储器的存取时，也可以恢复被中断的内部数据传送。因此，在CPU的外部存取可靠完成后，能够恢复内部数据传送。
另外，控制部可以设有保存写入来自外部CPU的内部数据传送的中断指令的位的部件。因此，即使对于来自那些不持有WAIT信号输入的CPU的存取也能够仲裁存取冲突。
另外，也可以将第二存储器的存储区域分割成多个存储体。因此，即使是在内部传送过程中，对于不进行第一存储器和第二存储器之中的数据传送的伪SRAM的存储体的CPU70存取，不需要进行仲裁而可立即进行数据传送。
另外，第二存储器可以是具有双端口功能的存储器。因此，第二存储器总是可以被存取，而且，在内部传送过程中不需要中断数据传送之类的冲突仲裁处理。
另外，控制部在电源接通时，也可以将存放到第一存储器的预定的数据，自动传送给所述第二存储器的预定的区域。通过在电源接通时将传送到第二存储器的预定的数据存放到第一存储器，因此，不需要存放预定数据的专用存储器，而且，能够减小电路规模并降低制造成本。
这时，控制部最好存放与预定数据有关的传送源地址和传送目的地址，以及传送数据量。这些信息使数据传送成为可能。
另外，也可以在第一存储器中，将存储区域分割成多个扇区，在每一个扇区，设置表示该扇区是否包含在电源接通时自动被传送的数据的标志。通过该标志，能够判断存放到第一存储器的扇区的数据的类别，因此，能够对数据加以管理，以防止不小心改写或消除被存储的数据。
另外，在第二存储器需要进行用以保持数据的刷新动作，而且，该刷新动作只对特定的区域实施时，第二存储器的将电源接通时被自动传送的数据存放的区域，最好被自动设定于刷新动作被实施的特定的区域。由此，能够进行可靠的数据保持动作。
附图说明
图1是本发明的半导体存储装置的结构图(实施例1)。
图2是半导体存储装置的MCP结构的示图。
图3是半导体存储装置的内部传送的中断动作的说明图。
图4是半导体存储装置的内部传送的恢复动作的说明图。
图5是实施例2的半导体存储装置的内部中断位的说明图。
图6是设有包括两个存储体的伪SRAM的本发明半导体存储装置的结构图(实施例3)。
图7是设有双端口伪SRAM的本发明半导体存储装置的结构图(实施例4)。
图8是设置在闪速存储器的各扇区的表示存放到扇区的数据是否为引导码的标志的说明图。
具体实施方式
以下，参照附图就本发明的半导体存储装置的实施例进行详细说明。
实施例1
1.1结构
图1表示了本发明的半导体存储装置的结构。半导体存储装置包括随机存取存储器(以下称为“RAM”)10和存放用闪速存储器(以下简称为“闪速存储器”)60。如图2所示，RAM10和闪速存储器60收容在一个MCP100中。
如图1所示，RAM10与闪速存储器60和CPU70连接。RAM10中设有作为数据存储部的大容量的伪SRAM40。所谓伪SRAM是一种采用与在各单元中包含一个晶体管和一个电容器的一般的DRAM存储单元具有相同结构的单晶体管型动态存储单元的具有与SRAM相同接口规格的大容量存储器。
如图1所示，RAM10中设有生成闪速存储器60和伪SRAM40的动作所需要的控制信号和定时的闪速控制器20。
闪速控制器20中含有：总线控制电路17、寄存器组21、定时信号发生器23、闪速存储器接口(I/F)25、时钟生成电路26、ECC电路27、扇区缓冲器29以及PSRAM控制器31。闪速控制器20例如由与时钟同步生成各种信号的时序逻辑电路(硬件)构成。另外，也可以在闪速控制器20中装有内置型CPU核心和存放其指令代码的存储器，并由它控制硬件。通过以上结构，能够进行更灵活更高级的控制。
另外，RAM10中设有用以切换对伪SRAM40输入的地址和控制信息的选择器33a、33b。选择器33a、33b在伪SRAM40与闪速存储器60之间进行数据传送时和此外的数据传送时，对伪SRAM40进行输入的地址和控制信息之间的切换。
寄存器组21中包括：存放来自CPU70的指令的指令寄存器21a，存放闪速存储器60上的要存取的扇区地址的开始地址寄存器21b，存放伪SRAM40上的要存取的地址的PSRAM地址寄存器21c，存放状态信息的状态寄存器21d以及包含以预定单位对传送数据进行计数所得值的传送计数寄存器21e。
时钟生成电路26利用来自外设的振荡器28的输出来生成基本内部时钟。
ECC电路27对在闪速存储器60和扇区缓冲器29之间传送的数据，在向闪速存储器60写入数据时生成检验代码(ECC编码处理)，从闪速存储器60读出数据时进行错误检测/修正(ECC解码处理)。
定时生成器23生成闪速控制器20内的各块的定时。也就是说，定时生成器23不与CPU70的时钟同步地，从由时钟生成电路26生成的基本内部时钟生成闪速存储器60和伪SRAM40的动作所需的所有定时。
闪速控制器20的动作顺序，由被CPU70写入寄存器组21的各寄存器21a～21e的各种参数和指令确定。也就是说，闪速控制器20按照CPU70写入各寄存器21a～21e的各种参数和指令生成控制信号，并对闪速存储器60和伪SRAM40进行控制。
闪速存储器60与CPU70之间的数据传送，经由扇区缓冲器29进行。另外，PSRAM控制器31通过控制定时生成器23来控制扇区缓冲器29与伪SRAM40之间的数据传送。
1.2RAM与闪速存储器之间的数据传送
以下，就从闪速存储器60到RAM10的数据传送进行说明。首先，如下进行从闪速存储器60到RAM10的数据传送。
CPU70将要读出的闪速存储器60的扇区地址和读出指令写入寄存器组21内的开始地址寄存器21b和指令寄存器21a。扇区地址以指令(CMD)的顺序写入。由地址控制电路15和模式切换/定时控制电路13，检测对指令寄存器21a的写入，如果检测到写入，就将触发信号输入到闪速控制器20。通过该触发信号，转移到由闪速控制器20控制的内部动作。按照写入指令寄存器21a的指令代码，由时钟生成电路26的基准时钟生成闪速存储器60的读出所需要的信号和定时。根据该定时，从设定在扇区地址寄存器21b的扇区读出一个扇区的数据，并经由闪速存储器I/F25传送到扇区缓冲器29。
如下进行从扇区缓冲器到伪SRAM的指定地址的扇区数据的传送。
CPU70在PSRAM地址寄存器21c设定伪SRAM40的写入地址之后，将指令代码写入指令寄存器21a。通过向指令寄存器21a写入指令，闪速控制器20就开始内部动作的控制。通过总线控制电路17，扇区缓冲器29与伪SRAM40之间的总线被连接，而且，通过定时发生器23的控制，数据从扇区缓冲器29内的起始数据被依次地读出到内部总线上，同时从指定地址依次地写入伪SRAM40。如上所述，数据从闪速存储器60传送到RAM10(即伪SRAM40)。从RAM10到闪速存储器60的数据传送也可同样地进行。
1.3中断、恢复内部数据传送的顺序
RAM10在伪SRAM40与闪速存储器60之间进行数据传送过程中，如有从外部CPU70的存取请求，就中止其数据传送。之后，如果CPU70的存取结束，那么将恢复伪SRAM40与闪速存储器60之间的数据传送。以下就其顺序进行说明。
说明顺序之前，先对伪SRAM40的控制信号进行说明。
在伪SRAM40中规定各种信号，作为用于控制来自外部CPU70的存取所引起的数据传送的控制信号。例如以下的控制信号。
/CS1(芯片选择)：在从外部CPU70对伪SRAM40请求进行存取时被激活。
/OE(输出使能)：在能够从伪SRAM40读出数据时被激活。
/WE(写使能)：在能够向伪SRAM40写入数据时被激活。
这里，信号名的“/”记号意指其信号以低电平激活进行动作。例如，从外部CPU70对伪SRAM40进行存取时，外部芯片选择信号/CS1被激活(“L”)。
另外，在伪SRAM40中，规定了只有在内部的闪速存储器60与其它的存储器之间传送数据(以下，将这些在半导体内部的元件之间的数据传送称为“内部传送”)时所使用的如下的控制信号，而且，它们与上述的外部存取所对应的控制信号不同。
/TCE(芯片选择)：在对伪SRAM请求内部传送时被激活。
/RCE(读出使能)：在内部传送过程中能够从伪SRAM读出数据时被激活。
/WCE(写使能)：在内部传送过程中能够向伪SRAM写入数据时被激活。
参照图3，就在内部传送过程中从CPU70向伪SRAM40请求存取时的中断顺序进行说明。
在内部传送过程中，外部芯片选择信号/CS1激活(“L”)时(参照图3(d))，闪速控制器20内的PSRAM控制器31在从外部芯片选择信号/CS1被激活(“L”)的时刻(T1)开始经预定时间(t1)后，将内部传送用的控制信号/TCE、/RCE、/WCE自动设为非激活(“H”)(参照图3(b)、(c))。由此内部传送被中断。预定时间t1设定为：由从外部芯片选择信号/CS1被激活(“L”)的时刻(T1)开始至中断开始为止，正在进行中的传送完全结束所需要的时间。
此时，将被中断的传送源数据的页的地址保持在闪速控制器20内的寄存器中。这里，被中断的页的地址可以将其地址值本身保持在闪速控制器20内的预定的寄存器中，也可以保持内部传送的开始地址和被内部传送的数据的计数值。这是因为，从内部传送的开始地址和被内部传送的数据的计数值，能够很容易计算出被中断的页地址。此时，内部传送的开始地址被保持在开始地址寄存器21b中，被内部传送的数据的计数值被保持在传送计数寄存器21e中。
此时，对于从外部CPU对伪SRAM40的存取，因为由于内部传送的中断处理，响应时间比通常慢，所以闪速控制器20可以向CPU70输出请求等待存取的WAIT信号。
接着，参照图4，就CPU70对伪SRAM40的存取结束后的内部传送的恢复顺序进行说明。
在由于来自CPU70的外部存取而中断内部传送的伪SRAM40中，如果外部存取用芯片使能信号/CS1从外部存取用芯片使能信号/CS1的非激活(“H”)时刻(T2)开始，即使经过预定时间(t2)也未被激活，那么PSRAM控制器31自动地将内部传送用控制信号/TCE设为激活(“L”)，接着，将内部传送用写使能信号/WCE或读出使能信号/RCE设为激活。由此，被中断的内部传送将被恢复。此时，从保持在闪速控制器20内的地址开始恢复传送，因此，能够适当有效地完成数据传送。并且，在恢复传送之前要等待预定时间t2，这是因为：一个外部存取结束之后有可能立刻开始其它的外部存取，因此，一个外部存取结束之后需要判断是否存在此类连续的外部存取。
如上所述，本实施例的半导体存储装置，由于能够对于来自外部的CPU70的存取而中断、恢复执行中的内部传送动作，因此，即使对于内外的存取冲突也能不产生混乱地作出响应。另外，由于具有向外部的CPU70通知内部传送动作在中断处理中的WAIT信号的发送功能和传送恢复地址的恢复功能，无需给CPU70增加不必要的等待时间也能够完成内外的数据传送，并能够提高系统的数据传送性能。
实施例2
在实施例1中，将对伪SRAM40的控制信号分为关于来自半导体存储装置的外部的存取的控制信号和关于半导体存储装置的内部存取的控制信号。将来自外部CPU70的存取请求即芯片选择信号/CS1作为触发来控制内部传送的中断、恢复，但是其定时在很多场合依赖于CPU70，因此，很难确保所期望的性能，且不持有WAIT信号输入的CPU就不能得到仲裁。因而，在本实施例中，就不依赖于CPU70的指令输入定时的内部传送的中断、恢复的顺序进行说明。
如图5所示，在闪速控制器20内的寄存器组21中准备了控制寄存器21x。控制寄存器21x中有用于各种设定的位。例如，设有用于指定写入保护、传送量大小等的位。特别是在本实施例中，该控制寄存器21x设有内部传送中断位22x。该内部传送中断位22x是CPU70指示内部传送的中断的位，在内部传送过程中CPU70请求对伪SRAM40存取时设定在“1”。
也就是说，CPU70向伪SRAM40请求存取时，在内部传送中断位22x设定“1”，并向半导体存储装置通知存在来自主机的存取请求。如该位设定为“1”，闪速控制器20就立即中断内部传送，将各控制线从PSRAM控制器31切换到外部的接口，并把存取权交给CPU70。
控制寄存器21x是可写入和可读出的寄存器，但在中断设定时的读出值被加以控制，使得它实际上一直到完成内部传送中断处理为止保持在“0”，只有在变成能够接受来自外部的控制信号的状态后才被控制返回至“1”。因而，CPU70通过读出该位，能够可靠地确认内部动作状态，且能够消除双方存取的冲突。也就是说，该位为“0”表示内部传送正在进行，为“1”时表示内部传送中断状态。
通过将内部传送中断位22x设定为“0”，使被中断的内部传送恢复。即，由于外部存取是在CPU70的管理之下，因此，CPU70结束外部存取时在中断位22x设定“0”。通过中断位22x被设定为“0”，闪速控制器20判定外部存取已完成，并立即使来自PSRAM控制器31的控制信号有效，恢复被中断的内部传送。此时，作为恢复传送的数据的传送源地址和传送目的地址，使用中断时保持在寄存器组21中的地址。
如上所述，本实施例的半导体存储装置能够不依赖于来自CPU70的指令写入定时，而通过使用表示来自CPU70的中断请求的标志位，处理内外存取的冲突，并能够维持存储器的通用性的同时改善系统的数据传送性能。
实施例3
在实施例1中，由于伪SRAM40只有一个存储空间，因此，在来自闪速存储器60和CPU70的存取冲突时，就需要由闪速控制器20进行仲裁，而且，直到其中任意一方的数据传送完成为止，必须保留另一方的数据传送。因而，在本实施例中，如图6所示，将伪SRAM40′的存储空间分割成两个存储体40a、40b，并能够各自独立控制。因此，即使是在内部传送过程中，对于CPU70对未与闪速存储器60进行数据传送的那个伪SRAM的存储体的存取不需要进行仲裁，能够马上执行数据传送。另外，存在对与闪速存储器60进行数据传送的那个存储体的存取时，通过进行前述实施例所示的数据传送的中断、恢复过程，能够依次处理相冲突的数据传送。
另外，如果确定存放到每个存储体的数据的种类，那么就能够减少来自外部的存取和内部传送之间的冲突的频度。例如，如果将存储体1(40a)作为用户数据专用，将存储体2(40b)作为操作系统和应用顺序专用，那么存取存储体2(40b)的基本上只是CPU70，而且，发生存取冲突的只限定于处理存储体1的用户数据的场合，因此，能够实质上降低冲突的频度，提高系统的效率。
另外，在本实施例中，就分割成两个存储体的场合进行了说明，但根据系统构成、用途也可以分割成更多的存储体。
实施例4
图7表示半导体存储装置的又一实施例的结构。在本实施例中，作为内设的随机存取存储器，使用具有双端口功能的伪SRAM40″。对于具有双端口功能的伪SRAM40″，可以同时进行数据的写入和读出，而且，对伪SRAM40″的来自CPU和闪速存储器双方的同时存取不需要仲裁。
如图7所示，通过使伪SRAM40″与CPU70之间和伪SRAM40″与闪速存储器60之间的数据总线与双端口对应，CPU70和闪速存储器60能够各自常时存取伪SRAM40″，因此，就不需要在内部传送过程中使数据传送中断的冲突仲裁处理。
也就是说，在伪SRAM40″上的同一存储空间装入顺序代码和用户数据的场合，不必为了避免存取冲突而准备顺序代码存放专用的存储体和存储器，因此，与前述的实施例相比，能够进一步减少芯片大小和制造成本，而且，能够改善对外部存取的响应性。
实施例5
以下，就前述实施例中所示的各半导体存储装置中的，本发明的引导码传送功能进行说明。
本发明的“引导传送功能”，是指电源接通复位信号(指示半导体存储装置的电源接通时的复位的信号)成为激活时，从闪速存储器(60)的预定区域向伪SRAM40、40′...的预定区域自动传送数据的功能。此时，被传送的数据是在电源接通时CPU70最初读入的数据即引导码。该引导码存储在闪速存储器(60)的预定区域。
在电源接通复位信号成为激活时，设在RAM10内的闪速控制器20的寄存器组21被初始化，各寄存器的值被设定为缺省值。该缺省值设定为执行引导传送所必需的值，由此，引导码被与电源接通复位相连动地传送。引导码的传送所必需的数据包括：闪速存储器60的传送源数据的起始地址，伪SRAM40...上的传送目的地的起始地址，以及传送扇区数。这些信息如以下所示作为缺省值设定在预定的寄存器中。
[表]
  寄存器   缺省值的内容
  开始地址寄存器   闪速存储器上的传送源数据的起始地址
  PSRAM地址寄存器   伪SRAM上的传送目的地的起始地址
传送计数寄存器   引导传送的扇区总数(引导码的大小)
随着电源接通复位，寄存器组21的各寄存器的值被设定在缺省值，当最后设定指令寄存器21a的值时，根据寄存器的缺省值，自动开始从闪速存储器60的预定区域向伪SRAM40...的预定区域存放引导码。
如上所述，通过电源接通的同时在伪SRAM40...中装入引导码，不必准备用于存放传统的系统所必需的引导码的专用的存储器，因此，能够减少半导体存储装置的构成部件数，从而，能够降低制造成本并减小安装面积。
由于作为引导码的装入目的地的伪SRAM40...使用DRAM单元，因此，为了保持数据就必须定期地进行刷新动作。并且，为了达到降低耗电的目的刷新动作中有一种对存储单元区域进行分割，只对必要的区域作为数据保持区域进行刷新的动作(以下称为“部分刷新”)。因而，与引导传送同时地，将伪SRAM上的存放引导码的区域作为数据保持区域自动地加以设定，从而对伪SRAM上的存放引导码的区域进行部分刷新。通过这样的设定和部分刷新，能够可靠地保持传送的引导码，并将耗电抑制到最小限度。另外，对于存放引导码的区域以外的区域，也可以根据其必要性作为数据保持区域进行设定。
另外，如图8所示，在闪速存储器60的各扇区，也可以加上表示存储在该扇区的数据是否为引导码的标志61。由此，即使引导码被分割存储在不同的存储块，也能够根据该标志61检索引导码并执行其传送。另外，通过参照该标志61，能够判断存储在该扇区的数据的类别，因此，能够进行管理以防止不小心改写或消除存储的数据。例如，在存放用户数据的场合，就能够防止不小心改写或消除其数据。
另外，在各扇区也可以设置表示该扇区的下一个扇区是否存放引导码的标志。由此也可以得到与上述的标志61相同的效果。
根据本发明，将非易失性的第一存储器和可随机存取的第二存储器封装在一个封装外壳的半导体存储装置，在第一存储器和第二存储器之间的数据传送动作过程中外部的CPU请求传送时，能够进行冲突的仲裁。
另外，由于在电源接通时从第一存储器向第二存储器自动存放预定的数据，因此，不需要存储预定数据的专用的存储部件，从而能够降低电路规模和制造成本。

Claims (11)

1.一种将非易失性的第一存储器和具有随机存取功能的第二存储器收容在一个封装外壳内，并能够在第一存储器与第二存储器之间进行内部数据传送的半导体存储装置，其特征在于：
所述第二存储器设有SRAM，所述第二存储器包括，控制内部数据传送的内部传送用的控制信号和控制外部CPU与第二存储器之间的数据传送的外部传送用的控制信号；
所述第二存储器中内设对所述第一和第二存储器的数据存取进行控制的控制部，所述控制部包括总线控制电路、寄存器组、定时信号发生器、闪速存储器接口、时钟生成电路、扇区缓冲器以及PSRAM控制器；
在内部数据传送过程中外部CPU向第二存储器请求存取时，所述控制部控制所述内部传送用的控制信号，以中断其内部数据传送。
2.如权利要求1所述的半导体存储装置，其特征在于：所述控制部在内部数据传送中断时，向外部CPU输出请求存取等待的信号。
3.如权利要求1所述的半导体存储装置，其特征在于：所述控制部在内部数据传送中断后，保持中断时的地址，在恢复内部数据传送时从该保持的地址开始传送。
4.如权利要求1所述的半导体存储装置，其特征在于：在内部数据传送的中断过程中，如预定时间内没有来自外部CPU的对第二存储器的存取，所述控制部恢复被中断的内部数据传送。
5.如权利要求1所述的半导体存储装置，其特征在于：所述控制部设有存放表示来自外部CPU的内部数据传送的中断指令的位的部件。
6.如权利要求1至权利要求5中任一项所述的半导体存储装置，其特征在于：所述第二存储器的存储区域分割成多个存储体。
7.如权利要求1至权利要求5中任一项所述的半导体存储装置，其特征在于：所述第二存储器是具有双端口功能的存储器。
8.如权利要求1所述的半导体存储装置，其特征在于：所述控制部在电源接通时将存放到所述第一存储器的预定数据，自动传送给所述第二存储器的预定区域。
9.如权利要求8所述的半导体存储装置，其特征在于：所述控制部中存放与所述预定数据有关的传送源地址、传送目的地址及传送数据量。
10.如权利要求8所述的半导体存储装置，其特征在于：在所述第一存储器中，存储区域被分割成多个扇区；在每一个扇区，设置表示该扇区是否包含电源接通时被自动传送的数据的标志。
11.如权利要求8所述的半导体存储装置，其特征在于：
在所述第二存储器需要进行用于保持数据的刷新动作，且该刷新动作只对特定的区域实施时，
所述第二存储器的存放电源接通时被自动传送的数据的区域，被自动设定于实施所述刷新动作的特定区域。
CNB031589014A 2002-09-06 2003-09-08 半导体存储装置 Expired - Fee Related CN100392760C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002261460A JP2004102508A (ja) 2002-09-06 2002-09-06 半導体記憶装置
JP261460/02 2002-09-06
JP261460/2002 2002-09-06

Publications (2)

Publication Number Publication Date
CN1495795A CN1495795A (zh) 2004-05-12
CN100392760C true CN100392760C (zh) 2008-06-04

Family

ID=32261833

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031589014A Expired - Fee Related CN100392760C (zh) 2002-09-06 2003-09-08 半导体存储装置

Country Status (4)

Country Link
US (2) US7000846B2 (zh)
JP (1) JP2004102508A (zh)
CN (1) CN100392760C (zh)
TW (1) TWI259361B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005222581A (ja) * 2004-02-03 2005-08-18 Renesas Technology Corp 半導体記憶装置
JP4357331B2 (ja) * 2004-03-24 2009-11-04 東芝メモリシステムズ株式会社 マイクロプロセッサブートアップ制御装置、及び情報処理システム
JP4311287B2 (ja) * 2004-06-25 2009-08-12 ソニー株式会社 ブートシステム及びブート方法及びこのブート方法を用いたデータ処理装置
CN100592420C (zh) * 2004-08-05 2010-02-24 富士通微电子株式会社 半导体存储器
KR100609623B1 (ko) * 2005-02-16 2006-08-08 삼성전자주식회사 내부 메모리 디바이스간의 직접적 데이터 이동이 가능한 복합 메모리 칩 및 데이터 이동방법
US7451263B2 (en) * 2006-02-08 2008-11-11 Infineon Technologies Ag Shared interface for components in an embedded system
US8391931B2 (en) * 2006-02-08 2013-03-05 Nec Corporation Mobile communication terminal and communication method
JP2007335809A (ja) * 2006-06-19 2007-12-27 Nec Electronics Corp 半導体装置及び半導体装置の動作制御方法
KR100843142B1 (ko) * 2006-09-19 2008-07-02 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR101456593B1 (ko) * 2007-06-22 2014-11-03 삼성전자주식회사 플래시 메모리 장치를 포함하는 메모리 시스템
TWI367486B (en) * 2007-12-25 2012-07-01 Ind Tech Res Inst Memory device and refresh method thereof
JP2010277352A (ja) * 2009-05-28 2010-12-09 Toshiba Corp メモリシステム
CN104461942B (zh) * 2009-09-15 2018-06-08 威盛电子股份有限公司 串流上下文的高速缓存系统
FR2977694A1 (fr) * 2011-07-08 2013-01-11 St Microelectronics Rousset Microprocesseur protege contre un debordement de pile
KR20150008671A (ko) * 2013-07-15 2015-01-23 에스케이하이닉스 주식회사 반도체 장치
CN108231124B (zh) * 2017-12-27 2020-11-06 西安格易安创集成电路有限公司 一种Nand flash元件及其低格控制方法和装置
TWI676180B (zh) * 2018-09-04 2019-11-01 華邦電子股份有限公司 記憶體裝置以及虛擬靜態隨機存取記憶體之刷新方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4992651A (en) * 1987-04-13 1991-02-12 Mitsubishi Denki Kabushiki Kaisha IC card and method of recording data therein
CN1014893B (zh) * 1984-11-06 1991-11-27 财团法人相模中央化学研究所 1-(2-四氢呋喃基)-5-氟尿嘧啶的制备方法
CN1155150A (zh) * 1995-10-31 1997-07-23 现代电子美国公司 具有减少的熔断器数目的存储器装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60262258A (ja) 1984-06-07 1985-12-25 Hitachi Ltd 記憶回路
JPH05299616A (ja) 1992-04-16 1993-11-12 Hitachi Ltd 半導体記憶装置
JPH0773146A (ja) * 1993-06-28 1995-03-17 Casio Comput Co Ltd 電子機器
JPH08137736A (ja) 1994-11-08 1996-05-31 Hitachi Ltd 記憶装置
JPH11110334A (ja) 1997-04-18 1999-04-23 Ricoh Co Ltd データ処理回路およびそれを備えた画像形成装置
JP2000172559A (ja) 1998-12-01 2000-06-23 Nec Eng Ltd バンク間のデータ転送制御方法、コンピュータシステム、デバイス制御回路
JP4216457B2 (ja) 2000-11-30 2009-01-28 富士通マイクロエレクトロニクス株式会社 半導体記憶装置及び半導体装置
JP2002251884A (ja) * 2001-02-21 2002-09-06 Toshiba Corp 半導体記憶装置及びそのシステム装置
JP2002312232A (ja) 2001-04-10 2002-10-25 Mitsubishi Electric Corp 半導体記憶装置
JP2003059264A (ja) * 2001-08-08 2003-02-28 Hitachi Ltd 半導体記憶装置
US6515929B1 (en) * 2001-10-29 2003-02-04 Etron Technology, Inc. Partial refresh feature in pseudo SRAM
JP3959341B2 (ja) * 2002-02-18 2007-08-15 株式会社東芝 半導体集積回路装置
US6683817B2 (en) * 2002-02-21 2004-01-27 Qualcomm, Incorporated Direct memory swapping between NAND flash and SRAM with error correction coding

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1014893B (zh) * 1984-11-06 1991-11-27 财团法人相模中央化学研究所 1-(2-四氢呋喃基)-5-氟尿嘧啶的制备方法
US4992651A (en) * 1987-04-13 1991-02-12 Mitsubishi Denki Kabushiki Kaisha IC card and method of recording data therein
CN1155150A (zh) * 1995-10-31 1997-07-23 现代电子美国公司 具有减少的熔断器数目的存储器装置

Also Published As

Publication number Publication date
CN1495795A (zh) 2004-05-12
US20040148457A1 (en) 2004-07-29
US20060065746A1 (en) 2006-03-30
TWI259361B (en) 2006-08-01
US7427031B2 (en) 2008-09-23
TW200405156A (en) 2004-04-01
JP2004102508A (ja) 2004-04-02
US7000846B2 (en) 2006-02-21

Similar Documents

Publication Publication Date Title
CN100392760C (zh) 半导体存储装置
US7353329B2 (en) Memory buffer device integrating refresh logic
CN101038783B (zh) 半导体存储器、存储器系统和存储器系统的操作方法
CN104981872B (zh) 存储系统
CN101133404B (zh) 用于与存储器装置通信的系统和方法
KR910001448B1 (ko) 메모리 액세스 제어시스템
US6990044B2 (en) Composite memory device
JP2000242559A (ja) 情報処理装置及び半導体装置
US20060087904A1 (en) Memory device capable of refreshing data using buffer and refresh method thereof
CN1331472A (zh) 具有零写入恢复时间和无最大周期时间的刷新型存储器
CN1988034A (zh) 具有在端口间的数据发送模式的多径访问半导体存储器件
US6345348B2 (en) Memory system capable of supporting different memory devices and a memory device used therefor
KR20060064055A (ko) 메모리 제어 시스템 및 메모리 뱅크 리프레쉬 방법
US5617551A (en) Controller for refreshing a PSRAM using individual automatic refresh cycles
US20110035537A1 (en) Multiprocessor system having multi-command set operation and priority command operation
KR20180012565A (ko) 휘발성 메모리를 캐쉬로 사용하는 비휘발성 메모리 시스템
JPS63175287A (ja) 記憶装置
CN111462793B (zh) 数据存储系统及其预充电策略设置方法
US6625716B2 (en) Method apparatus, and system for efficient address and data protocol for a memory
KR102469099B1 (ko) 반도체 시스템
KR20140082181A (ko) 메모리 시스템
US20040123061A1 (en) Memory controlling aparatus performing the writing of data using address line
US4884191A (en) Memory array unit for computer
KR102381193B1 (ko) 메모리 버퍼 기반 메모리 신뢰성 개선 방법 및 장치
EP1067555B1 (en) Memory controller and an information processing apparatus having such a memory controller

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080604