TWI259361B - Semiconductor memory device - Google Patents

Description

1259361 玫、發明說明： 【發明所屬之技術領域】 本發明係關於使用在攜帶式電話機等之小型資訊終端機 之記憶體系統。 【先前技術】 攜帶式電話機等之小型資訊終端機之記憶體系統之構 成，主要包含有：線性快閃記憶體，用來記憶CPU之命令 碼和各種資料；及SRAM，作為CPU之工作區域，用來暫時 地記憶資料。特別是在組裝面之限制嚴格之攜帶式電話機 等之小型資訊終端機中，採用將該等之線性快閃記憶體和 SRAM收納在1個封裝之MCP(Multi Chip Package，多晶片 封裝）。 隨著近年來終端機之高功能化、通信服務之高速化，強 烈要求記憶體容量之大容量化，而產生該等線性快閃記憶 體和SRAM之容量不足之問題。 因應此種問題之對策是對於SRAM採用與DRAM同樣之1 電晶體型之動態記憶單元（d y n a m i c m e m 〇 r y c e 1 1 )，經由採 用具有與SRAM相同介面之虛擬SRAM元件，可以使記憶體 容量增大。 另外一方面，在儲存快閃記憶體方面，適合於大容量記 憶之用途之塊（扇區）存取型之A N D / N A N D型等之儲存快閃 記憶體已被製品化，但是該等由於規格上之特徵，要直接 結合到C P U匯流排會有困難，因而有需要外加專用之介面 電路，或具有與C P U之埠（ρ 〇 r t)連接只能低速存取之問 6 312/發明說明書(補件)/92-11/92124576 1259361 題。另外，因為不能對儲存快閃記憶體直接進行隨機存 所以要實現隨機存取功能時，需要將資料暫時轉送到 上，從CPU對RAM進行存取，但是在此種方法中會有 大容量RAM之問題。 作為用以解決此種儲存快閃記憶體之固有之問題之 段，提案有將儲存快閃記憶體之介面電路或控制功能 之虛擬S R A Μ元件（參照日本專利特願2 0 0 1 - 1 1 1 2 5 9 )。 此種方式，可以解決儲存快閃記憶體和CPU介面之不 配，而可以使記憶體容量大容量化。 【發明内容】 (發明所欲解決之問題） 但是，上述方式之具有虛擬SRAM元件之MCP内部之 轉送會有下面所述之問題。亦即，在儲存快閃記憶體 擬SRAM間之資料轉送中，當有來自外部CPU之存取之 時，因為轉送要求產生競爭，會有如何協調該競爭之問 本發明係用來解決上述問題，其目的是提供將儲存 記憶體和虛擬SRAM密封在1個封裝之半導體記憶裝S 儲存快閃記憶體和虛擬SRAM間之資料轉送動作中，當 自外部之CPU之轉送要求時，可以協調其競爭。 (解決問題之手段） 本發明之半導體記憶裝置，係將非揮發性之第1記 和具有隨機存取功能之第2記憶體收納在1個封裝内 以進行第1記憶體和第2記憶體間之内部資料轉送之 體裝置作為第2記憶體之控制信號，規定有用來控制 312/發明說明書(補件)/92-11/92124576 取， RAM 需要 手 内藏 利用 匹 資料 和虛 情況 題。 快閃 卜在 有來 憶體 ，可 半導 内部 7 1259361 資料轉送之内部轉送用之控制信號，和用來控制外 和第2記憶體間之資料轉送之外部轉送用之控制信 2記憶體内藏有控制器，用來控制對第1和第2記 資料存取控制器在内部資料轉送中，當有來自外部 對第2記憶體之存取要求時，便控制上述内部轉送 制信號，用來中斷其内部資料轉送。 以上述方式構成之本發明之半導體裝置，由於在 料轉送中，當有外部存取要求時使内部轉送中斷， 以因應存取競爭而使其不會產生混亂地進行應答。 亦可以使控制器在内部資料轉送之中斷時，對外 輸出WA I T信號，要求等待進行存取。利用該WA I T 在内部資料轉送被中斷之前，使來自CPU之存取呈 態。 另外，亦可以使控制器在内部資料轉送之中斷時 中斷時之位址，並在内部資料轉送之再開始時，從 持之位址起開始轉送。利用此種構成，内部資料轉 過度或不足，可以有效率地實行。 另外，亦可以使控制器在内部資料轉送之中斷中 指定時間沒有從外部C P U對第2記憶體進行存取時 開始中斷中之内部資料轉送。利用此種構成，可在 完成CPU之外部存取之後，再開始内部資料轉送。 另外，亦可以使控制器具備有收納機構，用來收 來自外部CPU之内部資料轉送之中斷命令之位元。 種構成，對於未具有WAIT信號輸入之來自CPU之名 312/發明說明書(補件)/92-11/92124576 部CPU 號。第 意體之 CPU之 用之控 内部資 所以可 部CPU 信號， 待機狀 ，保持 該被保 送不會 ，當在 ，就再 確實地 納寫入 利用此 取，亦 8 1259361 可以協調其存取競爭。 亦可以將第2記憶體之記憶體區域分割成為多個記憶體 組（b a n k )。利用此種構成，即使在内部轉送中，不需對 C P U 7 0對於未在第1記憶體和第2記憶體間進行資料轉送 之一方之虛擬S R A Μ之記憶體組之存取進行協調，可以立即 實行資料轉送。 亦可以使第2記憶體成為具有雙埠功能之記憶體。利用 此種構成，第2記憶體可以經常存取，在内部轉送途中， 不需要進行中斷資料轉送之競爭協調處理。 另外，亦可以使控制器在電源投入時，將被收納在第1 記憶體之指定之資料，於電源接通（ρ 〇 w e r ο η )時自動的轉 送到上述第2記憶體之指定之區域。在電源投入時，將被 轉送到第2記憶體之指定之資料收納在第1記憶體，藉此 可以不需要用以收納指定之資料之專用記憶體，並可以減 小電路規模和製造成本。 這時，最好是使控制器收納與指定之資料有關之轉送源 位址、轉送對象位址和轉送資料數。利用該等之資訊可以 進行資料轉送。 另外，亦可以使第1記憶體之記憶體區域被分割成為多 個扇區，並在每一個扇區設有旗標，用來表示該扇區是否 包含有在電源接通時被自動轉送之資料。利用該旗標可以 判斷被收納在第1記憶體之扇區之資料之種別，所以可以 進行使被收納之資料不會被意外的重寫或消除之管理。 另外，在使第2記憶體需要資料保持用之復新動作，且 9 312/發明說明書(補件)/92-11/921245?6 1259361 該復新動作只對特定之區域實施之情況時，第2記憶體用 以收納電源接通時被自動轉送之資料之區域，最好被自動 地設定在用以貫施復新動作之特定之區域。利用此種構 成，可以進行確實的資料保持動作。 【實施方式】 下面將參照圖式，詳細地說明本發明之半導體記憶裝置 之實施形態。 (實施形態1 ) < 1 . 1構造〉 圖1表示本發明之半導體記憶裝置之構造。半導體記憶 裝置包含有隨機存取記憶體（以下稱為「RAM」）1 0和儲存 快閃記憶體（以下簡稱為「快閃記憶體」）6 0。R Α Μ 1 0和快 閃記憶體6 0係如圖2所示，被收納在1個之M C Ρ1 0 0中。 如圖1所示，RAM1 0連接到快閃記憶體60和CPU70。RAM1 0 具備有作為資料記憶部之大容量虛擬SRAM40。虛擬SRAM 是指大容量之記憶體，其採用1電晶體型之動態記憶單 元，具有與一般之DRAM記憶單元同樣之構造，在各個單元 包含有1個電晶體和1個電容器，而且具有與SRAM相同之 介面規格。 如圖1所示，RAM1 0具備有快閃控制器20，用來產生快閃記憶 體60和虛擬SRAM40之動作所需要之控制信號和時序。 快閃控制器2 0包含有匯流排控制電路1 7、暫存器群2卜 時序產生器2 3、快閃記憶體介面（I / F ) 2 5、時脈產生電路 2 6、E C C電路2 7、扇區緩衝器2 9、和P S R A Μ控制器3 1。快 10 312/發明說明書(補件)/92-11/92124576 1259361 閃控制器2 0例如由順序電路（硬體）構成，用來產生與時脈 同步之各種信號。另外，亦可以使快閃控制器2 0内藏有組 入型之CPU芯部和用來收納其命令碼之記憶體，藉以控制 硬體。利用此種構成可以更具彈性地進行高度之控制。 另外，RAM10具備有選擇器33a、33b，用來變換對虛擬SRAM40 輸入之位址和控制資訊。選擇器33a、33b，在虛擬SRAM40和快 閃記憶體6 0間之資料轉送時及其以外之資料轉送時，進行輸入到 虛擬SRAM40之位址和控制資訊之變換。 暫存器群21包含有：命令暫存器21a，用來收納來自 C P U 7 0之命令；開始位址暫存器2 1 b，用來收納快閃記憶體 60上之欲存取之扇區位址；PSRAM位址暫存器21c，用來 收納虛擬S R A Μ 4 0上之欲存取之位址；狀態暫存器2 1 d，用 來收納狀態資訊；及轉送計數暫存器2 1 e，包含以指定之 單位計數轉送資料之計數值。 時脈產生電路26係使用來自外加之振動子28之輸出， 以產生基本内部時脈。 E C C電路2 7對於在快閃記憶體6 0和扇區缓衝器2 9間轉 送之資料，在對快閃記憶體6 0進行資料寫入時，實施核對 碼之產生（E C C編碼處理），在從快閃記憶體6 0讀出資料 時，實施錯誤檢測/訂正（E C C解碼處理）。 時序產生器2 3用來產生快閃控制器2 0内之各個時脈之 時序。亦即，時序產生器2 3，與C P U 7 0之時脈非同步，利 用在時脈產生電路2 6所產生之基本内部時脈，用來產生快 閃記憶體6 0和虛擬S R A Μ 4 0之動作所需要之全部之時序。 11 312/發明說明書(補件)/92-11 /92124576 1259361 快閃控制器2 0之動作順序，是由C P U 7 0依照被寫 存器群21之各個暫存器21a〜21e之各種參數和命< 定。亦即，快閃控制器2 0利用C P U 7 0，依照被寫入 暫存器2 1 a〜2 1 e之各種參數和命令來產生控制信號 對快閃記憶體6 0和虛擬S R A Μ 4 0進行控制。 快閃記憶體6 0和C P U 7 0之間之資料轉送是經由扇 器2 9實施。另外，利用P S R A Μ控制器3 1，經由時， 器2 3之控制，以控制扇區緩衝器2 9和虛擬S R A Μ 4 0 料轉送。 < 1 . 2 RAM -快閃記憶體間之資料轉送〉 下面說明從快閃記憶體6 0向RAM 1 0之資料轉送。 從快閃記憶體6 0向RAM 1 0之資料轉送係以下面所述 進行。 C P U 7 0將欲讀出之快閃記憶體6 0之扇區位址和讀 令，寫入到暫存器群2 1内之開始位址暫存器2 1 b和 存器2 1 a。以扇區位址、命令（C M D )之順序寫入。利 控制電路1 5和模態變換/時序控制電路1 3來檢測對 存器2 1 a之寫入，當檢測到有寫入時，就將觸發信 到快閃控制器2 0。利用該觸發信號，經由快閃控希! 之控制而轉移成為内部動作。依照寫入到命令暫存 之命令碼，用來從時脈產生電路2 6之基準時脈產生 憶體6 0之讀出所需要之信號和時序，依照該時序， 定在扇區位址暫存器2 1 b之扇區讀出1個扇區部份 料，經由快閃記憶體I / F 2 5將其轉送到扇區緩衝器 312/發明說明書(補件)/92-11/92124576 入到暫 I來決 到各個 ，藉以 區緩衝 宇產生 間之資 首先， 之方式 出命 命令暫 用位址 命令暫 號輸入 器2 0 器2 1a 快閃記 從被設 之資 29 ° 12 1259361 從扇區緩衝器向虛擬SRAM之指定位址之扇區資料之轉 送係以下面所述之方式進行。 CPU70在將虛擬SRAM40之寫入位址設定在PSRAM位址暫 存器2 1 c之後，將命令碼寫入到命令暫存器2 1 a。經由將 命令寫入到命令暫存器2 1 a，快閃控制器2 0開始内部動作 之控制。利用匯流排控制電路1 7，以連接扇區緩衝器2 9 和虛擬S R A Μ 4 0間之匯流排，並利用時序產生器2 3之控制， 從扇區缓衝器2 9内之開頭資料起依序讀出到内部匯流排 上，同時從指定位址起，對虛擬S R A Μ 4 0依序進行寫入。依 照上述之方式，進行從快閃記憶體6 0向RAM 1 0 (亦即，虛 擬SRAM40 )之資料轉送。從RAM1 0向快閃記憶體60之資料 轉送亦可以同樣之方式進行。 < 1 . 3内部資料轉送之中斷、再開始之步驟〉 在虛擬S R A Μ 4 0和快閃記憶體6 0間之資料轉送中，當有 來自CPU70之存取要求時，RAM1 0就停止其資料轉送。然 後，當C P U 7 0之存取結束時，就再度開始虛擬S R A Μ 4 0和快 閃記憶體6 0間之資料轉送。下面說明其步驟。 在說明其步驟之前，首先說明對於虛擬S R A Μ 4 0之控制信 號。 在虛擬SRAM40規定有各種信號作為控制信號，其使用在 來自外部C P U 7 0之存取之資料轉送控制。例如有如下面所 述之控制信號。 /CS1(晶片選擇）：當有來自外部CPU70之對虛擬SRAM40 之存取要求時，被有效化。 13 312/發明說明書(補件)/92-11 /92124576 1259361 /〇E (輸出賦能）：當可以從虛擬S R A Μ 4 0讀出資料時，被 有效化。 / W Ε (寫入賦能）：當可以對虛擬S R A Μ 4 0寫入資料時，被 有效化。 此處，信號名稱「/」之信號表示該信號以有效·低位準 進行動作。例如，在從外部C P U 7 0對虛擬S R A Μ 4 0進行存取 之情況時，外部晶片選擇信號/CS1被有效化（“L”）。 另外，在虛擬S R A Μ 4 0規定有以下之控制信號，與上述之 對外部存取之控制信號不同，其只有在與内部之快閃記憶 體6 0或其他之記憶體之間進行資料轉送（以下將此種半導 體内部之元件間之資料轉送稱為「内部轉送」）時才使用。 /TCE(晶片選擇）：當對虛擬SRAM要求内部轉送時，被有 效化。 / R C E (讀取賦能）：當於内部轉送可以從虛擬S R A Μ讀出資 料時，被有效化。 /WCE (寫入賦能）：當於内部轉送可以對虛擬SRAM寫入 資料時，被有效化。 參照圖3，說明在内部轉送中，當有從CPU70對虛擬 SRAM40之存取要求時之中斷之步驟。 在内部轉送中，當使晶片選擇信號/CS1成為有效（“L”） 之情況時（參照圖3 ( d ))，快閃控制器2 0内之P S R A Μ控制 器3 1，從外部晶片選擇信號/ C S 1成為有效（“ L ”）之時刻（Τ !) 起，於經由過指定時間（t 〇後，使内部轉送用之控制信號 / T C E，/ R C E，/ W C E自動地成為非有效（“ Η ”（參照圖3 ( b )、 14 312/發明說明書(補件)/92-11 /92124576 1259361 (c ))。藉此而使内部轉送中斷。指定時間t i被設定成為從 外部晶片選擇信號/ CS1變成有效（“L”）之時刻（T〇起到開 始中斷為止之時間，亦即確實完成進行中之轉送所需要之 時間。 這時，已被中斷之轉送源資料之頁之位址被保持在快閃 控制器2 0内之暫存器。此處，被中斷之頁之位址亦可以使 其位址之值本身被保持在快閃控制器2 0内之指定暫存 器，亦可以保持内部轉送之開始位址和被進行内部轉送之 資料之計數值。利用内部轉送之開始位址和被内部轉送之 資料之計數值，可以很容易地計算被中斷之頁之位址。這 時，内部轉送之開始位址被保持在開始位址暫存器2 1 b， 内部轉送之資料之計數值被保持在轉送計數暫存器2 1 e。 這時，對於來自外部CPU之對虛擬SRAM40之存取，由於 内部轉送之中斷處理，回應時間會比通常者慢，所以快閃 控制器2 0亦可以對C P U 7 0輸出W A I T信號，以要求等待進 行存取。 下面參照圖4來說明C P U 7 0對虛擬S R A Μ 4 0存取完成後之 内部轉送再開始之步驟。 在由於來自CPU70之外部存取而中斷内部轉送之虛擬 S R A Μ 4 0中，從外部存取用晶片賦能信號/ C S 1成為非有效 (“ Η ）之時刻（Τ 2 )起，即使經過指定時間（t 2 )，若外部存取 用晶片賦能信號/ C S 1不成為有效，貝J P S R A Μ控制器3 1自 動的使内部轉送用控制信號/TCE成為有效（“L”），然後， 使内部轉送用寫入賦能信號/WCE或讀取賦能信號/RCE成 15 312/發明說明書(補件)/92-11/92124576 1259361 為有效。藉此，使被中斷之内部轉送再開始。這時，因為 從被保持在快閃控制器2 0内之位址再開始轉送，所以不會 有過度或不足，可以有效率地完成資料轉送。另外，等待 經過指定時間t2再開始轉送是因為在一個外部存取完成 後便立即開始另外一個外部存取，所以該等待用來判斷在 一個外部存取完成後，沒有此種連續之外部存取。 依照上述方式，本實施形態之半導體記憶裝置對於來自 外部之CPU70之存取，因為可以中斷、再開始實行中之内 部轉送動作，所以對於内外之存取之競爭亦可不產生混亂 地進行回應。另外，藉由具有用以將内部轉送動作之中斷 處理中之訊息告知外部之C P U 7 0之W A I T信號之發行功能， 和轉送再開始位址之復原功能，不僅CPU 7 0不需要等待時 間就可以完成内外之資料轉送，而且可以提高系統之資料 轉送性能。 (實施形態2 ) 在實施形態1中，係將對虛擬S R A Μ 4 0之控制信號分成為 有關於從半導體記憶裝置之外部存取者和有關於半導體記 憶裝置之内部存取者。雖將來自外部C P U 7 0之存取要求之 晶片選擇信‘號/ C S 1作為觸發信號而控制内部轉送之中 斷、再開始，但其時序與C P U 7 0具有很大之相關性，要確 保所希望之性能會有困難；另外，在未具有W A I Τ信號輸入 之C P U之情況時，不能進行協調。因此，在本實施形態中 說明與CPU70之命令輸入時序無關之内部轉送中斷、再開 始之步驟。 16 312/發明說明書(補件)/92-11/92124576 1259361 如圖5所示，在快閃控制器2 0内之暫存器群2 1中，準 備控制暫存器2 1 X。控制暫存器2 1 X具有各種設定用之位 元。例如具有用來指定寫入保護、轉送大小等之位元。特 別是在本實施形態中，該控制暫存器2 1 X具有内部轉送懸 置位元22χ。該内部轉送懸置位元22χ是CPU70指示内部 轉送之中斷所用之位元，在内部轉送中，當有CPU70對虛 擬S R A Μ 4 0之存取要求時，被設定為「1」。 亦即，當C P U 7 0對虛擬S R A Μ 4 0進行存取要求時，内部轉 送懸置位元2 2 X被設定為「1」，藉以將有來自主機之存取 要求之訊息通知半導體記憶裝置。快閃控制器2 0在本位元 被設定為「1」時，立即中斷内部轉送，並從P S R A Μ控制器 3 1將各個控制線變換成為外部之介面，藉以將存取權讓交 給 CPU70 。 控制暫存器2 1 X是可以進行寫入、讀出之暫存器，而懸 置設定時之讀出值係控制為在實際完成内部轉送中斷處理 之前保持為「0」，在成為可以接受來自外部之控制信號之 狀態始回到「1」。因此，C P U 7 0經由讀出本位元，可以確 實的確認内部之動作狀態，而且可以消除雙方之存取之競 爭。亦即，若本位元為「0」，表示内部轉送動作中，為「1」 則表示處於内部轉送中斷狀態。 經由將内部轉送懸置位元2 2 X設定在「0」，用以進行已 中斷之内部轉送之再開始。亦即，因為外部存取在CPU70 之管理下，所以當C P U 7 0完成外部存取時，在懸置位元2 2 X 設定「0」。經由將懸置位元2 2 X設定為「0」，快閃控制器 17 312/發明說明書(補件)/92-11 /921245 76 1259361 2 0判斷完成存取，並立即使來自P S R A Μ控制器3 1之控制 信號成為有效，而再開始已被中斷之内部轉送。這時，再 開始轉送之資料之轉送源和轉送對象之位址，係使用中斷 時被保持在暫存器群2 1之位址。 依照上述方式之本實施形態之半導體記憶裝置，經由使 用用以表示來自CPU70之中斷要求之旗標位元，可以與來 自CPU70之命令寫入與時序無關地，處理内外存取之競 爭，並可以一邊維持記憶體之通用性一邊提高系統之資料 轉送性能。 (實施形態3 ) 在實施形態1中，因為虛擬S R A Μ 4 0之記憶體空間為單 一，所以在來自快閃記憶體6 0和C P U 7 0之存取重複之情況 時，需要利用快閃控制器2 0進行協調作業，而且在任何一 方完成資料轉送之前，必需保留另外一方之資料轉送。因 此在本實施形態中，如圖6所示，將虛擬S R A Μ 4 0 ’之記憶 體空間分割成為2個之組4 0 a、4 0 b，以使之可以分別獨立 地進行控制。利用此種構成，即使在内部轉送中，對於未 與快閃記憶體6 0進行資料轉送之一方的虛擬S R A Μ之組， C P U 7 0對其存取不需要協調，可以立即實行資料轉送。另 外，在對與快閃記憶體6 0有進行資料轉送之一方的組進行 存取之情況時，經由進行上述實施形態所示之資料轉送之 中斷、再開始之步驟，可以依序處理競爭之資料轉送。 另外，若決定被收納在每一個組之資料之種類，可以減 小來自外部之存取和内部轉送之競爭之頻率。例如，若使 18 312/發明說明書(補件)/92-11/92124576 1259361 組1 ( 4 0 a )成為使用者資料專用，組2 ( 4 0 b )成為作業系統或 應用程式專用時，對組2(40b)之序取基本上只有CPU70, 存取競爭只發生在處理組1之使用者資料之情況，所以實 質上可以減小競爭之頻率，可以提高系統之效率。 另外，在本實施形態中所說明之情況是分割成為2個 組，但是亦可以依照系統構造和用途，分割成為更多個組。 (實施形態4 ) 圖7表示半導體記憶裝置之又另一實施形態之構造。在 本實施形態中，内藏之隨機存取記憶體使用具有雙埠功能 之虛擬S R A Μ 4 0 ”。對具有雙埠功能之虛擬S R A Μ 4 0 ’’之資料寫 入和讀出可以同時進行，且CPU和快閃記憶體雙方同時對 虛擬SRAM40”存取時，不需要協調。 如圖7所示，經由使虛擬S R A Μ 4 0 ”和C P U 7 0間及虛擬 SRAM 40”和快閃記憶體60間之資料匯流排對應到雙埠， CPU70和快閃記憶體60可以經常分別對虛擬SRAM40”存 取，在内部轉送途中，不需要如中斷資料轉送之競爭協調 處理。 亦即，當程式碼和使用者資料均展開在虛擬S R A Μ 4 0 ”上 之同一個記憶體空間之情況時，因為可以避免存取之競 爭，所以不需要準備程式碼收納專用之組或記憶體，當與 上述之實施形態比較時，可以更進一步的減小晶片大小和 製造成本，且對於外部存取亦可以提高回應性。 (實施形態5 ) 下面說明在上述之實施形態所示之各個半導體記憶裝置 19 312/發明說明書(補件)/92-11 /92124576 1259361 中之本發明之啟動碼轉送功能。 本發明之「啟動轉送功能」是當電源接通重設信號（利用 半導體記憶裝置之電源Ο N以指示重設之信號）成為有效 時，自動的實行從快閃記憶體（6 0 )之指定區域，向虛擬 SRAM4 0、40，...之指定區域之資料轉送。這時，被轉送之資 料是電源投入時C P U 7 0最初讀入之資料之啟動碼。該啟動 碼被收納在快閃記憶體（6 0 )之指定之區域。 當電源接通重設信號成為有效時，設在R Α Μ 1 0内之快閃 控制器2 0之暫存器群2 1被初始化，各個暫存器之值被設 定成為預設值。該預設值被設定在實行啟動轉送所需要之 值，藉此可以與電源接通重設連動而轉送啟動碼。啟動碼 轉送所需要之資料，包含有快閃記憶體6 0之轉送源資料之 開頭位址、虛擬S R A Μ 4 0…上之轉送對象之開頭位址、以及 轉送扇區數。該等之資訊如下所示，被設定在指定之暫存 器作為預設值。 【表1】 暫存器 預設值之内容 開始位址暫存器 快閃記憶體上之轉送源資 料之開頭位址 P SRAM位址暫存器 虛擬SRAM上之轉送對象之 開頭位址 轉送計數暫存器 啟動轉送之全部扇區數 (啟動碼之大小） 依照電源接通重設，暫存器群2 1之各個暫存器之值被設 20 312/發明說明書(補件)/92-11/92124576 1259361 定在預設值’最後當命令暫存器2丨a之值被設定時，依照 暫存器之預設值’自動地開始將啟動碼從快閃記憶體6 0 之指定區域’載入到虛擬SRAM4〇…之指定之區域。 依照上述之方式’在電源投入之同時，使啟動碼展開在 虛擬SRAM4 0 ’不需要準備習知之系統所必要之用以收納 啟動碼之專用記憶體，可以減少半導體記憶裝置之構成零 件數’藉此可以降低製造成本並縮小組裝面積。 成為啟動碼之展開對象之虛擬SRAM40…，因為使用DRAM 單兀’所以需要定期的實行復新動作以保持資料。另外， 在復新動作時，為了減小消耗電力之目的，所以分割記憶 體單元區域，只對必要區域之資料保持區域進行復新（以下 稱為「部份復新」）。因此，將虛擬SRAM上收納啟動碼之 區域’在啟動轉送之同時，自動地設定成為資料保持區域， 並藉此對虛擬SRAM上收納有啟動碼之區域進行部份復新。利用此 種設疋’經由部份復新可以確實的保持被轉送之啟動碼，同時可 以將消耗電力抑制在最小限度内。另外，在收納啟動碼之區域外， 亦可以依照需要設定資料保持區域。 另外’如圖8所示，在快閃記憶體6 0之各個扇區亦可以 具有旗標6 1，用來表示被收納在設扇區之資料是否為啟動 碼。藉此，即使啟動碼被分割收納在不同記憶體塊，亦可 以根據該旗標6 1檢索啟動碼，實行其轉送。另外，經由參 照該旗標6 1可以判斷被收納在該扇區之資料之種別，所以 可以管理成被收納之資料不會被意外地重寫或消除。例如 在收納有使用者資料之情況時，可以不會被意外的重寫或 21 312/發明說明書(補件)/92-11 /92124576 1259361 抹除。 另外，亦可以在各個扇區設置旗標，用來表示該扇區之 下一個扇區是否收納有啟動碼。藉此亦可以獲得與上述旗 標6 1相同之效果。 (發明效果） 若依照本發明，則在將非揮發性之第1記憶體和可以隨 機存取之第2記憶體密封於1個之封裝之半導體記憶裝置 中，即使在第1記憶體和第2記憶體間之資料轉送動作中， 當有來自外部CPU之轉送要求時，亦可以進行競爭之協調。 另外，在電源投入時，因為自動地將指定之資料從第1 記憶體載入到第2記憶體，所以不需要用以收納指定資料 專用之記憶機構，可以減小電路規模和製造成本。 【圖式簡單說明】 圖1是本發明之半導體記憶裝置之構造圖（實施形態1 )。 圖2表示半導體記憶裝置之MCP構造。 圖3 ( a )〜（d )係用來說明半導體記憶裝置之内部轉送之 中斷動作之圖。 圖4 ( a )〜（d )係用來說明半導體記憶裝置之内部轉送之 再開始動作之圖。 圖5係用來說明實施形態2之半導體記憶裝置之内部懸 置位元之圖。 圖6是具備有2個組之虛擬SRAM之本發明之半導體記憶 裝置之構造圖（實施形態3 )。 圖7是具備有雙埠虛擬SRAM之本發明之半導體記憶裝置 22 312/發明說明書(補件)/92-11 /92124576 1259361 之構造圖（實施形態4 )。 圖8係用來說明被設在快閃記憶體之各個扇區之旗標， 用來表示被收納在扇區之資料是否為啟動碼。 (元件符號說明） 10、10、10，， RAM 13 變換/時序控制電路 15 位 址 控 制 電 路 17 匯 流 排 控 制 電 路 20 快 閃 控 制 器 21 暫 存 器 群 21a 命 令 暫 存 器 2 1b 開 始 位 址 暫 存 器 21c PSRAM 位 址 暫 存器 21d 狀 態 暫 存 器 21e 轉 送 計 數 暫 存 器 21x 控 制 暫 存 器 22x 内 部 轉 送 懸 置 位元 23 時 序 產 生 器 25 快 閃 記 憶 體 I /F 26 時 脈 產 生 電 路 27 ECC 電 路 28 振 盪 器 29 區 段 緩 衝 器 3 1 PSRAM 控 制 器 312/發明說明書(補件)/92-11/92124576

23 1259361 33a 40、 60 6 1 70 1 00 > 33b 選擇器 4 0 ’、4 0 ” 虛擬 S R A Μ 儲存快閃記憶體 旗標（用來表示被收納在扇區之資料是 否為啟動碼）

CPU

MCP

312/發明說明書(補件)/92-11/92124576 24

Claims (1)

1259361 拾、申請專利範圍： 1 . 一種半導體記憶裝置，係將非揮發性之第1記憶體和 具有隨機存取功能之第2記憶體收納在1個封裝内，可以 進行第1記憶體和第2記憶體間之内部資料轉送之半導體 裝置，其特徵為： 上述第2記憶體具有用來控制内部資料轉送之内部轉送 用之控制信號，及用來控制外部C P U和第2記憶體間之資 料轉送之外部轉送用之控制信號； 上述第2記憶體内藏有控制器，用來控制對上述第1和 第2記憶體之資料存取； 該控制器在内部資料轉送中，當有來自外部CPU之對第 2記憶體之存取要求時，便控制上述内部轉送用之控制信 號，用來中斷其内部資料轉送。 2 .如申請專利範圍第1項之半導體記憶裝置，其中，上 述控制器在内部資料轉送之中斷時，對外部CPU輸出信 號，要求等待進行存取。 3 .如申請專利範圍第1項之半導體記憶裝置，其中，上 述控制器在内部資料轉送之中斷時，保持中斷時之位址， 並在内部資料轉送之再開始時，從該被保持之位址起開始 轉送。 4.如申請專利範圍第1項之半導體記憶裝置，其中，上 述控制器在内部資料轉送之中斷中，當在指定時間沒有從 外部C P U對第2記憶體進行存取時，就再開始中斷中之内 部資料轉送。 25 312/發明說明書(補件)/92-11 /92124576 1259361 5.如申請專利範圍第1項之半導體記憶裝置，其中，上 述控制器具備有收納機構，用來收納表示來自外部CPU之 内部資料轉送之中斷命令之位元。 6 .如申請專利範圍第1至5項中任一項之半導體記憶裝 置，其中，將上述第2記憶體之記憶體區域分割成為多個 組。 7 .如申請專利範圍第1至5項中任一項之半導體記憶裝 置，其中，上述第2記憶體是具有雙埠功能之記憶體。 8.如申請專利範圍第1項之半導體記憶裝置，其中，上 述控制器在電源接通時，將被收納在上述第1記憶體之指 定之資料，自動地轉送到上述第2記憶體之指定之區域。 9 .如申請專利範圍第8項之半導體記憶裝置，其中，上 述控制器收納與上述指定之資料有關之轉送源位址、轉送 對象位址和轉送資料數。 1 0 .如申請專利範圍第8項之半導體記憶裝置，其中，上 述第1記憶體之記憶體區域被分割成為多個扇區，並在每 一個扇區設有旗標，用來表示該扇區是否包含有在電源接 通時被自動轉送之資料。 1 1 .如申請專利範圍第8項之半導體記憶裝置，其中，在 上述第2記憶體需要資料保持用之復新動作，且該復新動 作只對特定之區域實施之情況時， 和上述第2記憶體之用以收納電源接通時被自動轉送之 資料之區域，被自動地設定在用以實施上述復新動作之特 定之區域。 26 312/發明說明書(補件)/92-11/92124576