JPS60262258A - 記憶回路 - Google Patents
記憶回路Info
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- JPS60262258A JPS60262258A JP59117223A JP11722384A JPS60262258A JP S60262258 A JPS60262258 A JP S60262258A JP 59117223 A JP59117223 A JP 59117223A JP 11722384 A JP11722384 A JP 11722384A JP S60262258 A JPS60262258 A JP S60262258A
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- JP
- Japan
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- data
- circuit
- address
- bus
- write
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はコンピュータシステムの記憶回路に係シ、特に
マイクロコンピュータシステムに好適な記憶回路に関す
るものである。
マイクロコンピュータシステムに好適な記憶回路に関す
るものである。
従来、コンピュータシステムの記憶回路は、コンピュー
タがプログラムを実行していくために高速でデータを読
み取る主記憶回路部と、この主記憶回路にデータやプロ
グラムを転送してコンピュータが高速で読み取ることを
可能とする補助記憶回路部との２つの記憶回路部とよシ
構成されていた（日本電子工業振興協会編、計測システ
ムノ標準化に関する調査報告書、５８年３月、５８−Ｍ
−２１０，ｐ１２３，１２８参照）。そして、前者の主
記憶回路部は、高速での書き込みおよび読み取りが可能
である必要があシ、半導体メモリが主流になっている。
タがプログラムを実行していくために高速でデータを読
み取る主記憶回路部と、この主記憶回路にデータやプロ
グラムを転送してコンピュータが高速で読み取ることを
可能とする補助記憶回路部との２つの記憶回路部とよシ
構成されていた（日本電子工業振興協会編、計測システ
ムノ標準化に関する調査報告書、５８年３月、５８−Ｍ
−２１０，ｐ１２３，１２８参照）。そして、前者の主
記憶回路部は、高速での書き込みおよび読み取りが可能
である必要があシ、半導体メモリが主流になっている。
後者の補助記憶回路部は、多量のデータを記憶できるこ
とが要求されておシ、現在は、フロッピーディスク、マ
グネットテープ。
とが要求されておシ、現在は、フロッピーディスク、マ
グネットテープ。
磁気ディスク、磁気バブルなどが玉流になっている。
ところで、最近のコンピュータシステムは、７１ イク
ロコンピュータシステムの増加で、小規模単位の記憶回
路の増設およびプログラムの追加または変更の要求がシ
ステムの各種機能への対応性を向上させるために非常に
多くなっている。また、小規模なプログラムを作成して
保存することと、分析装置等での測定データの保存等の
必要性も増大してきでいる。さらに、最近では多方面へ
のコンピュータシステムの利用により、記憶されたデー
タの信頼性が非常に重要になってきている。以上の内容
から従来の記憶要素をみると、下記のような欠点がある
。
ロコンピュータシステムの増加で、小規模単位の記憶回
路の増設およびプログラムの追加または変更の要求がシ
ステムの各種機能への対応性を向上させるために非常に
多くなっている。また、小規模なプログラムを作成して
保存することと、分析装置等での測定データの保存等の
必要性も増大してきでいる。さらに、最近では多方面へ
のコンピュータシステムの利用により、記憶されたデー
タの信頼性が非常に重要になってきている。以上の内容
から従来の記憶要素をみると、下記のような欠点がある
。
（１）従来の使用方法による半導体メモリは、高速のデ
ータの書き込み、読み取りには非常に優れているが、電
源が切れるとデータが破壊されてしまう。ＲＯＭ（リー
ド・オンリー・メモリ）は電源が切れた場合のデータの
保存性能は非常に優れているが、データの書き込みスピ
ードが遅い。また、０ＭＯ８のＲＡＭ（ランダム・アク
セス・メモリ）’ｆｃ電池によシバツクアップする方法
があるが、電池の信頼性を得るのが困難で、電池でバッ
クアップされた状態での取シ扱いには十分な注意が要求
される（電池の接続。
ータの書き込み、読み取りには非常に優れているが、電
源が切れるとデータが破壊されてしまう。ＲＯＭ（リー
ド・オンリー・メモリ）は電源が切れた場合のデータの
保存性能は非常に優れているが、データの書き込みスピ
ードが遅い。また、０ＭＯ８のＲＡＭ（ランダム・アク
セス・メモリ）’ｆｃ電池によシバツクアップする方法
があるが、電池の信頼性を得るのが困難で、電池でバッ
クアップされた状態での取シ扱いには十分な注意が要求
される（電池の接続。
電気的ノイズなど）。
伐）フロッピーディスク、マグネットテープは、多量の
データを記憶するシステム用としては非常に優れている
が、原理的に主記憶回路部としての使用には適していな
い。また、データの書き込み、読み取りにメカニカルな
装置を必要とするので、インターフェース回路が複雑、
高価になる。また、使用可能な温度範囲が狭く、かつノ
イズに弱い。
データを記憶するシステム用としては非常に優れている
が、原理的に主記憶回路部としての使用には適していな
い。また、データの書き込み、読み取りにメカニカルな
装置を必要とするので、インターフェース回路が複雑、
高価になる。また、使用可能な温度範囲が狭く、かつノ
イズに弱い。
（３）磁気ディスクは（２）のフロッピーディスクとほ
ぼ同じ欠点があり、また、大形であシ、高価なものにな
ってしまう。
ぼ同じ欠点があり、また、大形であシ、高価なものにな
ってしまう。
（４）磁気バルブは原理的に主記憶回路部としてのイ史
用には適していない。また、インターフェース回路が複
雑、高価なものになる。
用には適していない。また、インターフェース回路が複
雑、高価なものになる。
以上の説明かられかるように、（１）を除くと、いずれ
もインターフェース回路が複雑となり、高価なものとな
る上に、主記憶回路部の拡張能力が全くないものとなる
。
もインターフェース回路が複雑となり、高価なものとな
る上に、主記憶回路部の拡張能力が全くないものとなる
。
本発明は上記に鑑みてなされたもので、その目的とする
ところは、コンピュータシステム、特にマイクロコンピ
ュータシステム用の主記憶回路部と補助記憶回路部の両
方の機能を満すことができ、しかも、インターフェー１
回路を必要とせず、記憶されたデータの信頼性を著しく
向上できる記憶回路を提供することにある。
ところは、コンピュータシステム、特にマイクロコンピ
ュータシステム用の主記憶回路部と補助記憶回路部の両
方の機能を満すことができ、しかも、インターフェー１
回路を必要とせず、記憶されたデータの信頼性を著しく
向上できる記憶回路を提供することにある。
本発明の％徴は、高速でデータの書き込みと読み出しが
できる半導体メモリよシなるｆ（ＡＭと、電気信号によ
シデータの消去、書き込みおよび読み出しができる不揮
発性メモリよりなるＥＥＰＲＯＭ（エレクトリック・イ
レース・アンド・プログラム・リード・オンリー・メモ
リ）と、上記ＲＡＭと上記ＥＥＰ几ＯＭにアドレスデー
タを出力する内部アドレスデータ制御回路と、上記ＥＥ
ＦＲＯＭに書き込まれたデータを読み出して上記ＲＡＭ
に書き込む制御を行うデータ転送回路と、上記ＲＡＭの
データを読み出して上記ＥＥＰＲＯＭに書き込むＥＥＰ
ＲＯＭ書込み制御回路と、外部外路と上記ＲＡＭとのデ
ータの人出力を制御する入出力制御回路と、上記ＲＡＭ
の上記外部回路からのデータの書き込みまたは読み取シ
動作中に上記データ転送回路と上記ＥＥＦＲＯＭ書込み
制御回路が上記ＲＡＭＩＣアクセスしないように制御す
るタイミング制御手段とよりなる構成とした点にある。
できる半導体メモリよシなるｆ（ＡＭと、電気信号によ
シデータの消去、書き込みおよび読み出しができる不揮
発性メモリよりなるＥＥＰＲＯＭ（エレクトリック・イ
レース・アンド・プログラム・リード・オンリー・メモ
リ）と、上記ＲＡＭと上記ＥＥＰ几ＯＭにアドレスデー
タを出力する内部アドレスデータ制御回路と、上記ＥＥ
ＦＲＯＭに書き込まれたデータを読み出して上記ＲＡＭ
に書き込む制御を行うデータ転送回路と、上記ＲＡＭの
データを読み出して上記ＥＥＰＲＯＭに書き込むＥＥＰ
ＲＯＭ書込み制御回路と、外部外路と上記ＲＡＭとのデ
ータの人出力を制御する入出力制御回路と、上記ＲＡＭ
の上記外部回路からのデータの書き込みまたは読み取シ
動作中に上記データ転送回路と上記ＥＥＦＲＯＭ書込み
制御回路が上記ＲＡＭＩＣアクセスしないように制御す
るタイミング制御手段とよりなる構成とした点にある。
以下本発明を第１図、第５図、第６図〜第８図に示した
実施例および第２図〜第４図、第９図を用いて詳細に説
明する。
実施例および第２図〜第４図、第９図を用いて詳細に説
明する。
第１図は本発明の記憶回路の一実施例を示すブロック図
である。第１図において、１は高速でデータの書き込み
と読み出しができる半導体メモリよりなるＲ Ａ Ｍで
、ＦＬＡＭＩは、信号ＷＥがＬＯＷレベルからＨＩＧＨ
レベルになると、データバス１０上のデータをアドレス
バス１１からのアドレスデータにより定まるアドレスに
書き込む。また、信号ＯＥがＬＯＷレベルになると、そ
の間中アト：□′ レスバス１１からのアドレスデータ
により定まるアドレスのデータをデータバス１ｏに出方
する。
である。第１図において、１は高速でデータの書き込み
と読み出しができる半導体メモリよりなるＲ Ａ Ｍで
、ＦＬＡＭＩは、信号ＷＥがＬＯＷレベルからＨＩＧＨ
レベルになると、データバス１０上のデータをアドレス
バス１１からのアドレスデータにより定まるアドレスに
書き込む。また、信号ＯＥがＬＯＷレベルになると、そ
の間中アト：□′ レスバス１１からのアドレスデータ
により定まるアドレスのデータをデータバス１ｏに出方
する。
２は電気信号によりデータの消去、書き込みおよび読み
出しができる不揮発メモリよりなるＥＥＦＲＯＭで、Ｅ
ＥＦＲＯＭ２ は、信号ＯＥがＬＯＷレベルになると、
その間中アドレスバス１１からのアドレスデータにょシ
定まるアドレスのデータをデータバス１０に出力する。
出しができる不揮発メモリよりなるＥＥＦＲＯＭで、Ｅ
ＥＦＲＯＭ２ は、信号ＯＥがＬＯＷレベルになると、
その間中アドレスバス１１からのアドレスデータにょシ
定まるアドレスのデータをデータバス１０に出力する。
また、信号ＷＥがＬＯＷレベルに変化すると、そのとき
のアドレスバス１１上のアドレスデータとデータバス１
０上のデータを内部にラッチして、ラッチしたアドレス
バス１１からのアドレスデータにょシ定まるアドレスに
ラッチしたデータバス１ｏからのデータを信号ＷＥがＬ
ＯＷレベルである間中書き込みを行う。内部アドレスデ
ータ制御回路３は、ＲＡＭ１とＥＥＦＲＯＭ２に一定の
タイミングでアドレスデータを出力する機能、出力する
アドレスデータの初期値をセットする機能、出力するア
ドレスデータに順次″′１＃を加算する機能およびアド
レスデータの出力を終了させるアドレスを示すデータを
セットする機能をもっておバデータ転送回路４とＥＥＰ
ＲＯＭ 畜込み制御回路５からの信号にょ多動作する。
のアドレスバス１１上のアドレスデータとデータバス１
０上のデータを内部にラッチして、ラッチしたアドレス
バス１１からのアドレスデータにょシ定まるアドレスに
ラッチしたデータバス１ｏからのデータを信号ＷＥがＬ
ＯＷレベルである間中書き込みを行う。内部アドレスデ
ータ制御回路３は、ＲＡＭ１とＥＥＦＲＯＭ２に一定の
タイミングでアドレスデータを出力する機能、出力する
アドレスデータの初期値をセットする機能、出力するア
ドレスデータに順次″′１＃を加算する機能およびアド
レスデータの出力を終了させるアドレスを示すデータを
セットする機能をもっておバデータ転送回路４とＥＥＰ
ＲＯＭ 畜込み制御回路５からの信号にょ多動作する。
６は入出力制御回路、７は外部アドレスデータゲート回
路で、外部アドレスデータゲート回路７は、本記憶回路
内のＲＡＭＩのデータを図示しない外部回路が読み取る
場合または外部回路がＲＡＭＩに書き込む場合に外部ア
ドレスデータをＲＡＭＩに送るゲート回路であり、入出
力制御回路６からの信号によシゲートの開閉が制御され
る。データバス入出力ゲート回路８は、外部回路からの
データをＲＡＭＩと内部アドレスデータ制御回路３に送
る機能と、ｌ（ＡＭＩからの出力データを外部回路へ出
力する機能とがある両方向ゲート回路で、入出力制御回
路６からの信号によシゲートの開閉が制御される。
路で、外部アドレスデータゲート回路７は、本記憶回路
内のＲＡＭＩのデータを図示しない外部回路が読み取る
場合または外部回路がＲＡＭＩに書き込む場合に外部ア
ドレスデータをＲＡＭＩに送るゲート回路であり、入出
力制御回路６からの信号によシゲートの開閉が制御され
る。データバス入出力ゲート回路８は、外部回路からの
データをＲＡＭＩと内部アドレスデータ制御回路３に送
る機能と、ｌ（ＡＭＩからの出力データを外部回路へ出
力する機能とがある両方向ゲート回路で、入出力制御回
路６からの信号によシゲートの開閉が制御される。
第２図はデータ転送回路４の制御によ）ＥＥＦＲＯＭ２
に書き込まれたデータをＲＡＭＩＫ転送するときの動
作を説明するためのタイムチャートである。信号φ１．
φ２は外部回路から入力する１ｇ号で、外部回路のデー
タ読み取りおよび書き込みのタイミングに同期している
。データ転送回路４からの信号によシ、あらかじめ内部
アドレスデータ制御回路３に設定された値を信号φ１が
ＬＯＷレベルの間中アドレスバス１１に出力する。
に書き込まれたデータをＲＡＭＩＫ転送するときの動
作を説明するためのタイムチャートである。信号φ１．
φ２は外部回路から入力する１ｇ号で、外部回路のデー
タ読み取りおよび書き込みのタイミングに同期している
。データ転送回路４からの信号によシ、あらかじめ内部
アドレスデータ制御回路３に設定された値を信号φ１が
ＬＯＷレベルの間中アドレスバス１１に出力する。
また、ＥＥＦＲＯＭ２への信号ＯＥは、信号φ１がＬＯ
Ｗレベルの間中ＬＯＷレベルになる。これによｐ ＥＥ
ｐｍｏＭ２からアドレスバス１１上のアドレスデータで
定められたアドレスのデータをデータバス１０上に出力
する。また、＋（ＡＭＩへの信号ＷＥは、データ転送回
路４からの信号によシ、第２図のＲＡＭＷＥに示しであ
るように、信号φ１とφ２とがともにＬＯＷレベルにあ
る間だけＬＯＷレベルになり、ＬＯＷレベルかうＨＩ
ＧＨレベルに変化するときにデータバス１０に出力され
ているＥＥＦＲＯＭ２からのデータをアドレスバス１１
上のアドレスデータで示されるＲＡＭ１のアドレスに書
き込む。そして、次のサイクルの信号φ１がＬＯＷレベ
ルになるまでに内部アドレス制御回路３内でアドレスデ
ータに′１”が加算されるため、次のサイクルではアド
レスが１だけ進んだアドレスデータがアドレスバス１１
上に出力される。
Ｗレベルの間中ＬＯＷレベルになる。これによｐ ＥＥ
ｐｍｏＭ２からアドレスバス１１上のアドレスデータで
定められたアドレスのデータをデータバス１０上に出力
する。また、＋（ＡＭＩへの信号ＷＥは、データ転送回
路４からの信号によシ、第２図のＲＡＭＷＥに示しであ
るように、信号φ１とφ２とがともにＬＯＷレベルにあ
る間だけＬＯＷレベルになり、ＬＯＷレベルかうＨＩ
ＧＨレベルに変化するときにデータバス１０に出力され
ているＥＥＦＲＯＭ２からのデータをアドレスバス１１
上のアドレスデータで示されるＲＡＭ１のアドレスに書
き込む。そして、次のサイクルの信号φ１がＬＯＷレベ
ルになるまでに内部アドレス制御回路３内でアドレスデ
ータに′１”が加算されるため、次のサイクルではアド
レスが１だけ進んだアドレスデータがアドレスバス１１
上に出力される。
以上の動作がデータ転送回路４による制御によって行わ
れ、内部アドレスデータ制御回路３にあらかじめ設定さ
れた転送終了アドレスに出力アドレスデータが達すると
、転送動作を終了させる。
れ、内部アドレスデータ制御回路３にあらかじめ設定さ
れた転送終了アドレスに出力アドレスデータが達すると
、転送動作を終了させる。
第３図はＥＥＦＲＯＭ書込み制御回路５によりＲＡＭＩ
に書き込まれているデータをＥＥＰＲＯＭＺに書き込む
動作を説明するためのタイムチャートである。ＥＥＦＲ
ＯＭ書込み制御回路５からの信号により、あらかじめ内
部アドレスデータ制御回路３に設定しである値を信号φ
１がＬＯＷレベルの間中アドレスバス１１に出力する。
に書き込まれているデータをＥＥＰＲＯＭＺに書き込む
動作を説明するためのタイムチャートである。ＥＥＦＲ
ＯＭ書込み制御回路５からの信号により、あらかじめ内
部アドレスデータ制御回路３に設定しである値を信号φ
１がＬＯＷレベルの間中アドレスバス１１に出力する。
また、几λＭ１への信号ＯＥは、同じく信号φ１がＬＯ
Ｗレベルの間中Ｌ ＯＷレベルにする。これによシ、ア
ドレスバス１０上のアドレスデータにより定まるＲＡＭ
Ｉのアドレスのデータがデータバス１０上に出力される
。このときの信号φ２の立上りと同時にＥＥＰＲＯＭＺ
への信号ＷＥは、ＥＥＰ几ＯＭ書込み制御回路５からの
信号によ、９ＬＯＷレベルに変化する。ＥＥＰＲＯＭＺ
への信号ＷＥがＬＯＷレベル、１ Ｋ変化すると・その
とき０アト′ル°″１１上０アドレスデータとデータバ
ス１０上のＲＡＭＩからのデータは、ＥＥＰＲＯＭＺ
内にラッチされる。
Ｗレベルの間中Ｌ ＯＷレベルにする。これによシ、ア
ドレスバス１０上のアドレスデータにより定まるＲＡＭ
Ｉのアドレスのデータがデータバス１０上に出力される
。このときの信号φ２の立上りと同時にＥＥＰＲＯＭＺ
への信号ＷＥは、ＥＥＰ几ＯＭ書込み制御回路５からの
信号によ、９ＬＯＷレベルに変化する。ＥＥＰＲＯＭＺ
への信号ＷＥがＬＯＷレベル、１ Ｋ変化すると・その
とき０アト′ル°″１１上０アドレスデータとデータバ
ス１０上のＲＡＭＩからのデータは、ＥＥＰＲＯＭＺ
内にラッチされる。
このラッチされたアドレスデータにより定まるＥＥＰＲ
，ＯＭＺ内のアドレスにラッチされたデータを信号ＷＥ
がＬＯＷレベルの間中ＥＥＰＲＯＭ２への書き込不動作
が行われる。
，ＯＭＺ内のアドレスにラッチされたデータを信号ＷＥ
がＬＯＷレベルの間中ＥＥＰＲＯＭ２への書き込不動作
が行われる。
なお、本実施例においては、ＥＥＰＲＯＭ書込み制御回
路５は、ＥＥＰＲＯＭＺへの信号ＷＥが１０ｍ９ｅｏＯ
間ＬＯＷレベルになるように制御しているが、この間、
アドレスバス１１とデータバス１０にはデータを出力し
ていないので、ｉ％ＡＭ１を外部回路からアクセスする
ことが可能である。
路５は、ＥＥＰＲＯＭＺへの信号ＷＥが１０ｍ９ｅｏＯ
間ＬＯＷレベルになるように制御しているが、この間、
アドレスバス１１とデータバス１０にはデータを出力し
ていないので、ｉ％ＡＭ１を外部回路からアクセスする
ことが可能である。
第４図は外部回路からＲＡＭＩをアクセスする動作を説
明するためのタイムチャートである。第４図の前半が読
み取りのタイミングで、後半が書き込みのタイミングで
ある。第２図と第３図での１’ＬＡＭ１のアクセスは、
信号φ１がＬＯＷレベルの間に行われているが、外部回
路からのＲＡＭＩのアクセスは、信号φ１がＨＩＧＨレ
ベルの間に行うようにしである。外部回路からのＲＡＭ
Ｉのアクセス要求が、信号Ｃ８をＬＯＷレベルにする曇
ゆに↓つて体えらｎると、人出力制御ＵＯ酌むからの信
号により外部アドレスデータゲート回路７のゲートが信
号φ１がＨＩＧＨレベルの間中開き、外部回路からのア
ドレスデータがＲＡＭＩのアドレス入力端子九人力され
る。データ読み取りの場合は、ＲＡＭＩへの信号ＯＥを
信号φ１がＨＩＧＨレベルの間中ＬＯＷレベルにする。
明するためのタイムチャートである。第４図の前半が読
み取りのタイミングで、後半が書き込みのタイミングで
ある。第２図と第３図での１’ＬＡＭ１のアクセスは、
信号φ１がＬＯＷレベルの間に行われているが、外部回
路からのＲＡＭＩのアクセスは、信号φ１がＨＩＧＨレ
ベルの間に行うようにしである。外部回路からのＲＡＭ
Ｉのアクセス要求が、信号Ｃ８をＬＯＷレベルにする曇
ゆに↓つて体えらｎると、人出力制御ＵＯ酌むからの信
号により外部アドレスデータゲート回路７のゲートが信
号φ１がＨＩＧＨレベルの間中開き、外部回路からのア
ドレスデータがＲＡＭＩのアドレス入力端子九人力され
る。データ読み取りの場合は、ＲＡＭＩへの信号ＯＥを
信号φ１がＨＩＧＨレベルの間中ＬＯＷレベルにする。
また、データバス入出力ゲート回路８への信号Ｇと信号
ＤＩＲも信号φ１がＨＩＧＨレベルの間中ＬＯＷレベル
となるように入出力制御回路６により制御し、外部回路
からのアドレスデータにより定められた１−ＬＡＭＩの
アドレスのデータを外部回路へ出力する。外部回路から
のデータ書き込み動作の場合は、信号φ１がｌ−Ｉ Ｉ
Ｇ Ｈレベルの間中外部アドレスデータゲート回路７
への信号Ｇ、ＲＡＭＩへの信号ＷＥおよびデータバス入
出力ゲート回路８への信号ＧｅＬＯＷレベルにして、デ
ータバス入出力ゲート回路８への信号ＤＩＲをＨＩＧＨ
レベルにする。これにより、外部回路からのアドレスデ
ータによシ定まるＲＡＭＩのアドレスに外部回路から入
力されたデータをＲＡＭ１への信号ＷＥの立上がシのタ
イミングで書き込む。
ＤＩＲも信号φ１がＨＩＧＨレベルの間中ＬＯＷレベル
となるように入出力制御回路６により制御し、外部回路
からのアドレスデータにより定められた１−ＬＡＭＩの
アドレスのデータを外部回路へ出力する。外部回路から
のデータ書き込み動作の場合は、信号φ１がｌ−Ｉ Ｉ
Ｇ Ｈレベルの間中外部アドレスデータゲート回路７
への信号Ｇ、ＲＡＭＩへの信号ＷＥおよびデータバス入
出力ゲート回路８への信号ＧｅＬＯＷレベルにして、デ
ータバス入出力ゲート回路８への信号ＤＩＲをＨＩＧＨ
レベルにする。これにより、外部回路からのアドレスデ
ータによシ定まるＲＡＭＩのアドレスに外部回路から入
力されたデータをＲＡＭ１への信号ＷＥの立上がシのタ
イミングで書き込む。
なお、第５図は第１図の入出力制御回路６の一実施例を
示す回路図で、１２はデコーダ／デイマルチプレレクサ
である。また、第６図は第１図の内部アドレスデータ制
御回路３の一実施例を示す回路図で、１３はトライステ
ートバッファ、１４は初期値のデータを設定する１６ビ
ツトバイナリーカウンタ、１５は比較値を設定可能な１
６ビツトコンパレータである。また、第７図は第１図の
データ転送回路４の一実施例を示す回路図で、１６はＤ
タイプフリップフロッグである。また、第８図は第１図
のＥＥＦＲＯＭ書込み制御回路５の一実施例を示す回路
図で、１７〜１９はＤタイプフリップフロップ、２０は
１１ビットバイナリ−カウンタである。 □ 上記した実施例の記憶回路によれば、マイクロコンピュ
ータのバスに直接接続することが可能であるから、本記
憶回路内に書き込まれたプログラムを直接コンピュータ
が読み取れ、また、コンピュータから直接データを書き
込むことができ、コンピュータシステムの主記憶回路部
としての使用かり能である。また、外部回路からの几Ａ
ＭＩへの書き込みおよび読み取り動作に無関係に几ＡＭ
Ｉ’ｃ４ｈ の内容を不揮発耐メモリであるＥＥＦＲＯＭ２ にコピ
ーして、必要に応じて＾速でＥＥＦＲＯＭ２の内容を自
動的に、しかも、外部回路からのＲＡＭＩに対する書き
込みおよび読み取シ動作に無関係にＲＡＭＩＫ転送でき
るから、コンピュータシステムの補助メモリとしての機
能もある。さらに、ＥＥＰＩＬＯＭ２ に薔き込まれた
プログラムとこのプログラムを実行するために必要とす
るＲＡＭＩ内のデータのためのインターフェース回路を
必要としないから、コンピュータシステムに容易に増設
可能である。
示す回路図で、１２はデコーダ／デイマルチプレレクサ
である。また、第６図は第１図の内部アドレスデータ制
御回路３の一実施例を示す回路図で、１３はトライステ
ートバッファ、１４は初期値のデータを設定する１６ビ
ツトバイナリーカウンタ、１５は比較値を設定可能な１
６ビツトコンパレータである。また、第７図は第１図の
データ転送回路４の一実施例を示す回路図で、１６はＤ
タイプフリップフロッグである。また、第８図は第１図
のＥＥＦＲＯＭ書込み制御回路５の一実施例を示す回路
図で、１７〜１９はＤタイプフリップフロップ、２０は
１１ビットバイナリ−カウンタである。 □ 上記した実施例の記憶回路によれば、マイクロコンピュ
ータのバスに直接接続することが可能であるから、本記
憶回路内に書き込まれたプログラムを直接コンピュータ
が読み取れ、また、コンピュータから直接データを書き
込むことができ、コンピュータシステムの主記憶回路部
としての使用かり能である。また、外部回路からの几Ａ
ＭＩへの書き込みおよび読み取り動作に無関係に几ＡＭ
Ｉ’ｃ４ｈ の内容を不揮発耐メモリであるＥＥＦＲＯＭ２ にコピ
ーして、必要に応じて＾速でＥＥＦＲＯＭ２の内容を自
動的に、しかも、外部回路からのＲＡＭＩに対する書き
込みおよび読み取シ動作に無関係にＲＡＭＩＫ転送でき
るから、コンピュータシステムの補助メモリとしての機
能もある。さらに、ＥＥＰＩＬＯＭ２ に薔き込まれた
プログラムとこのプログラムを実行するために必要とす
るＲＡＭＩ内のデータのためのインターフェース回路を
必要としないから、コンピュータシステムに容易に増設
可能である。
第９図は本発明に係る記憶回路の具体的使用例を示した
図である。分析装置２１のデータ処理および１ｌｌｌＪ
ｆＩｆＩＩを行うデータ処理装置１ｉ２２をインター７
”’ｌ’ エース回路２３と、インターフェース回路２
３を弁して分析装置２１から測定データを入力してデー
タ処理と分析装置２１のｆ′６１Ｊ御を行うコンピュー
タ回路２４と、本発明に係る記憶回路２５と、記憶回路
２５と同じ構成の記憶回路追加スロット２６．２７よシ
構成しである。
図である。分析装置２１のデータ処理および１ｌｌｌＪ
ｆＩｆＩＩを行うデータ処理装置１ｉ２２をインター７
”’ｌ’ エース回路２３と、インターフェース回路２
３を弁して分析装置２１から測定データを入力してデー
タ処理と分析装置２１のｆ′６１Ｊ御を行うコンピュー
タ回路２４と、本発明に係る記憶回路２５と、記憶回路
２５と同じ構成の記憶回路追加スロット２６．２７よシ
構成しである。
このよう°に、分析装置２１による分析のためのパラメ
ータやデータ処理方法を変えることにより分析機能や分
析能力を向上するときに、記憶回路を容易に追加するこ
とができる。
ータやデータ処理方法を変えることにより分析機能や分
析能力を向上するときに、記憶回路を容易に追加するこ
とができる。
〔発明の効果」
以上説明したように、本発明によれば、コンピュータシ
ステム、特にマイクロコンピュータシステム用の主記憶
回路部と補助記憶回路部の両方の機能を満すことができ
、システムを最小の記憶回路の容量で製作し、必要に応
じて記憶回路を追加することが可能で、機能向上をはか
ることができ、シフ５−も、インターフェース回路を必
要とせず、半導体集積回路だけで構成可能であシ、量産
が可能であり、また、置速書き込みおよび読み取りがで
きるという効果かめる。
ステム、特にマイクロコンピュータシステム用の主記憶
回路部と補助記憶回路部の両方の機能を満すことができ
、システムを最小の記憶回路の容量で製作し、必要に応
じて記憶回路を追加することが可能で、機能向上をはか
ることができ、シフ５−も、インターフェース回路を必
要とせず、半導体集積回路だけで構成可能であシ、量産
が可能であり、また、置速書き込みおよび読み取りがで
きるという効果かめる。
第１図は本発明の記憶回路の一実施例を示すブロック図
、第２図は第１図のデータ転送回路の制御によシＥＥＰ
ＲＯＭに書き込まれたデータをＲ，ＡＭＫ転送するとき
の動作を説明するだめのタイムチャート、第３図は第１
図のＥＥＦＲＯＭ書込み制御回路によシＲＡＭに書き込
まれているデータをＥＥＦＲＯＭに書き込む動作を説明
するためのタイムチャート、第４図は外部回路から第１
図のＲＡＭをアクセスする動作を説明するためのタイム
チャート、第５図〜第８図はそれぞれ第１図の入出力制
御回路、内部アドレスデータ制御回路、データ転送回路
、ＥＥＰＲＯＭ書込み制御回路の一実施例を示す回路図
、第９図は本発明に係る記憶回路の具体的使用例を示し
た図である。 １・・・ＲＡＭ、２・・・ＥＥＰＲＯＭ 、３・・・内
部アドレスデータ制御回路、４・・・データ転送回路、
５・・・ｌＰＲＯＭ書込み制御回路、６・・・入出力制
御回路、７・・外部アドレスデータゲート回路、８・・
・データバス入出力ゲート回路、１ｏ・・・データバス
、１１・・・アドレスバス。 代理人 弁理士 長崎博男 竿 ２ ｍ 芋４ 閃 一−−−１ｆＡＪＬ−→−」跋ｍ−ゆ Ｖ、ｊ 図 ２ １市 乙 訝り
、第２図は第１図のデータ転送回路の制御によシＥＥＰ
ＲＯＭに書き込まれたデータをＲ，ＡＭＫ転送するとき
の動作を説明するだめのタイムチャート、第３図は第１
図のＥＥＦＲＯＭ書込み制御回路によシＲＡＭに書き込
まれているデータをＥＥＦＲＯＭに書き込む動作を説明
するためのタイムチャート、第４図は外部回路から第１
図のＲＡＭをアクセスする動作を説明するためのタイム
チャート、第５図〜第８図はそれぞれ第１図の入出力制
御回路、内部アドレスデータ制御回路、データ転送回路
、ＥＥＰＲＯＭ書込み制御回路の一実施例を示す回路図
、第９図は本発明に係る記憶回路の具体的使用例を示し
た図である。 １・・・ＲＡＭ、２・・・ＥＥＰＲＯＭ 、３・・・内
部アドレスデータ制御回路、４・・・データ転送回路、
５・・・ｌＰＲＯＭ書込み制御回路、６・・・入出力制
御回路、７・・外部アドレスデータゲート回路、８・・
・データバス入出力ゲート回路、１ｏ・・・データバス
、１１・・・アドレスバス。 代理人 弁理士 長崎博男 竿 ２ ｍ 芋４ 閃 一−−−１ｆＡＪＬ−→−」跋ｍ−ゆ Ｖ、ｊ 図 ２ １市 乙 訝り
Claims (1)
- 【特許請求の範囲】 １、ディジタル情報を記憶する記載回路において、ＲＡ
Ｍと、ＥＥＰｉ（ＯＭと、前記ＲＡＭと前記ＥＥＦＲＯ
Ｍにアドレスデータを出力する内部アドレスデータ制御
回路と、前記ＥＥＰＲＯＭ Ｋ書き込まれたデータを読
み出して前記ＲＡＭに書き込む制御を行うデータ転送回
路と、前記ＲＡＭのデータを読み出して前記ＥＥＰＲＯ
Ｍ Ｋ書き込むＥＥＰ）１０Ｍ書込み制御回路と、外部
回路と前記ＲＡＭとのデータの入出力を制御する入出力
制御回路と、前記ＲＡＭの前記外部回路からのデータの
書き込みまたは読み取シ動作中に前記データ転送回路と
前記ＥＥＰ凡ＯＭ書込み制御回路が前記ＲＡＭにアクセ
スしないように制御するタイミング制御手段とを具備す
ることを特徴とする記憶回路。 ２、前記タイミング制御手段は、前記外部回路から前記
ＲＡＭに対してデータの書き込みまたは読み取シを行う
タイミングに同期したクロック信号を入力し、前記デー
タ転送回路と前記ＥＥＦＲＯＭ書込み制御回路の前記１
（、ＡＭへのアクセス動作を前記クロック信号と同期は
せて、前記外部回路の書き込みまたは読み取シ動作の空
き時間中にデータ転送を終了するように構成しである特
許請求の範囲第１項記載の記憶回路。 ３、前記タイミング制御手段は、前記ａＡＭＫ対する書
き込みまたは読み取シの動作中に前記外部回路からデー
タの書き込みまたは読み取シの要求が発生した場合に前
記外部回路に前記几ＡＭが動作中であることを示す信号
を出力する出力手段を具備している特許請求の範囲第１
項または第２項記載の記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117223A JPS60262258A (ja) | 1984-06-07 | 1984-06-07 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117223A JPS60262258A (ja) | 1984-06-07 | 1984-06-07 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60262258A true JPS60262258A (ja) | 1985-12-25 |
Family
ID=14706438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59117223A Pending JPS60262258A (ja) | 1984-06-07 | 1984-06-07 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60262258A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269232A (ja) * | 1986-05-16 | 1987-11-21 | Matsushita Electric Ind Co Ltd | マイクロプロセツサ |
| JPH04338890A (ja) * | 1991-05-16 | 1992-11-26 | Sharp Corp | Ｉｃメモリカード |
| US7427031B2 (en) | 2002-09-06 | 2008-09-23 | Renesas Technology Corp. | Semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54125930A (en) * | 1978-03-24 | 1979-09-29 | Toshiba Corp | Electronic computer |
| JPS60181943A (ja) * | 1984-02-29 | 1985-09-17 | Mitsubishi Electric Corp | 高速化メモリ装置 |
-
1984
- 1984-06-07 JP JP59117223A patent/JPS60262258A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54125930A (en) * | 1978-03-24 | 1979-09-29 | Toshiba Corp | Electronic computer |
| JPS60181943A (ja) * | 1984-02-29 | 1985-09-17 | Mitsubishi Electric Corp | 高速化メモリ装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269232A (ja) * | 1986-05-16 | 1987-11-21 | Matsushita Electric Ind Co Ltd | マイクロプロセツサ |
| JPH04338890A (ja) * | 1991-05-16 | 1992-11-26 | Sharp Corp | Ｉｃメモリカード |
| US7427031B2 (en) | 2002-09-06 | 2008-09-23 | Renesas Technology Corp. | Semiconductor memory device |
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