JPH07262776A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH07262776A JPH07262776A JP6048238A JP4823894A JPH07262776A JP H07262776 A JPH07262776 A JP H07262776A JP 6048238 A JP6048238 A JP 6048238A JP 4823894 A JP4823894 A JP 4823894A JP H07262776 A JPH07262776 A JP H07262776A
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- memory
- signal
- schottky diode
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- semiconductor memory
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
Abstract
(57)【要約】
【目的】本発明の目的は、メモリバスに接続された半導
体メモリの出力回路ばかりでなく、入力回路の負荷容量
もメモリバスから分離する入出力回路方式を提供するこ
とである。 【構成】メモリシステムにおいて、メモリバス信号線に
接続された半導体メモリの負荷容量をメモリバスから分
離するために、ショットキーダイオードを半導体メモリ
とメモリバス配線間に配置し、ショットキーダイオード
に逆バイアス電圧を印加するか否かを制御する電圧制御
回路を設けることで達成される。 【効果】本発明により、メモリバスに多くの半導体メモ
リを接続しても、半導体メモリの負荷容量がバスから分
離されるため、信号伝搬速度が遅くならない。このた
め、高速でかつ大容量のメモリシステムを構築すること
ができる。
体メモリの出力回路ばかりでなく、入力回路の負荷容量
もメモリバスから分離する入出力回路方式を提供するこ
とである。 【構成】メモリシステムにおいて、メモリバス信号線に
接続された半導体メモリの負荷容量をメモリバスから分
離するために、ショットキーダイオードを半導体メモリ
とメモリバス配線間に配置し、ショットキーダイオード
に逆バイアス電圧を印加するか否かを制御する電圧制御
回路を設けることで達成される。 【効果】本発明により、メモリバスに多くの半導体メモ
リを接続しても、半導体メモリの負荷容量がバスから分
離されるため、信号伝搬速度が遅くならない。このた
め、高速でかつ大容量のメモリシステムを構築すること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ等のメモ
リシステムに係り、特に多数の半導体メモリをバス配線
に接続しても、高速にアクセスできるメモリシステムに
関する。
リシステムに係り、特に多数の半導体メモリをバス配線
に接続しても、高速にアクセスできるメモリシステムに
関する。
【０００２】
【従来の技術】従来、コンピュータのメモリシステム
は、一本のメモリバス配線上に接続できる半導体メモリ
の数量に大巾な制限があった。例えば、１０個の半導体
メモリをコネクタを介して数cm間隔に同一のメモリバス
配線上に配置した場合、半導体メモリの入出力回路の負
荷容量は７ｐＦ程度，コネクタの負荷容量は３ｐＦ程度
あることから、メモリバス配線には、合計１００ｐＦの
負荷容量が存在することになる。つまり、メモリバス配
線上の信号伝搬速度は、これら負荷容量が大きい程遅く
なってしまうため、高速アクセスを実現するには、メモ
リ容量を制限する方法がとられていた。
は、一本のメモリバス配線上に接続できる半導体メモリ
の数量に大巾な制限があった。例えば、１０個の半導体
メモリをコネクタを介して数cm間隔に同一のメモリバス
配線上に配置した場合、半導体メモリの入出力回路の負
荷容量は７ｐＦ程度，コネクタの負荷容量は３ｐＦ程度
あることから、メモリバス配線には、合計１００ｐＦの
負荷容量が存在することになる。つまり、メモリバス配
線上の信号伝搬速度は、これら負荷容量が大きい程遅く
なってしまうため、高速アクセスを実現するには、メモ
リ容量を制限する方法がとられていた。
【０００３】また、半導体集積回路の出力回路とバス配
線間にショットキーダイオードを挿入して出力回路の負
荷容量をバス配線から分離する方法がある。この技術に
関連する文献として米国特許第5132564 号公報などがあ
る。
線間にショットキーダイオードを挿入して出力回路の負
荷容量をバス配線から分離する方法がある。この技術に
関連する文献として米国特許第5132564 号公報などがあ
る。
【０００４】
【発明が解決しようとする課題】従来の技術では、半導
体集積回路の入力回路の負荷容量をバス配線から分離す
ることはできないため、大巾な信号伝搬速度の向上が出
来ないという問題点があった。
体集積回路の入力回路の負荷容量をバス配線から分離す
ることはできないため、大巾な信号伝搬速度の向上が出
来ないという問題点があった。
【０００５】上述したように、メモリバス配線上に接続
される半導体メモリが多ければ多い程、半導体メモリの
負荷容量が原因で信号伝搬速度が遅くなり、メモリバス
の動作周波数向上を制限するという問題があった。
される半導体メモリが多ければ多い程、半導体メモリの
負荷容量が原因で信号伝搬速度が遅くなり、メモリバス
の動作周波数向上を制限するという問題があった。
【０００６】本発明の目的は、高速なメモリシステムを
提供することである。
提供することである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、信号入出力回路を内蔵したメモリ
と、前記信号入出力回路に接続されたバス配線とから成
るメモリシステムにおいて、前記信号入出力回路の負荷
容量を前記バス配線から分離する負荷容量分離手段を有
することである。
の本発明の特徴は、信号入出力回路を内蔵したメモリ
と、前記信号入出力回路に接続されたバス配線とから成
るメモリシステムにおいて、前記信号入出力回路の負荷
容量を前記バス配線から分離する負荷容量分離手段を有
することである。
【０００８】具体的には、半導体メモリとメモリバス配
線の間にショットキーダイオードと逆バイアス電圧を制
御する電圧制御回路を挿入することである。
線の間にショットキーダイオードと逆バイアス電圧を制
御する電圧制御回路を挿入することである。
【０００９】本発明の上記特徴およびその他の特徴は、
以下の記載により、さらに詳細に説明される。
以下の記載により、さらに詳細に説明される。
【００１０】
【作用】バス接続された半導体メモリの出力回路ばかり
でなく入力回路の負荷容量もメモリバス配線から分離す
る入出力制御回路方式を提供することである。これによ
り、多数の半導体メモリをメモリバス配線上に接続可能
となり、かつメモリバスの動作周波数を上げる事ができ
る。
でなく入力回路の負荷容量もメモリバス配線から分離す
る入出力制御回路方式を提供することである。これによ
り、多数の半導体メモリをメモリバス配線上に接続可能
となり、かつメモリバスの動作周波数を上げる事ができ
る。
【００１１】
【実施例】本発明の実施例を説明する上で必要となるメ
モリシステム全体構成を図４を用いて説明する。
モリシステム全体構成を図４を用いて説明する。
【００１２】４−１は、電圧Ｖｔｔと抵抗４−２で両端
終端されたメモリバスである。４−３は、負荷低減回路
を有する同期ＤＲＡＭ（Syncronous Dynamic Randam Ac
cessMemory) であり、４−４はメモリコントローラ、４
−５はプロセッサでありプロセッサバス４−６を介して
メモリコントローラ４−４と接続されている。また、メ
モリコントローラ４−４と負荷低減回路を有する同期Ｄ
ＲＡＭ４−３の間には、それぞれチップセレクト信号￣
ＣＳとライトエネーブル信号￣ＷＥの制御信号とメモリ
アドレス信号ＡＤＲが接続されている。一方メモリバス
４−１は、メモリコントローラ４−４と各負荷低減回路
を有する同期ＤＲＡＭ４−３間でデータの受渡しを行う
信号線である。
終端されたメモリバスである。４−３は、負荷低減回路
を有する同期ＤＲＡＭ（Syncronous Dynamic Randam Ac
cessMemory) であり、４−４はメモリコントローラ、４
−５はプロセッサでありプロセッサバス４−６を介して
メモリコントローラ４−４と接続されている。また、メ
モリコントローラ４−４と負荷低減回路を有する同期Ｄ
ＲＡＭ４−３の間には、それぞれチップセレクト信号￣
ＣＳとライトエネーブル信号￣ＷＥの制御信号とメモリ
アドレス信号ＡＤＲが接続されている。一方メモリバス
４−１は、メモリコントローラ４−４と各負荷低減回路
を有する同期ＤＲＡＭ４−３間でデータの受渡しを行う
信号線である。
【００１３】次に、プロセッサがメモリデータをリード
する場合の動作を説明する。
する場合の動作を説明する。
【００１４】プロセッサ４−５は、プロセッサ内部でキ
ャッシュミス等の要因でプロッセサバス４−６にリード
したいメモリアドレスを出力する。メモリコントローラ
４−４は、受け取ったアドレスに基づき複数存在する同
期ＤＲＡＭの中から１つの同期ＤＲＡＭを選択して、当
該同期ＤＲＡＭへチップセレクト信号￣ＣＳとライトイ
ネーブル信号￣ＷＥとメモリアドレスＡＤＲを転送す
る。一方、選択された同期ＤＲＡＭは、上記信号を受け
取った後に所定のタイミングに基づき、メモリからデー
タを読みだしてそのデータをメモリバス４−１へ出力す
る。メモリコントローラ４−４も所定のタイミングに基
づきメモリバス上のデータをラッチし、ＥＣＣ（Error
Correcting Code)等のチェックを行い、プロセッサバス
４−６を介してプロセッサ４−５へ当該データを転送す
る。このような動作により、プロセッサ４−５は必要な
データを受け取り処理を実行できる。
ャッシュミス等の要因でプロッセサバス４−６にリード
したいメモリアドレスを出力する。メモリコントローラ
４−４は、受け取ったアドレスに基づき複数存在する同
期ＤＲＡＭの中から１つの同期ＤＲＡＭを選択して、当
該同期ＤＲＡＭへチップセレクト信号￣ＣＳとライトイ
ネーブル信号￣ＷＥとメモリアドレスＡＤＲを転送す
る。一方、選択された同期ＤＲＡＭは、上記信号を受け
取った後に所定のタイミングに基づき、メモリからデー
タを読みだしてそのデータをメモリバス４−１へ出力す
る。メモリコントローラ４−４も所定のタイミングに基
づきメモリバス上のデータをラッチし、ＥＣＣ（Error
Correcting Code)等のチェックを行い、プロセッサバス
４−６を介してプロセッサ４−５へ当該データを転送す
る。このような動作により、プロセッサ４−５は必要な
データを受け取り処理を実行できる。
【００１５】次に、プロセッサがメモリへデータをライ
トする場合の動作を説明する。
トする場合の動作を説明する。
【００１６】その動作は、メモリリードの場合と類似し
ている。
ている。
【００１７】プロセッサ４−５は、プロセッサ内部でキ
ャッシュフラッシュ等の要因でプロッセサバス４−６へ
ライトしたいデータとそのメモリアドレスを出力する。
メモリコントローラ４−４は、受け取ったデータへＥＣ
Ｃ等の冗長符号を付加すると共に、受け取ったアドレス
に基づき複数存在する同期ＤＲＡＭの中から１つの同期
ＤＲＡＭを選択し、当該同期ＤＲＡＭへチップセレクト
信号￣ＣＳとライトイネーブル信号￣ＷＥとメモリアド
レスＡＤＲ及びライトデータを転送する。一方、選択さ
れた同期ＤＲＡＭは、上記信号を受け取った後に所定の
タイミングに基づき、メモリバス４−１上のデータをメ
モリへ書き込むことができる。
ャッシュフラッシュ等の要因でプロッセサバス４−６へ
ライトしたいデータとそのメモリアドレスを出力する。
メモリコントローラ４−４は、受け取ったデータへＥＣ
Ｃ等の冗長符号を付加すると共に、受け取ったアドレス
に基づき複数存在する同期ＤＲＡＭの中から１つの同期
ＤＲＡＭを選択し、当該同期ＤＲＡＭへチップセレクト
信号￣ＣＳとライトイネーブル信号￣ＷＥとメモリアド
レスＡＤＲ及びライトデータを転送する。一方、選択さ
れた同期ＤＲＡＭは、上記信号を受け取った後に所定の
タイミングに基づき、メモリバス４−１上のデータをメ
モリへ書き込むことができる。
【００１８】まず最初に、第１の実施例を図１から図７
を用いて説明する。
を用いて説明する。
【００１９】図１は、負荷低減回路を有する同期ＤＲＡ
Ｍの一構成を示したものである。
Ｍの一構成を示したものである。
【００２０】１−１は同期ＤＲＡＭ、１−２と１−３が
負荷低減回路を構成している。ここで、１−３はショッ
トキーダイオードであり、１−２はショットキーダイオ
ード１−３の出力端子側配線１−４の電圧を制御する電
圧制御回路である。
負荷低減回路を構成している。ここで、１−３はショッ
トキーダイオードであり、１−２はショットキーダイオ
ード１−３の出力端子側配線１−４の電圧を制御する電
圧制御回路である。
【００２１】メモリバス４−１は、ショットキーダイオ
ード１−３を介して電圧制御回路１−２と同期ＤＲＡＭ
１−１と接続されている。また、チップセレクト信号￣
ＣＳとライトイネーブル信号￣ＷＥは電圧制御回路１−
２と同期ＤＲＡＭ１−１と接続されているが、メモリア
ドレス信号ＡＤＲは同期ＤＲＡＭ１−１へ入力されてい
る。次に同期ＤＲＡＭ１−１の内部構成を簡単に説明す
る。
ード１−３を介して電圧制御回路１−２と同期ＤＲＡＭ
１−１と接続されている。また、チップセレクト信号￣
ＣＳとライトイネーブル信号￣ＷＥは電圧制御回路１−
２と同期ＤＲＡＭ１−１と接続されているが、メモリア
ドレス信号ＡＤＲは同期ＤＲＡＭ１−１へ入力されてい
る。次に同期ＤＲＡＭ１−１の内部構成を簡単に説明す
る。
【００２２】１−５は大容量のメモリセルであり、１−
６はメモリセルから読みだしたデータを保持するための
ラッチ、１−７はプリバッファ、１−８はオープンドレ
イン型のＮＭＯＳ出力回路である。一方１−９は入力回
路であるレシーバであり、１−１０はメモリセルへの書
き込みデータを保持するためのラッチである。このよう
に、同期ＤＲＡＭの入出力回路はＧＴＬ（Gunning Tran
sfer Logic) を用いている例であるが、通常のプッシュ
プル型の入出力回路でも本発明は適用可能である。
６はメモリセルから読みだしたデータを保持するための
ラッチ、１−７はプリバッファ、１−８はオープンドレ
イン型のＮＭＯＳ出力回路である。一方１−９は入力回
路であるレシーバであり、１−１０はメモリセルへの書
き込みデータを保持するためのラッチである。このよう
に、同期ＤＲＡＭの入出力回路はＧＴＬ（Gunning Tran
sfer Logic) を用いている例であるが、通常のプッシュ
プル型の入出力回路でも本発明は適用可能である。
【００２３】図２は、電圧制御回路の構成図を示してい
る。
る。
【００２４】２−１はチップセレクト信号￣ＣＳを論理
反転するためのインバータであり、同様に２−２もライ
トイネーブル信号￣ＷＥを論理反転するためのインバー
タである。２−３はＡＮＤ回路であり、その出力は配線
２−４と接続されている。
反転するためのインバータであり、同様に２−２もライ
トイネーブル信号￣ＷＥを論理反転するためのインバー
タである。２−３はＡＮＤ回路であり、その出力は配線
２−４と接続されている。
【００２５】２−５はチョッパ回路で、２−６はその出
力線である。２−７，２−１０，２−１３はエッジトリ
ガ型フリップフロップであり、２−７は配線２−４上の
信号を次のサイクルに配線２−８上へ出力し、２−１０
は配線２−８上の信号を次のサイクルに配線２−１１上
へ出力し、同様に２−１３は配線２−１１上の信号を次
のサイクルに配線２−１４上へ出力する。また、それぞ
れのチョッパ回路２−５の出力信号は、信号線２−６，
２−９，２−１２，２−１５を介してＯＲ回路２−１６
へ入力されている。２−１７はＯＲ回路の出力信号線で
あり、PMOS２−１８とＮＭＯＳ２−１９のゲート部と接
続されている。これにより、ショットキーダイオード１
−３の出力端子側配線１−４の電圧を制御する。
力線である。２−７，２−１０，２−１３はエッジトリ
ガ型フリップフロップであり、２−７は配線２−４上の
信号を次のサイクルに配線２−８上へ出力し、２−１０
は配線２−８上の信号を次のサイクルに配線２−１１上
へ出力し、同様に２−１３は配線２−１１上の信号を次
のサイクルに配線２−１４上へ出力する。また、それぞ
れのチョッパ回路２−５の出力信号は、信号線２−６，
２−９，２−１２，２−１５を介してＯＲ回路２−１６
へ入力されている。２−１７はＯＲ回路の出力信号線で
あり、PMOS２−１８とＮＭＯＳ２−１９のゲート部と接
続されている。これにより、ショットキーダイオード１
−３の出力端子側配線１−４の電圧を制御する。
【００２６】詳しい動作説明の前に、図３を用いてチョ
ッパ回路２−５の構成を示す。
ッパ回路２−５の構成を示す。
【００２７】３−１は３個のインバータであり、信号を
遅らせることと論理反転するための回路である。３−３
はＡＮＤ回路で、３−１の出力信号３−２と信号線２−
４，２−８，２−１１，２−１４をＡＮＤした結果を信
号線２−６，２−９，２−１２，２−１５へ出力してい
る。
遅らせることと論理反転するための回路である。３−３
はＡＮＤ回路で、３−１の出力信号３−２と信号線２−
４，２−８，２−１１，２−１４をＡＮＤした結果を信
号線２−６，２−９，２−１２，２−１５へ出力してい
る。
【００２８】以上のべた回路構成の動作を図５から図７
を用いて説明する。
を用いて説明する。
【００２９】最初に、図５を用いてチップセレクトされ
ない同期ＤＲＡＭの負荷低減回路の動作を述べる。
ない同期ＤＲＡＭの負荷低減回路の動作を述べる。
【００３０】ＣＬＫは、メモリコントローラと同期ＤＲ
ＡＭへ与えられるクロックである。メモリシステムは、
このクロックに基づき動作するものと仮定する。￣ＣＳ
信号と￣ＷＥ信号は、チップセレクトされないことから
共にハイレベル（Ｈ）である。このため、図２の信号２
−４はローレベル（Ｌ）となる。また、各信号２−８，
２−１１，２−１４もエッジトリガ型フリップフロップ
２−７，２−１０，２−１３を介して全てローレベル
（Ｌ）となる。この結果、チョッパ回路２−５の出力信
号２−６，２−９，２−１２，２−１５も、全てローレ
ベル（Ｌ）となるため、ＯＲ回路２−１６の出力信号２
−１７もローレベル（Ｌ）となる。
ＡＭへ与えられるクロックである。メモリシステムは、
このクロックに基づき動作するものと仮定する。￣ＣＳ
信号と￣ＷＥ信号は、チップセレクトされないことから
共にハイレベル（Ｈ）である。このため、図２の信号２
−４はローレベル（Ｌ）となる。また、各信号２−８，
２−１１，２−１４もエッジトリガ型フリップフロップ
２−７，２−１０，２−１３を介して全てローレベル
（Ｌ）となる。この結果、チョッパ回路２−５の出力信
号２−６，２−９，２−１２，２−１５も、全てローレ
ベル（Ｌ）となるため、ＯＲ回路２−１６の出力信号２
−１７もローレベル（Ｌ）となる。
【００３１】ＮＭＯＳトランジスタ２−２０と２−１７
はオフ状態で、ＰＭＯＳトランジスタ２−１８がオン状
態となるため、信号線１−４へ信号出力されず、ハイイ
ンピーダンス状態となる。しかしながら、図１からわか
るように、信号線１−４はショットキーダイオード１−
３を介してメモリバス信号線４−１と接続しており、そ
のメモリバス信号線４−１は、終端抵抗４−２を介して
電圧Ｖｔｔと接続されている。このため、半導体メモリ
またはメモリコントローラがメモリバスをドライブして
いなければ、メモリバス信号線４−１はハイレベルとな
り、信号線１−４もハイレベルとなる。また、信号線１
−４は、一度でもハイレベルになると、ショットキーダ
イオードに逆バイアス電圧が印加されるため、同期DRAM
１−１の負荷容量は、メモリバス信号線４−１からは遮
断された状態となり、ショットキーダイオード自身の負
荷容量のみが負荷容量として見えることになる。また、
ショットキーダイオードの逆バイアス電圧印加時の負荷
容量は、その特性として非常に小さく、１ｐＦ程度であ
る。
はオフ状態で、ＰＭＯＳトランジスタ２−１８がオン状
態となるため、信号線１−４へ信号出力されず、ハイイ
ンピーダンス状態となる。しかしながら、図１からわか
るように、信号線１−４はショットキーダイオード１−
３を介してメモリバス信号線４−１と接続しており、そ
のメモリバス信号線４−１は、終端抵抗４−２を介して
電圧Ｖｔｔと接続されている。このため、半導体メモリ
またはメモリコントローラがメモリバスをドライブして
いなければ、メモリバス信号線４−１はハイレベルとな
り、信号線１−４もハイレベルとなる。また、信号線１
−４は、一度でもハイレベルになると、ショットキーダ
イオードに逆バイアス電圧が印加されるため、同期DRAM
１−１の負荷容量は、メモリバス信号線４−１からは遮
断された状態となり、ショットキーダイオード自身の負
荷容量のみが負荷容量として見えることになる。また、
ショットキーダイオードの逆バイアス電圧印加時の負荷
容量は、その特性として非常に小さく、１ｐＦ程度であ
る。
【００３２】次に図６を用いて、同期ＤＲＡＭからデー
タを読みだす時の動作を説明する。メモリリードである
ため、同期ＤＲＡＭ仕様に従い、チップセレクト信号￣
CSは、クロック１とクロック３のサイクルでローレベル
となり、ライトイネーブル信号￣ＷＥはハイレベルとな
る。アドレス信号ＡＤＲは、チップセレクト信号と同期
して同期ＤＲＡＭへ与えられる。この例では、クロック
６サイクルから４回連続リードデータＲＤ０，ＲＤ１，
ＲＤ２，ＲＤ３がメモリバス信号線へ出力される。この
時、図２の電圧制御回路の動作を次に説明する。
タを読みだす時の動作を説明する。メモリリードである
ため、同期ＤＲＡＭ仕様に従い、チップセレクト信号￣
CSは、クロック１とクロック３のサイクルでローレベル
となり、ライトイネーブル信号￣ＷＥはハイレベルとな
る。アドレス信号ＡＤＲは、チップセレクト信号と同期
して同期ＤＲＡＭへ与えられる。この例では、クロック
６サイクルから４回連続リードデータＲＤ０，ＲＤ１，
ＲＤ２，ＲＤ３がメモリバス信号線へ出力される。この
時、図２の電圧制御回路の動作を次に説明する。
【００３３】信号線２−４，２−８，２−１１，２−１
４は、明らかにローレベル、その結果信号線２−１７も
ローレベルとなり、信号線１−４はハイインピーダンス
状態となる。しかしながら、クロック６から９にて同期
ＤＲＡＭが図１の出力ドライバ１−８により信号線１−
４をドライブするため、結果としてその出力信号RD0,Ｒ
Ｄ１，ＲＤ２，ＲＤ３がショットキーダイオード１−３
を介してメモリバス信号線４−１へ出力される。このよ
うに、負荷低減回路は、メモリリード時には信号線１−
４をハイインピーダンス状態に制御している。
４は、明らかにローレベル、その結果信号線２−１７も
ローレベルとなり、信号線１−４はハイインピーダンス
状態となる。しかしながら、クロック６から９にて同期
ＤＲＡＭが図１の出力ドライバ１−８により信号線１−
４をドライブするため、結果としてその出力信号RD0,Ｒ
Ｄ１，ＲＤ２，ＲＤ３がショットキーダイオード１−３
を介してメモリバス信号線４−１へ出力される。このよ
うに、負荷低減回路は、メモリリード時には信号線１−
４をハイインピーダンス状態に制御している。
【００３４】次に図７を用いて同期ＤＲＡＭへデータを
書き込む時の動作を説明する。
書き込む時の動作を説明する。
【００３５】同期ＤＲＡＭ仕様に従い、チップセレクト
信号￣ＣＳは、クロック１とクロック３のサイクルでロ
ーレベルとなり、ライトイネーブル信号￣ＷＥはクロッ
ク３のサイクルでローレベルとなる。アドレス信号ＡＤ
Ｒは、チップセレクト信号と同期して同期ＤＲＡＭへ与
えられる。ライトデータＷＤ０，ＷＤ１，ＷＤ２，ＷＤ
３は、クロック３サイクルからクロック６サイクルまで
４つのデータが連続してメモリバス信号線へ出力され
る。次に、メモリバス信号線のライトデータを同期ＤＲ
ＡＭへ書き込むまでの電圧制御回路の動作を図２を用い
て説明する。
信号￣ＣＳは、クロック１とクロック３のサイクルでロ
ーレベルとなり、ライトイネーブル信号￣ＷＥはクロッ
ク３のサイクルでローレベルとなる。アドレス信号ＡＤ
Ｒは、チップセレクト信号と同期して同期ＤＲＡＭへ与
えられる。ライトデータＷＤ０，ＷＤ１，ＷＤ２，ＷＤ
３は、クロック３サイクルからクロック６サイクルまで
４つのデータが連続してメモリバス信号線へ出力され
る。次に、メモリバス信号線のライトデータを同期ＤＲ
ＡＭへ書き込むまでの電圧制御回路の動作を図２を用い
て説明する。
【００３６】信号線２−４には、チップセレクト信号￣
ＣＳの論理反転値とライトイネーブル信号線￣ＷＥの論
理反転値の論理ＡＮＤ後の信号であるため、クロック３
サイクルのみハイレベルとなる。エッヂトリガ型フリッ
プフロップの出力２−８，２−１１，２−１４もそれぞ
れ１クロックサイクルずれてハイレベルとなる。２−５
はチョッパ回路であるため、信号線２−６，２−９，２
−１２，２−１５を論理ＯＲした信号線１−１７は、図
７中に示したような細いパルス信号となる。この結果、
ＮＭＯＳトランジスタ２−２０と２−１９は、そのゲー
ト部に細いハイレベルのパルスが印加された時だけオン
しＰＭＯＳトランジスタ２−１８がオフするため、信号
線１−４はローレベルとなる。この時、ショットキーダ
イオード１−３を介してメモリバス信号線４−１のライ
トデータが信号線１−４へ流れ込む。次に信号線１−４
上の信号が、細いパルスの後にローレベルになると、NM
OSトランジスタ２−２０と２−１９はオフとなるため、
信号線１−４はハイインピーダンス状態になり、その時
の電圧状態が保持されることになる。この結果、同期Ｄ
ＲＡＭは、ライトデータＷＤ０，ＷＤ１，ＷＤ２，ＷＤ
３を入力回路１−９を介してメモリセル１−５へ書き込
むことができる。
ＣＳの論理反転値とライトイネーブル信号線￣ＷＥの論
理反転値の論理ＡＮＤ後の信号であるため、クロック３
サイクルのみハイレベルとなる。エッヂトリガ型フリッ
プフロップの出力２−８，２−１１，２−１４もそれぞ
れ１クロックサイクルずれてハイレベルとなる。２−５
はチョッパ回路であるため、信号線２−６，２−９，２
−１２，２−１５を論理ＯＲした信号線１−１７は、図
７中に示したような細いパルス信号となる。この結果、
ＮＭＯＳトランジスタ２−２０と２−１９は、そのゲー
ト部に細いハイレベルのパルスが印加された時だけオン
しＰＭＯＳトランジスタ２−１８がオフするため、信号
線１−４はローレベルとなる。この時、ショットキーダ
イオード１−３を介してメモリバス信号線４−１のライ
トデータが信号線１−４へ流れ込む。次に信号線１−４
上の信号が、細いパルスの後にローレベルになると、NM
OSトランジスタ２−２０と２−１９はオフとなるため、
信号線１−４はハイインピーダンス状態になり、その時
の電圧状態が保持されることになる。この結果、同期Ｄ
ＲＡＭは、ライトデータＷＤ０，ＷＤ１，ＷＤ２，ＷＤ
３を入力回路１−９を介してメモリセル１−５へ書き込
むことができる。
【００３７】以上述べたように、本実施例では、同期Ｄ
ＲＡＭの負荷容量をメモリバスから分離することができ
た。
ＲＡＭの負荷容量をメモリバスから分離することができ
た。
【００３８】次に第２の実施例を図８から図１１を用い
て説明する。
て説明する。
【００３９】図８は、負荷低減回路（８−１から８−
７）と同期ＤＲＡＭの構成を示したものである。図１の
負荷低減回路（１−２，１−３）と異なり、図８の負荷
低減回路（８−１から８−７）では、ショットキーダイ
オード４個（８−１，８−３，８−４，８−６）をリン
グ状に配置して、電圧制御回路８−７と信号線８−２，
８−５によって同期ＤＲＡＭ１−１の負荷容量をメモリ
バス４−１から遮断する構成である。以下、負荷低減回
路の動作原理を説明する。
７）と同期ＤＲＡＭの構成を示したものである。図１の
負荷低減回路（１−２，１−３）と異なり、図８の負荷
低減回路（８−１から８−７）では、ショットキーダイ
オード４個（８−１，８−３，８−４，８−６）をリン
グ状に配置して、電圧制御回路８−７と信号線８−２，
８−５によって同期ＤＲＡＭ１−１の負荷容量をメモリ
バス４−１から遮断する構成である。以下、負荷低減回
路の動作原理を説明する。
【００４０】（１）同期ＤＲＡＭからメモリリード時及
び同期ＤＲＡＭへのメモリライト時に、電圧制御回路８
−７は信号線８−２と信号線８−５をハイインピーダン
ス状態に制御する。
び同期ＤＲＡＭへのメモリライト時に、電圧制御回路８
−７は信号線８−２と信号線８−５をハイインピーダン
ス状態に制御する。
【００４１】最初に、メモリリード時の動作を述べる。
同期ＤＲＡＭが信号線１−４へローレベル電圧を出力す
るとショットキーダイオード８−３がオンし、信号線８
−２もローレベルとなる。この結果、同様にショットキ
ーダイオード８−１がオンするためメモリバス信号線４
−１もローレベルとなる。またショットキーダイオード
８−６，８−５もオンして全ての信号線がローレベルと
なる。次に同期DRAMが信号線１−４へハイレベル電圧を
出力した場合は、信号線８−５はハイレベルとなる。な
ぜならもし信号線８−５の前の状態がローレベルであれ
ばショットキーダイオード８−４がオンするため、結果
として信号線８−５は、ハイレベルとなるからである。
同様の原理で全ての信号線がハイレベルとなるため、メ
モリバス信号線４−１もハイレベルとなる。
同期ＤＲＡＭが信号線１−４へローレベル電圧を出力す
るとショットキーダイオード８−３がオンし、信号線８
−２もローレベルとなる。この結果、同様にショットキ
ーダイオード８−１がオンするためメモリバス信号線４
−１もローレベルとなる。またショットキーダイオード
８−６，８−５もオンして全ての信号線がローレベルと
なる。次に同期DRAMが信号線１−４へハイレベル電圧を
出力した場合は、信号線８−５はハイレベルとなる。な
ぜならもし信号線８−５の前の状態がローレベルであれ
ばショットキーダイオード８−４がオンするため、結果
として信号線８−５は、ハイレベルとなるからである。
同様の原理で全ての信号線がハイレベルとなるため、メ
モリバス信号線４−１もハイレベルとなる。
【００４２】次に、メモリライト時の動作を述べる。メ
モリバス信号線４−１がローレベルの場合は、ショット
キーダイオード８−６がオンし、信号線８−５もローレ
ベルとなる。同様の原理で全ての信号線がローレベルと
なるため、信号線１−４もローレベルとなる。この結
果、同期ＤＲＡＭ１−１はローレベル電圧をメモリセル
１−５へ書き込むことができることになる。次に、メモ
リバス信号線４−１がハイレベルの場合は、ショットキ
ーダイオード８−１を介して信号線８−２がハイレベル
になる。この理由は、もし信号線８−１の前の状態がロ
ーレベルであってもショットキーダイオード８−１がオ
ンするため、結果として信号線８−２はハイレベルとな
るからである。同様の理由で信号線１−４もハイレベル
となり、同期ＤＲＡＭのメモリセル１−５へハイレベル
電圧を書き込むことができる。
モリバス信号線４−１がローレベルの場合は、ショット
キーダイオード８−６がオンし、信号線８−５もローレ
ベルとなる。同様の原理で全ての信号線がローレベルと
なるため、信号線１−４もローレベルとなる。この結
果、同期ＤＲＡＭ１−１はローレベル電圧をメモリセル
１−５へ書き込むことができることになる。次に、メモ
リバス信号線４−１がハイレベルの場合は、ショットキ
ーダイオード８−１を介して信号線８−２がハイレベル
になる。この理由は、もし信号線８−１の前の状態がロ
ーレベルであってもショットキーダイオード８−１がオ
ンするため、結果として信号線８−２はハイレベルとな
るからである。同様の理由で信号線１−４もハイレベル
となり、同期ＤＲＡＭのメモリセル１−５へハイレベル
電圧を書き込むことができる。
【００４３】（２）チップセレクトされない同期ＤＲＡ
Ｍに対して、電圧制御回路８−７は信号線８−２をハイ
レベル、信号線８−５をローレベルに制御する。
Ｍに対して、電圧制御回路８−７は信号線８−２をハイ
レベル、信号線８−５をローレベルに制御する。
【００４４】このケースにおいて、負荷低減回路は、同
期ＤＲＡＭの負荷容量をメモリバス４−１から遮断する
ことが目的である。以下動作の説明をする。もし、メモ
リバス４−１がハイレベルとすると、信号線８−２はハ
イレベルであるためショットキーダイオード８−１はオ
フとなる。一方、ショットキーダイオード８−６もオフ
となるため、同期ＤＲＡＭの負荷容量は、完全にメモリ
バス４−１から遮断される。次に、メモリバス４−１が
ローレベルの場合には、信号線８−２はハイレベルのた
めショットキーダイオード８−１はオフとなる。一方シ
ョットキーダイオード８−６は、信号線８−５がローレ
ベルであるためオンせず、結果として、同期ＤＲＡＭの
負荷容量は、完全にメモリバス４−１から遮断される。
期ＤＲＡＭの負荷容量をメモリバス４−１から遮断する
ことが目的である。以下動作の説明をする。もし、メモ
リバス４−１がハイレベルとすると、信号線８−２はハ
イレベルであるためショットキーダイオード８−１はオ
フとなる。一方、ショットキーダイオード８−６もオフ
となるため、同期ＤＲＡＭの負荷容量は、完全にメモリ
バス４−１から遮断される。次に、メモリバス４−１が
ローレベルの場合には、信号線８−２はハイレベルのた
めショットキーダイオード８−１はオフとなる。一方シ
ョットキーダイオード８−６は、信号線８−５がローレ
ベルであるためオンせず、結果として、同期ＤＲＡＭの
負荷容量は、完全にメモリバス４−１から遮断される。
【００４５】次に、図９を用いて、電圧制御回路８−７
の構成を説明する。
の構成を説明する。
【００４６】この回路が制御するのは、信号線８−２と
８−５であり、メモリリード，ライト時は共にハイイン
ピーダンス状態、チップセレクトされない時は信号線８
−２をハイレベル、８−５をローレベルにする。
８−５であり、メモリリード，ライト時は共にハイイン
ピーダンス状態、チップセレクトされない時は信号線８
−２をハイレベル、８−５をローレベルにする。
【００４７】まず、９−３から９−２１は、メモリリー
ド時の制御回路であり、９−２２から９−３１はメモリ
ライト時の制御回路である。９−１は、チップセレクト
信号￣ＣＳを論理反転した信号線で、同様に９−２は、
ライトイネーブル信号￣ＷＥを論理反転した信号線であ
る。９−３，９−４，９−６，９−７，９−１４，９−
１５，９−１６，９−１８は、エッジトリガ型フリップ
フロップである。また、９−９と９−２０はＯＲ回路、
９−１２はＡＮＤ回路で、９−１０はインバータであ
る。また、９−２２はＡＮＤ回路９−２４，９−２６，
９−２８は、エッジトリガ型フリップフロップで、９−
３０と９−３２はＯＲ回路、９−３３はインバータであ
る。また、９−３５と９−３７はＮＭＯＳトランジスタ
であり、９−３６はＰＭＯＳトランジスタである。
ド時の制御回路であり、９−２２から９−３１はメモリ
ライト時の制御回路である。９−１は、チップセレクト
信号￣ＣＳを論理反転した信号線で、同様に９−２は、
ライトイネーブル信号￣ＷＥを論理反転した信号線であ
る。９−３，９−４，９−６，９−７，９−１４，９−
１５，９−１６，９−１８は、エッジトリガ型フリップ
フロップである。また、９−９と９−２０はＯＲ回路、
９−１２はＡＮＤ回路で、９−１０はインバータであ
る。また、９−２２はＡＮＤ回路９−２４，９−２６，
９−２８は、エッジトリガ型フリップフロップで、９−
３０と９−３２はＯＲ回路、９−３３はインバータであ
る。また、９−３５と９−３７はＮＭＯＳトランジスタ
であり、９−３６はＰＭＯＳトランジスタである。
【００４８】次に、図９の電圧制御回路の動作を図１０
のメモリリードタイミングチャートと図１１のメモリラ
イトタイミングチャートを使用して詳しく説明する。
のメモリリードタイミングチャートと図１１のメモリラ
イトタイミングチャートを使用して詳しく説明する。
【００４９】最初に図１０のメモリリードタイミングチ
ャートを説明する。ＣＬＫは、クロックであり、同期Ｄ
ＲＡＭの仕様に従ってチップセレクト信号￣ＣＳは、ク
ロック１サイクルと４サイクルにてローレベルとなる。
また、メモリリードであることからライトイネーブル信
号￣ＷＥはハイレベルとなる。メモリアドレス信号ＡＤ
Ｒは、チップセレクト信号と同一サイクルにてＲＡＳと
ＣＡＳのアドレスがメモリコントローラからメモリバス
４−１へ出力される。電圧制御回路８−７は、信号線９
−１がクロック１サイクルと３サイクルでハイレベルと
なるため、信号線９−５は、２サイクル遅れてハイレベ
ルとなる。また、信号線９−１１は、ハイレベルであ
る。この結果、ＡＮＤ回路の出力信号線９−１３は、信
号線９−５と同一のタイミングとなる。信号線９−１７
は、信号線９−１３から３サイクル遅れてハイレベルと
なり、信号線９−１９は信号線９−１３から４サイクル
遅れてハイレベルとなる。このため、信号線９−１７と
９−１９をＯＲした信号９−２１は、クロック６から９
サイクルまでハイレベルとなる。一方、信号線９−２
は、ローレベルのままであるため、信号線９−３１もロ
ーレベルである。以上から、信号９−２１と９−３１を
ＯＲして論理反転した信号線９−３４は、クロック１か
ら５サイクルまでハイレベル、クロック６から９サイク
ルまでローレベル、それ以降のサイクルはハイレベルと
なる。このため、ＮＭＯＳトランジスタ９−３５と９−
３７は、クロック１から５サイクルまでオンするため、
結果として、信号線８−５をローレベル、信号線８−２
をハイレベルに制御する。また、クロック６から９サイ
クルまでオフするため、信号線８−５と８−２はハイイ
ンピ−ダンス状態に制御している。この結果、リードデ
ータＲＤ０，ＲＤ１，RD2,ＲＤ３がクロック６から９サ
イクルまでメモリバス上に出力されている間、信号線８
−５と８−２をハイインピ−ダンス状態に制御したこと
になる。
ャートを説明する。ＣＬＫは、クロックであり、同期Ｄ
ＲＡＭの仕様に従ってチップセレクト信号￣ＣＳは、ク
ロック１サイクルと４サイクルにてローレベルとなる。
また、メモリリードであることからライトイネーブル信
号￣ＷＥはハイレベルとなる。メモリアドレス信号ＡＤ
Ｒは、チップセレクト信号と同一サイクルにてＲＡＳと
ＣＡＳのアドレスがメモリコントローラからメモリバス
４−１へ出力される。電圧制御回路８−７は、信号線９
−１がクロック１サイクルと３サイクルでハイレベルと
なるため、信号線９−５は、２サイクル遅れてハイレベ
ルとなる。また、信号線９−１１は、ハイレベルであ
る。この結果、ＡＮＤ回路の出力信号線９−１３は、信
号線９−５と同一のタイミングとなる。信号線９−１７
は、信号線９−１３から３サイクル遅れてハイレベルと
なり、信号線９−１９は信号線９−１３から４サイクル
遅れてハイレベルとなる。このため、信号線９−１７と
９−１９をＯＲした信号９−２１は、クロック６から９
サイクルまでハイレベルとなる。一方、信号線９−２
は、ローレベルのままであるため、信号線９−３１もロ
ーレベルである。以上から、信号９−２１と９−３１を
ＯＲして論理反転した信号線９−３４は、クロック１か
ら５サイクルまでハイレベル、クロック６から９サイク
ルまでローレベル、それ以降のサイクルはハイレベルと
なる。このため、ＮＭＯＳトランジスタ９−３５と９−
３７は、クロック１から５サイクルまでオンするため、
結果として、信号線８−５をローレベル、信号線８−２
をハイレベルに制御する。また、クロック６から９サイ
クルまでオフするため、信号線８−５と８−２はハイイ
ンピ−ダンス状態に制御している。この結果、リードデ
ータＲＤ０，ＲＤ１，RD2,ＲＤ３がクロック６から９サ
イクルまでメモリバス上に出力されている間、信号線８
−５と８−２をハイインピ−ダンス状態に制御したこと
になる。
【００５０】最後に図１１のメモリライトタイミングチ
ャートを説明する。
ャートを説明する。
【００５１】ＣＬＫは、クロックであり、同期ＤＲＡＭ
の仕様に従ってチップセレクト信号￣ＣＳは、クロック
１サイクルと４サイクルにてローレベルとなる。また、
メモリライトであることからライトイネーブル信号￣Ｗ
Ｅはクロック３サイクルがローレベルとなる。メモリア
ドレス信号ＡＤＲは、チップセレクト信号と同一サイク
ルにてＲＡＳとＣＡＳのアドレスがメモリコントローラ
からメモリバス４−１へ出力される。電圧制御回路８−
７は、信号線９−１がクロック１サイクルと３サイクル
でハイレベルとなるため、信号線９−５は、２サイクル
遅れてハイレベルとなる。しかしながら、信号線９−１
１は逆にローレベルとなるため、ＡＮＤ回路９−１２の
出力信号線９−１３は、ローレベルとなる。この結果、
信号線９−２１もローレベルとなる。
の仕様に従ってチップセレクト信号￣ＣＳは、クロック
１サイクルと４サイクルにてローレベルとなる。また、
メモリライトであることからライトイネーブル信号￣Ｗ
Ｅはクロック３サイクルがローレベルとなる。メモリア
ドレス信号ＡＤＲは、チップセレクト信号と同一サイク
ルにてＲＡＳとＣＡＳのアドレスがメモリコントローラ
からメモリバス４−１へ出力される。電圧制御回路８−
７は、信号線９−１がクロック１サイクルと３サイクル
でハイレベルとなるため、信号線９−５は、２サイクル
遅れてハイレベルとなる。しかしながら、信号線９−１
１は逆にローレベルとなるため、ＡＮＤ回路９−１２の
出力信号線９−１３は、ローレベルとなる。この結果、
信号線９−２１もローレベルとなる。
【００５２】一方、信号線９−２３は、ＡＮＤ回路９−
２２の出力信号線であるため、クロック３サイクル目が
ハイレベルとなる。同様に信号線９−２５，９−２７，
９−２９も１サイクル遅れてハイレベルとなる。この結
果、ＯＲ回路９−３０の出力信号線９−３１は、クロッ
ク３から６サイクルまでローレベル、他のサイクルはロ
ーレベルとなる。
２２の出力信号線であるため、クロック３サイクル目が
ハイレベルとなる。同様に信号線９−２５，９−２７，
９−２９も１サイクル遅れてハイレベルとなる。この結
果、ＯＲ回路９−３０の出力信号線９−３１は、クロッ
ク３から６サイクルまでローレベル、他のサイクルはロ
ーレベルとなる。
【００５３】以上から、信号９−２１と９−３１をＯＲ
して論理反転した信号線９−３４は、クロック１から２
サイクルまでハイレベル、クロック３から６サイクルま
でローレベル、それ以降のサイクルはハイレベルとな
る。このため、ＮＭＯＳトランジスタ９−３５と９−３
７は、クロック１から２サイクルまでオンするため、結
果として、信号線８−５をローレベル、信号線８−２を
ハイレベルに制御する。また、クロック３から６サイク
ルまでオフするため、信号線８−５と８−２はハイイン
ピ−ダンス状態に制御している。この結果、ライトデー
タＷＤ０，ＷＤ１，ＷＤ２，ＷＤ３がクロック３から６
サイクルまでメモリバス上に出力されている間、信号線
８−５と８−２をハイインピ−ダンス状態に制御したこ
とになる。以上述べたように、メモリリードとライトを
可能とし、かつチップセレクトされない時には同期ＤＲ
ＡＭの負荷容量をメモリバスから遮断していることがわ
かる。
して論理反転した信号線９−３４は、クロック１から２
サイクルまでハイレベル、クロック３から６サイクルま
でローレベル、それ以降のサイクルはハイレベルとな
る。このため、ＮＭＯＳトランジスタ９−３５と９−３
７は、クロック１から２サイクルまでオンするため、結
果として、信号線８−５をローレベル、信号線８−２を
ハイレベルに制御する。また、クロック３から６サイク
ルまでオフするため、信号線８−５と８−２はハイイン
ピ−ダンス状態に制御している。この結果、ライトデー
タＷＤ０，ＷＤ１，ＷＤ２，ＷＤ３がクロック３から６
サイクルまでメモリバス上に出力されている間、信号線
８−５と８−２をハイインピ−ダンス状態に制御したこ
とになる。以上述べたように、メモリリードとライトを
可能とし、かつチップセレクトされない時には同期ＤＲ
ＡＭの負荷容量をメモリバスから遮断していることがわ
かる。
【００５４】次に、第３の実施例を図１２を用いて説明
する。
する。
【００５５】この図は、負荷低減回路１−２，１−３を
内蔵した同期ＤＲＡＭ１２−１の構成を示したものであ
る。図からわかるように、メモリセルを含むＤＲＡＭ１
−１に負荷低減回路を内蔵したものである。詳細動作に
ついては、前述した内容と同一であるため、省略する。
内蔵した同期ＤＲＡＭ１２−１の構成を示したものであ
る。図からわかるように、メモリセルを含むＤＲＡＭ１
−１に負荷低減回路を内蔵したものである。詳細動作に
ついては、前述した内容と同一であるため、省略する。
【００５６】次に、第４の実施例を図１３を用いて説明
する。
する。
【００５７】この図は、負荷低減回路８−１から８−７
を内蔵した同期ＤＲＡＭ１３−１の構成を示したもので
ある。図からわかるように、メモリセルを含むＤＲＡＭ
１−１に負荷低減回路を内蔵したものである。
を内蔵した同期ＤＲＡＭ１３−１の構成を示したもので
ある。図からわかるように、メモリセルを含むＤＲＡＭ
１−１に負荷低減回路を内蔵したものである。
【００５８】次に、第５の実施例を図１４を用いて説明
する。
する。
【００５９】図１４は、負荷低減回路のうち、電圧制御
回路８−７をメモリコントローラ４−４に内蔵し、ショ
ットキーダイオード８−１，８−３，８−４，８−６を
メモリバス４−１と同期ＤＲＡＭ１−１の間に配置した
構成である。詳細動作については、前述した内容と同一
であるため、省略する。
回路８−７をメモリコントローラ４−４に内蔵し、ショ
ットキーダイオード８−１，８−３，８−４，８−６を
メモリバス４−１と同期ＤＲＡＭ１−１の間に配置した
構成である。詳細動作については、前述した内容と同一
であるため、省略する。
【００６０】一般に、コンピュータのメモリシステム
は、メモリバス上に複数の半導体メモリが接続されてい
ても、同時にアクセスされるのは唯一つの半導体メモリ
のみである。すなわち、チップイネーブル信号で選択さ
れた半導体メモリへデータをライトするか、またはデー
タを半導体メモリからリードするかのいずれかである。
これは、チップイネーブル信号にて選択されない半導体
メモリは、その時点では不要なメモリであり、しかもそ
の負荷容量がメモリバスの信号伝搬速度を遅くする大き
な要因となっている。
は、メモリバス上に複数の半導体メモリが接続されてい
ても、同時にアクセスされるのは唯一つの半導体メモリ
のみである。すなわち、チップイネーブル信号で選択さ
れた半導体メモリへデータをライトするか、またはデー
タを半導体メモリからリードするかのいずれかである。
これは、チップイネーブル信号にて選択されない半導体
メモリは、その時点では不要なメモリであり、しかもそ
の負荷容量がメモリバスの信号伝搬速度を遅くする大き
な要因となっている。
【００６１】一方、ショットキーダイオードは、逆バイ
アス電圧を印加すると、順方向に電流は流れず絶縁状態
となり、メモリバス配線側からみると半導体メモリの負
荷容量はみえず、ショットキーダイオード自身の負荷容
量のみみえる。ここで重要な点は、ショットキーダイオ
ードは逆バイアス電圧を印加されると、非常に小さな負
荷容量になるという性質をもっており、１ｐＦ程度であ
るという点である。
アス電圧を印加すると、順方向に電流は流れず絶縁状態
となり、メモリバス配線側からみると半導体メモリの負
荷容量はみえず、ショットキーダイオード自身の負荷容
量のみみえる。ここで重要な点は、ショットキーダイオ
ードは逆バイアス電圧を印加されると、非常に小さな負
荷容量になるという性質をもっており、１ｐＦ程度であ
るという点である。
【００６２】以上述べたメモリバスの特殊性とショット
キーダイオードの性質を利用して負荷容量を低減するこ
とが可能である。
キーダイオードの性質を利用して負荷容量を低減するこ
とが可能である。
【００６３】しかしながら逆に言えば、ショットキーダ
イオードに逆バイアス電圧を印加した状態では、バス配
線上の電圧がハイレベル，ロウレベルにかかわらず、電
圧レベルがショットキーダイオードを通過することはで
きないため、半導体メモリへ信号を伝達することができ
ないという問題が発生する。このため、本発明では、チ
ップセレクト信号とライトイネーブル信号が共にオンし
た時に、ショットキーダイオードに逆バイアス電圧を印
加するのを止めるとともに、わずかな時間グランドに接
地して、バス側の電圧を通過するように制御する電圧制
御回路を考案した。これにより、半導体メモリへのデー
タ書き込みが可能となる。
イオードに逆バイアス電圧を印加した状態では、バス配
線上の電圧がハイレベル，ロウレベルにかかわらず、電
圧レベルがショットキーダイオードを通過することはで
きないため、半導体メモリへ信号を伝達することができ
ないという問題が発生する。このため、本発明では、チ
ップセレクト信号とライトイネーブル信号が共にオンし
た時に、ショットキーダイオードに逆バイアス電圧を印
加するのを止めるとともに、わずかな時間グランドに接
地して、バス側の電圧を通過するように制御する電圧制
御回路を考案した。これにより、半導体メモリへのデー
タ書き込みが可能となる。
【００６４】上述したようにショットキーダイオードへ
逆バイアス電圧を印加すると、バス接続された半導体メ
モリの負荷容量をバスから切り離す作用をする。このた
め、接続された負荷容量による信号伝搬速度の遅延が無
くなり、半導体メモリからの反射も少なくなる。
逆バイアス電圧を印加すると、バス接続された半導体メ
モリの負荷容量をバスから切り離す作用をする。このた
め、接続された負荷容量による信号伝搬速度の遅延が無
くなり、半導体メモリからの反射も少なくなる。
【００６５】また、電圧制御回路は、チップセレクトさ
れない半導体メモリには、上述したように逆バイアス電
圧を印加することによって、半導体メモリ全体の負荷容
量をバスから切り離す作用をする。また、チップセレク
トされた半導体メモリからデータをリードする場合は、
電圧制御回路はハイインピ−ダンス状態となり、リード
データがローレベルであれば、ショットキーダイオード
には、順方向に電圧がかかるためバス配線上の電圧もロ
ーレベルとなり、リードデータがハイレベルであれば、
逆バイアス電圧がかかるためリードデータは、ショット
キーダイオードを通過できないが、バスをドライブする
半導体メモリは一つも無いため、終端抵抗を介して終端
の電源がバス配線上の電圧をハイレベルにする。一方、
チップセレクトされた半導体メモリへデータをライトす
る場合は、電圧制御回路はショットキーダイオードへ一
時的に順方向電圧がかかるように、わずかな時間だけグ
ランドへ接地した後、ハイインピ−ダンス状態にする。
この結果、バス配線上の電圧がショットキーダイオード
を通過して半導体メモリへその電圧レベルを伝達するこ
とが可能となる。
れない半導体メモリには、上述したように逆バイアス電
圧を印加することによって、半導体メモリ全体の負荷容
量をバスから切り離す作用をする。また、チップセレク
トされた半導体メモリからデータをリードする場合は、
電圧制御回路はハイインピ−ダンス状態となり、リード
データがローレベルであれば、ショットキーダイオード
には、順方向に電圧がかかるためバス配線上の電圧もロ
ーレベルとなり、リードデータがハイレベルであれば、
逆バイアス電圧がかかるためリードデータは、ショット
キーダイオードを通過できないが、バスをドライブする
半導体メモリは一つも無いため、終端抵抗を介して終端
の電源がバス配線上の電圧をハイレベルにする。一方、
チップセレクトされた半導体メモリへデータをライトす
る場合は、電圧制御回路はショットキーダイオードへ一
時的に順方向電圧がかかるように、わずかな時間だけグ
ランドへ接地した後、ハイインピ−ダンス状態にする。
この結果、バス配線上の電圧がショットキーダイオード
を通過して半導体メモリへその電圧レベルを伝達するこ
とが可能となる。
【００６６】以上のように、本発明の実施例によれば、
メモリバス配線に接続された半導体メモリの負荷容量を
メモリバス側から遮断することができる。この結果、多
数の半導体メモリをメモリバスに接続してもメモリバス
には負荷容量がつかないため、信号伝搬速度を低下させ
ないという効果がある。
メモリバス配線に接続された半導体メモリの負荷容量を
メモリバス側から遮断することができる。この結果、多
数の半導体メモリをメモリバスに接続してもメモリバス
には負荷容量がつかないため、信号伝搬速度を低下させ
ないという効果がある。
【００６７】
【発明の効果】本発明によれば、高速なメモリシステム
を提供できるという効果がある。
を提供できるという効果がある。
【図１】本発明の第１の実施例である負荷低減回路と同
期ＤＲＡＭの構成図。
期ＤＲＡＭの構成図。
【図２】本発明の第１の実施例である負荷低減回路の電
圧制御回路の構成図。
圧制御回路の構成図。
【図３】本発明の第１の実施例である電圧制御回路のチ
ョッパ回路の構成図。
ョッパ回路の構成図。
【図４】本発明の第１と第２と第３の全体構成を示す構
成図。
成図。
【図５】本発明の第１の実施例であるチップセレクトさ
れない同期ＤＲＡＭに対する電圧制御回路のタイミング
チャート。
れない同期ＤＲＡＭに対する電圧制御回路のタイミング
チャート。
【図６】本発明の第１の実施例であるメモリリードに対
する電圧制御回路のタイミングチャート。
する電圧制御回路のタイミングチャート。
【図７】本発明の第１の実施例であるメモリライトに対
する電圧制御回路のタイミングチャート。
する電圧制御回路のタイミングチャート。
【図８】本発明の第２の実施例である負荷低減回路と同
期ＤＲＡＭの構成図。
期ＤＲＡＭの構成図。
【図９】本発明の第２の実施例である負荷低減回路の電
圧制御回路の構成図。
圧制御回路の構成図。
【図１０】本発明の第２の実施例であるメモリリードに
対する電圧制御回路のタイミングチャート。
対する電圧制御回路のタイミングチャート。
【図１１】本発明の第２の実施例であるメモリライトに
対する電圧制御回路のタイミングチャート。
対する電圧制御回路のタイミングチャート。
【図１２】本発明の第３の実施例である負荷低減回路を
内蔵したＤＲＡＭ構成図。
内蔵したＤＲＡＭ構成図。
【図１３】本発明の第４の実施例である負荷低減回路を
内蔵したＤＲＡＭ構成図。
内蔵したＤＲＡＭ構成図。
【図１４】本発明の第５の実施例である電圧制御回路を
内蔵したメモリコントローラ構成図。
内蔵したメモリコントローラ構成図。
１−１…同期ＤＲＡＭ、１−２…本発明の第１の実施例
の電圧制御回路、１−３…本発明の第１の実施例のショ
ットキーダイオード、２−５…本発明の第１の実施例の
チョッパ回路、２−７…エッジトリガ型フリップフロッ
プ、２−２０…ＮＭＯＳトランジスタ、２−１８…ＰＭ
ＯＳトランジスタ、２−１９…ＮＭＯＳトランジスタ、
４−１…メモリバス信号線、４−４…メモリコントロー
ラ、４−５…プロセッサ、８−１…本発明の第２の実施
例のショットキーダイオード、８−３…本発明の第２の
実施例のショットキーダイオード、８−４…本発明の第
２の実施例のショットキーダイオード、８−６…本発明
の第２の実施例のショットキーダイオード、８−７…本
発明の第２の実施例の電圧制御回路、９−３…エッジト
リガ型フリップフロップ、９−３５…ＮＭＯＳトランジ
スタ、９−３６…ＰＭＯＳトランジスタ、９−３７…Ｎ
ＭＯＳトランジスタ、１２−１…本発明の第３の実施例
の負荷低減回路を内蔵したＤＲＡＭ構成図、１３−１…
本発明の第４の実施例の負荷低減回路を内蔵したＤＲＡ
Ｍ構成図。
の電圧制御回路、１−３…本発明の第１の実施例のショ
ットキーダイオード、２−５…本発明の第１の実施例の
チョッパ回路、２−７…エッジトリガ型フリップフロッ
プ、２−２０…ＮＭＯＳトランジスタ、２−１８…ＰＭ
ＯＳトランジスタ、２−１９…ＮＭＯＳトランジスタ、
４−１…メモリバス信号線、４−４…メモリコントロー
ラ、４−５…プロセッサ、８−１…本発明の第２の実施
例のショットキーダイオード、８−３…本発明の第２の
実施例のショットキーダイオード、８−４…本発明の第
２の実施例のショットキーダイオード、８−６…本発明
の第２の実施例のショットキーダイオード、８−７…本
発明の第２の実施例の電圧制御回路、９−３…エッジト
リガ型フリップフロップ、９−３５…ＮＭＯＳトランジ
スタ、９−３６…ＰＭＯＳトランジスタ、９−３７…Ｎ
ＭＯＳトランジスタ、１２−１…本発明の第３の実施例
の負荷低減回路を内蔵したＤＲＡＭ構成図、１３−１…
本発明の第４の実施例の負荷低減回路を内蔵したＤＲＡ
Ｍ構成図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中三川 哲明 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 石川 佐孝 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内
Claims (10)
- 【請求項１】信号入出力回路を内蔵した半導体メモリ
と、少なくとも一端がある電圧で終端されたバス配線か
ら成るメモリシステムにおいて、前記半導体メモリは、
前記信号入出力回路の負荷容量を前記バス配線から分離
する負荷低減回路を介して前記バス配線と接続すること
を特徴とするメモリシステム。 - 【請求項２】請求項１において、前記半導体メモリは、
チップセレクト信号とライトイネーブル信号を有し、前
記負荷低減回路はショットキーダイオードと電圧制御回
路から成り、ショットキーダイオードは、入力端子をバ
ス配線と接続し、出力端子を半導体メモリと接続する構
成とし、電圧制御回路はチップセレクト信号とライトイ
ネーブル信号を入力とし、ショットキーダイオードの出
力端子側電圧を制御することを特徴とするメモリシステ
ム。 - 【請求項３】請求項２において、前記電圧制御回路は、
チップセレクト信号がオフの場合ショットキーダイオー
ドの出力端子側に逆バイアス電圧を印加し、チップセレ
クト信号がオンかつライトイネーブル信号がオンの場合
ショットキーダイオードの出力端子側電圧を一時的に接
地してバス配線上の電圧を前記半導体メモリへ伝達せし
め、チップセレクト信号がオンかつライトイネーブル信
号がオフの場合電圧制御回路の出力をハイインピーダン
ス状態に制御することを特徴とするメモリシステム。 - 【請求項４】請求項１において、前記半導体メモリは、
チップセレクト信号とライトイネーブル信号を有し、前
記負荷低減回路は電圧制御回路と４個以上のショットキ
ーダイオードとから成り、前記ショットキーダイオード
は、環状に配置され、第１の端子をバス配線と接続し、
第２の端子を半導体メモリと接続し、第３と第４の端子
を前記電圧制御回路と接続した構成とし、電圧制御回路
はチップセレクト信号とライトイネーブル信号を入力と
し、ショットキーダイオードの第３と第４の端子側電圧
を制御することを特徴とするメモリシステム。 - 【請求項５】請求項４において、前記電圧制御回路は、
チップセレクト信号がオフの場合、第３と第４の端子に
それぞれハイレベル電圧とローレベル電圧を加えること
により、前記ショットキーダイオードへ逆バイアス電圧
を印加して半導体メモリの負荷容量をメモリバス配線か
ら分離し、チップセレクト信号がオンの場合、第３と第
４の端子をハイインピーダンス状態に制御して前記ショ
ットキーダイオードをオンすることにより、メモリ配線
と半導体メモリ間の信号伝達を可能せしめるように制御
することを特徴とするメモリシステム。 - 【請求項６】信号入出力回路を内蔵した半導体メモリに
おいて、前記信号入出力回路の負荷容量を外部回路から
分離する負荷低減回路を内蔵したことを特徴とする半導
体メモリ。 - 【請求項７】請求項６において、前記負荷低減回路は、
ショットキーダイオードと電圧制御回路から成り、ショ
ットキーダイオードは、入力端子をバス配線と接続し、
出力端子を半導体メモリ内部の入出力回路と接続する構
成とし、電圧制御回路はチップセレクト信号とライトイ
ネーブル信号を入力とし、ショットキーダイオードの出
力端子側電圧を制御することを特徴とする半導体メモ
リ。 - 【請求項８】請求項６において、前記負荷低減回路は、
電圧制御回路と４個以上のショットキーダイオードとか
ら成り、前記ショットキーダイオードは、環状に配置さ
れ、第１の端子をバス配線と接続し、第２の端子を半導
体メモリと接続し、第３と第４の端子を前記電圧制御回
路と接続した構成とし、電圧制御回路はチップセレクト
信号とライトイネーブル信号を入力とし、ショットキー
ダイオードの第３と第４の端子側電圧を制御することを
特徴とする負荷低減回路を有する半導体メモリ。 - 【請求項９】信号入出力回路を内蔵した半導体メモリと
メモリコントローラを、少なくとも一方の端をある電圧
で終端したバス配線に接続したメモリシステムにおい
て、前記半導体メモリは、チップセレクト信号線とライ
トイネーブル信号線を有し、前記信号入出力回路の負荷
容量を前記バス配線から分離するために４個以上のショ
ットキーダイオードを半導体メモリとバス配線間に配置
し、前記ショットキーダイオードは、環状に配置され、
第１の端子をバス配線と接続し、第２の端子を半導体メ
モリと接続し、第３と第４の端子をメモリコントローラ
と接続した構成とし、前記第３と第４の端子電圧をハイ
レベルまたはローレベルまたはハイインピーダンス状態
に制御する電圧制御回路を内蔵したことを特徴とするメ
モリコントローラ。 - 【請求項１０】信号入出力回路を内蔵したメモリと、前
記信号入出力回路に接続されたバス配線とから成るメモ
リシステムにおいて、前記信号入出力回路の負荷容量を
前記バス配線から分離する負荷容量分離手段を有するこ
とを特徴とするメモリシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06048238A JP3102253B2 (ja) | 1994-03-18 | 1994-03-18 | メモリシステム |
| US08/406,147 US5699541A (en) | 1994-03-18 | 1995-03-20 | Memory system using schottky diodes to reduce load capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06048238A JP3102253B2 (ja) | 1994-03-18 | 1994-03-18 | メモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07262776A true JPH07262776A (ja) | 1995-10-13 |
| JP3102253B2 JP3102253B2 (ja) | 2000-10-23 |
Family
ID=12797872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06048238A Expired - Fee Related JP3102253B2 (ja) | 1994-03-18 | 1994-03-18 | メモリシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5699541A (ja) |
| JP (1) | JP3102253B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882241B2 (en) | 2001-09-27 | 2005-04-19 | Elpida Memory, Inc. | Method, memory system and memory module board for avoiding local incoordination of impedance around memory chips on the memory system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903167A (en) * | 1997-03-05 | 1999-05-11 | Sony Corporation | High speed CMOS bus transmitter and receiver |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448591A (en) * | 1990-06-24 | 1995-09-05 | Next, Inc. | Method and apparatus for clock and data delivery on a bus |
| US5132564A (en) * | 1990-07-27 | 1992-07-21 | North American Philips Corp. | Bus driver circuit with low on-chip dissipation and/or pre-biasing of output terminal during live insertion |
| JP2939027B2 (ja) * | 1991-10-31 | 1999-08-25 | 三菱電機株式会社 | 半導体記憶装置 |
-
1994
- 1994-03-18 JP JP06048238A patent/JP3102253B2/ja not_active Expired - Fee Related
-
1995
- 1995-03-20 US US08/406,147 patent/US5699541A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882241B2 (en) | 2001-09-27 | 2005-04-19 | Elpida Memory, Inc. | Method, memory system and memory module board for avoiding local incoordination of impedance around memory chips on the memory system |
Also Published As
| Publication number | Publication date |
|---|---|
| US5699541A (en) | 1997-12-16 |
| JP3102253B2 (ja) | 2000-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |