KR19980015249A

KR19980015249A - 반도체 장치의 패드 신호 검출 회로

Info

Publication number: KR19980015249A
Application number: KR1019960034505A
Authority: KR
Inventors: 장현순
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-08-20
Filing date: 1996-08-20
Publication date: 1998-05-25
Also published as: JP3751406B2; KR100207486B1; US5999021A; JPH1091301A

Abstract

본 발명은 반도체 장치의 패드 신호 검출 회로에 관해 게시한다. 본 발명은 외부 장치와 연결하기 위한 반도체 장치의 패드와, 상기 패드에 연결되어 상기 패드의 전압이 기준 전압 이상일 때만 도통하여 감지 신호를 출력하는 스위칭 수단, 및 상기 스위칭 수단의 출력을 입력으로하여 상기 스위칭 수단의 출력이 논리 로우 레벨일 때만 출력 신호를 인에이블시키는 논리 게이트를 구비함으로써 패드에 인가되는 Vref 전압을 검출할 수가 있다.

Description

반도체 장치의 패드 신호 검출 회로

본 발명은 반도체 장치의 패드 신호 검출 회로에 관한 것으로서, 특히 패드에 입력되는 기준 전압(reference voltage)을 검출하기 위한 반도체 장치의 패드 신호 검출 회로에 관한 것이다.

컴퓨터의 사용이 늘어나면서 컴퓨터의 데이터 처리 속도가 급속도로 증가하고 있다. 컴퓨터의 데이터 처리 속도가 증가한다는 것은 곧 컴퓨터의 두뇌에 해당하는 중앙 처리 장치(Central Processing Unit)의 동작 속도가 빠르다는 것을 나타낸다. 중앙 처리 장치의 동작 속도가 빨라짐에 따라 중앙 처리 장치에 연결되는 주변 기기, 예컨대 반도체 메모리 장치나 아식(ASIC) 등의 동작 속도도 고속화되지 않으면 안된다. 반도체 메모리 장치에 있어서는 최근에 급속히 개발되고있는 디램(DRAM) 외에 동기식 디램 또는 램버스 디램(Rambus DRAM) 등의 반도체 메모리 장치가 출현하여 중앙 처리 장치가 요구하는 동작 주파수를 어느 정도 만족시키고 있다.

이와 같은 장치들의 발달에도 불구하고 컴퓨터의 고속화에 장애가 되고 있는 것이 있는데 그것은 소자와 소자 사이를 연결하는 데이터 버스(bus)이다. 데이터 버스가 긴 경우에는 데이터 버스를 통과하는 신호들의 이동 시간이 길어지게 된다. 이를 극복하기 위하여 트랜지스터 트랜지스터 논리(Transistor Transistor Logic;TTL) 레벨 대신 직렬 종단 논리(Series Stub Termination Logic;이하, SSTL이라 약함) 레벨이 개발되었다. SSTL은 기준 전압(Reference voltage;이하, Vref라 약함)을 이용하여 논리 하이(high) 레벨과 논리 로우(low) 레벨을 정의하는 것으로서, 컴퓨터의 데이터 처리 속도를 향상시키기 위하여 SSTL 레벨을 사용할 수가 있다. 그럴 경우 Vref를 검출할 수 있는 회로가 필요하게 된다. 왜냐하면 기존에는 전원 전압인 Vcc나 접지 전압인 Vss만을 이용하여 논리 하이 레벨과 논리 로우 레벨을 정의하여왔기 때문이다. 이와 같이 반도체 장치의 패드에 인가되는 Vref를 검출하는 회로를 패드 신호 검출 회로라고 한다.

도 1a 내지 도 1b는 종래의 반도체 장치의 패드 신호 검출 회로도이다. 그 중에서 도 1a는 Vss를 검출하는 회로이고 도 1b는 Vcc를 검출하는 회로이다.

도 1a에 도시된 회로의 구조를 보면, 반도체 장치(1)에 하나의 패드(11)와, 하나의 PMOS트랜지스터(13) 및 직렬로 연결된 세 개의 인버터 게이트들(15,17,19)이 배열되어있다. 상기 PMOS트랜지스터(13)의 드레인은 상기 패드(11)에 연결되고 게이트는 접지되며, 소오스는 전원인 Vdd에 연결된다. 상기 PMOS트랜지스터(13)의 드레인에 제1 인버터 게이트(15)의 입력단이 연결되고, 제3 인버터 게이트(19)의 출력단에 출력 신호인 PDET가 연결된다.

도 1a에 도시된 회로의 동작을 설명하기로 한다. 상기 패드(11)에 논리 하이 레벨의 전압 예컨대, Vdd가 입력되면 이 신호는 세 개의 인버터 게이트들(15,17,19)을 통과하면서 세 번 반전된다. 따라서 PDET는 논리 로우 레벨이 되어 디세이블(disable)된다. 반대로 논리 로우 레벨의 전압 예컨대, Vss가 상기 패드(11)에 입력되면 PDET는 논리 하이 레벨이 되므로 인에이블(enable)된다. 여기서, 상기 PMOS트랜지스터(13)는 상기 패드(11)가 외부 장치와 연결되지 않을 때 제1 인버터 게이트(15)가 동작하여 PDET가 인에이블되는 것을 방지하기 위한 것으로서, 제1 인버터 게이트(15)에 항상 논리 하이 레벨의 전압을 제공한다. 상술한 바와 같이 도 1a는 상기 패드(11)에 Vss가 입력되면 인에이블되므로 패드(11)에 Vss가 입력되는 것을 검출하기 위한 회로이다.

도 1b에 도시된 회로의 구조를 보면, 반도체 장치(1)에 하나의 패드(11)와, 하나의 NMOS트랜지스터(21) 및 직렬로 연결된 세 개의 인버터 게이트들(15,17,19)이 배열되어있다. 상기 NMOS트랜지스터(21)의 드레인은 상기 패드(11)에 연결되고 게이트는 Vdd에 연결되며, 소오스는 접지된다. 상기 NMOS트랜지스터(21)의 드레인에 제1 인버터 게이트(15)의 입력단이 연결되고, 제3 인버터 게이트(19)의 출력단에 출력 신호인 PDETB가 연결된다.

도 1b에 도시된 회로의 동작을 설명하기로 한다. 상기 패드(11)에 Vdd가 입력되면 이 신호는 세 개의 인버터 게이트들(15,17,19)을 통과하면서 세 번 반전되므로 PDETB는 논리 로우 레벨이 되어 인에이블(enable)된다. 반대로 Vss가 상기 패드(11)에 입력되면 PDET는 논리 하이 레벨이 되므로 디세이블(disable)된다. 상술한 바와 같이 도 1b는 패드(11)에 Vdd가 입력되면 인에이블되므로 패드(11)에 Vdd가 입력되는 것을 검출하는 회로이다.

그런데 상기 도 1a 또는 도 1b의 패드에 Vref 예컨대, 1.0볼트가 입력될 경우, 인버터들(15,17,19)은 오동작을 하게 된다. 도 2는 이와같은 상황을 설명하기 위하여 도시한 인버터 게이트의 구체적인 회로도이다. 도 2에서 입력단자(23)에 1.0볼트가 입력되면 PMOS트랜지스터(25)와 NMOS트랜지스터(27)가 동시에 도통하게 된다. 이로 인하여 전원으로부터 전류가 PMOS트랜지스터(25)와 NMOS트랜지스터(27)를 통하여 접지단으로 흐르게 되어 전력 소모가 증가한다. 뿐만 아니라 PMOS트랜지스터(25)와 NMOS트랜지스터(27) 중 어느 하나만 도통하여야 인버터 게이트의 기능을 수행할 수 있는데, 도 2에서 PMOS트랜지스터(25)와 NMOS트랜지스터(27)가 모두 도통함으로 인해 출력 단자(29)에 나타나는 전압은 논리 로우 레벨도 논리 하이 레벨도 아닌 중간 전압이 되므로 인버터 게이트 본래의 기능을 수행하지 못하게 된다.

상술한 바와 같이 종래 기술에 따르면, 패드에 Vcc 전압 또는 Vss 전압이 입력되면 이들을 검출할 수가 있지만, Vref 전압이 패드에 입력되는 경우에는 이를 검출할 수가 없다. 때문에 SSTL과 같이 Vref 전압을 이용하는 인터페이스들은 반도체 장치에 연결하여 사용할 수가 없다.

본 발명이 이루고자 하는 기술적 과제는 Vref 전압을 검출할 수 있는 반도체 장치의 패드 신호 검출 회로를 제공하는데 있다.

도 1a 내지 도 1b는 종래의 반도체 장치의 패드 신호 검출 회로도.

도 2는 상기 도 1a와 도 1b에 도시된 인버터 게이트들의 구체 회로도.

도 3은 본 발명에 따른 반도체 장치의 패드 신호 검출 회로도.

상기 과제를 이루기 위하여 본 발명은, 외부 장치와 연결하기 위한 반도체 장치의 패드와, 상기 패드에 연결되어 상기 패드의 전압이 기준 전압 이상일 때만 도통하여 감지 신호를 출력하는 스위칭 수단, 및 상기 스위칭 수단의 출력을 입력으로하여 상기 스위칭 수단의 출력이 논리 로우 레벨일 때만 출력 신호를 인에이블시키는 논리 게이트를 구비하는 반도체 장치의 패드 신호 검출 회로를 제공한다.

상기 과제를 이루기 위하여 본 발명은 또한, 외부 장치와 연결하기 위한 반도체 장치의 패드와, 상기 패드에 드레인이 연결되고 전원에 게이트가 연결되며 소오스는 접지된 제1 NMOS트랜지스터와, 상기 제1 NMOS트랜지스터의 드레인에 게이트가 연결되고 소오스는 접지된 제2 NMOS트랜지스터와, 상기 제2 NMOS트랜지스터의 드레인에 드레인이 연결되고 전원에 소오스가 연결되며 게이트는 접지된 PMOS트랜지스터와, 상기 PMOS트랜지스터의 드레인에 입력단이 연결된 제1 인버터 게이트; 및 상기 제1 인버터 게이트의 출력단에 입력단이 연결되고 출력단으로 패드 신호 검출 신호를 출력하는 제2 인버터 게이트를 구비하는 반도체 장치의 패드 신호 검출 회로를 제공한다.

바람직하기는, 상기 제1 NMOS트랜지스터는 상기 제2 NMOS트랜지스터보다 그 폭이 더 크다.

상기 본 발명에 의하여 패드에 인가되는 Vref 전압을 검출할 수가 있어서 Vref 전압을 이용하는 인터페이스들을 반도체 장치에 연결하여 사용할 수가 있다.

이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.

도 3은 본 발명에 따른 반도체 장치의 패드 신호 검출 회로도이다. 도 3에서 도 1b와 동일한 번호는 도 1b와 동일한 소자를 나타낸다. 도 3에 도시된 회로의 구조를 보면, 반도체 장치(1)에 하나의 패드(11), 하나의 PMOS트랜지스터(31), 제1 NMOS트랜지스터(21)와 제2 NMOS트랜지스터(33), 직렬로 연결된 제1 인버터(35)와 제2 인버터(37)가 배열되어있다. 상기 제1 NMOS트랜지스터(21)의 드레인은 상기 패드에 연결되고 게이트는 Vdd에 연결되며 소오스는 접지되어있다. 상기 제2 NMOS트랜지스터(33)의 게이트는 상기 제1 NMOS트랜지스터(21)의 드레인에 연결되고 소오스는 접지되어있다. 상기 PMOS트랜지스터(31)의 드레인은 상기 제2 NMOS트랜지스터(33)의 드레인에 연결되고, 게이트는 접지되며, 소오스는 Vdd에 연결되어있다. 제1 인버터 게이트(35)의 입력단은 상기 PMOS트랜지스터(31)의 드레인에 연결되며, 제2 인버터 게이트(37)의 입력단은 제1 인버터 게이트(35)의 출력단에 연결되고 출력단은 패드(11)의 신호를 검출하는 신호인 PDETB에 연결되어있다.

도 3에 도시된 회로의 동작을 설명하기로 한다. 상기 패드(11)에 논리 하이 레벨의 전압 예컨대, Vdd가 입력되면, 제2 NMOS트랜지스터(33)가 도통하여 제1 인버터 게이트(35)의 입력단을 논리 로우 레벨이 되게 한다. 따라서 제2 인버터 게이트(37)의 출력은 논리 로우 레벨이 되어 PDETB는 인에이블된다. 반대로 논리 로우 레벨의 전압 예컨대, Vss가 상기 패드(11)에 입력되면 제2 NMOS트랜지스터(33)는 도통하지않게 되므로 Vdd가 PMOS트랜지스터(31)를 통하여 제1 인버터 게이트(35)에 인가되므로 제2 인버터 게이트(37)의 출력은 논리 하이 레벨이 되어 PDETB는 디세이블된다.

만일 Vref 예컨대, 제2 NMOS트랜지스터(33)의 문턱 전압보다 큰 전압이 상기 패드(11)에 입력되면, 제2 NMOS트랜지스터(33)가 도통한다. 그러면 제1 인버터 게이트(35)의 입력단은 논리 로우 레벨이 되므로 제2 인버터 게이트(37)의 출력은 논리 로우 레벨이 되어 PDETB는 인에이블된다.

여기서, 상기 제1 NMOS트랜지스터(21)는 상기 패드(11)가 외부 장치와 연결되어있지 않을 때 제2 NMOS트랜지스터(33)가 도통하여 PDETB가 인에이블되는 것을 방지하기 위한 것이다. 따라서 패드(11)가 외부 장치와 연결되어있지 않을 때는 제1 NMOS트랜지스터(21)는 제2 NMOS트랜지스터(33)의 게이트에 항상 논리 로우 레벨의 전압을 제공하여 제2 NMOS트랜지스터(33)가 도통되지 않도록 한다. 이와같이 도 3에 따르면, 패드(11)에 Vdd나 Vref가 입력되면 패드 신호 검출 신호인 PDETB가 인에이블되므로 패드(11)에 Vdd나 Vref가 입력되는 것을 검출하게 된다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같이 본 발명에 따르면, Vref 전압을 검출할 수가 있다. 따라서 SSTL과 같이 Vref 전압을 이용하는 인터페이스들을 반도체 장치에 연결하여 사용할 수가 있다.

Claims

외부 장치와 연결하기 위한 반도체 장치의 패드;

상기 패드에 연결되어 상기 패드의 전압이 기준 전압 이상일 때만 도통하여 감지 신호를 출력하는 스위칭 수단; 및

상기 스위칭 수단의 출력을 입력으로하여 상기 스위칭 수단의 출력이 논리 로우 레벨일 때만 출력 신호를 인에이블시키는 논리 게이트를 구비하는 것을 특징으로 하는 반도체 장치의 패드 신호 검출 회로.
외부 장치와 연결하기 위한 반도체 장치의 패드;

상기 패드에 드레인이 연결되고 전원에 게이트가 연결되며 소오스는 접지된 제1 NMOS트랜지스터;

상기 제1 NMOS트랜지스터의 드레인에 게이트가 연결되고 소오스는 접지된 제2 NMOS트랜지스터;

상기 제2 NMOS트랜지스터의 드레인에 드레인이 연결되고 전원에 소오스가 연결되며 게이트는 접지된 PMOS트랜지스터;

상기 PMOS트랜지스터의 드레인에 입력단이 연결된 제1 인버터 게이트; 및

상기 제1 인버터 게이트의 출력단에 입력단이 연결되고 출력단으로 패드 신호 검출 신호를 출력하는 제2 인버터 게이트를 구비하는 것을 특징으로 하는 반도체 장치의 패드 신호 검출 회로.
제2항에 있어서, 상기 제1 NMOS트랜지스터는 상기 제2 NMOS트랜지스터보다 그 폭이 더 큰 것을 특징으로 하는 반도체 장치의 패드 신호 검출 회로.