TWI528723B - 應用特徵化路徑電路的動態調整電路及產生特徵化路徑電路的方法 - Google Patents

Description

應用特徵化路徑電路的動態調整電路及產生特徵化路徑電路的方法

本揭露係關於一種動態調整電路，特別關於一種應用特徵化路徑電路的動態調整電路與產生特徵化路徑電路的方法。

低電壓積體電路具有消耗功率低的優點，然而在低電壓積體電路中，時常遇到因為臨界路徑電路(critical path circuit)的傳播延遲過長而導致整體積體電路的操作頻率必須被降低的問題。然而，因為臨界路徑電路的傳播延遲依據輸入以及操作狀態，並不是固定的。若是將整體積體電路的電源電壓提高以降低其傳播延遲，則可能降低能量的利用效率。因此，在低電壓的電路環境下，提高能量的利用效率是一個待解決的問題。

根據本揭露一實施例中的一種產生特徵化路徑電路的方法，包含選擇一個原始臨界路徑電路，此原始臨界路徑電路包含多個邏輯閘元件。以及對前述原始臨界路徑電路執行特徵化 程序，以得到一個特徵化路徑電路，此特徵化路徑電路的至少一個第二特性與原始臨界路徑電路的至少一個第一特性成比例，此特徵化路徑電路係用以指示原始臨界路徑電路的第一特性是否符合電路需求。

根據本揭露一實施例中的一種動態調整電路，包含：組合邏輯電路與特徵化路徑電路。組合邏輯電路用以依據輸入訊號產生原始輸出訊號，組合邏輯電路包含一個原始臨界路徑電路，原始臨界路徑電路包含多個邏輯閘元件。特徵化路徑電路用以依據輸入訊號產生特徵化輸出訊號，此特徵化路徑電路係依據前述原始臨界路徑電路所產生。特徵化路徑電路的其中一個第二特性與原始臨界路徑電路的其中一個第一特性成比例，特徵化路徑電路係用以指示第一特性是否符合電路特性需求。

以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。

1‧‧‧動態調整電路

11‧‧‧原始臨界路徑電路

12‧‧‧非臨界路徑電路

13‧‧‧特徵化路徑電路

15‧‧‧控制模組

1511~1515‧‧‧延遲單元

1531~1535‧‧‧比較器

155‧‧‧邏輯運算單元

17‧‧‧特性調整模組

18‧‧‧暫存器

19‧‧‧暫存器

t₁、t₂‧‧‧時間點

V_DDL、V_SL‧‧‧低電源電壓

V_DDH、V_SH‧‧‧高電源電壓

第1圖係依據本揭露一實施例的動態調整電路的功能方塊圖。

第2A圖係依據本揭露一實施例中的原始臨界路徑電路元件示意圖。

第2B圖係依據本揭露一實施例中對應於第2A圖的特徵化路徑電路元件示意圖。

第3A圖係依據本揭露一實施例中原始輸出訊號不發生延遲的狀況下，多個訊號的時序圖。

第3B圖係依據本揭露一實施例中原始輸出訊號發生延遲的狀況下，多個訊號的時序圖。

第4A係依據本揭露一實施例中的動態電壓邏輯電路示意圖。

第4B係依據本揭露一實施例中的動態電壓邏輯電路示意圖。

第5A圖係依據本揭露一實施例中控制模組的功能方塊圖。

第5B圖係依據本揭露一實施例中控制模組的功能方塊圖。

第6A圖係依據本揭露一實施例的產生特徵化路徑電路的方法流程圖。

第6B圖係依據本揭露一實施例中步驟S620的方法流程圖。

第6C圖係依據本揭露一實施例中步驟S621的方法流程圖。

第6D圖係依據本揭露一實施例中步驟S625的方法流程圖。

第6E圖係依據本揭露一實施例中步驟S629的方法流程圖。

第7圖係依據本揭露一實施例中的動態調整電路控制方法流程圖。

以下在實施方式中詳細敘述本發明之詳細特徵，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。

本揭露多個實施例中，提出一種動態調整電路，此動態調整電路應用了一個特徵化路徑電路來預測一個包含原始臨界路徑電路的組合邏輯電路的原始輸出訊號是否發生異常，也可以用來預測原始臨界路徑電路的至少一個第一特性是否符合電路特性需求。當預測組合邏輯電路的原始輸出訊號發生異常或是前述第一特性不符合電路特性需求時，藉由提高原始臨界路徑電路的電源電壓(supply voltage,V_DD)、提高原始臨界路徑電路中的N型電晶體的基極電壓(body bias voltage,V_B)及/或降低原始臨界路徑電路中的P型電晶體的基極電壓，來降低原始臨界路徑電路的路徑傳播延遲，或是調整前述第一特性。藉此避免組合邏輯電路的原始輸出訊號發生延遲或使前述第一特性符合電路特性需求。同時本揭露的多個實施例也提出一種產生前述特徵化路徑電路的方法。此處所述的電源電壓與基極電壓，於後述多個實施例中以第一電壓來代替。

請參照第1圖，其係依據本揭露一實施例的動態調整電路的功能方塊圖。如第1圖所示，動態調整電路1包含組合邏輯電路(其中包含原始臨界路徑電路11與非臨界路徑電路12)、特徵化路徑電路13、控制模組15、特性調整模組17、暫存器18與暫存器19。其中原始臨界路徑電路11與非臨界路徑電路12都分別電性連接至暫存器18與暫存器19，特徵化路徑電路13電性連接至暫存器18，控制模組15電性連接至暫存器18以及特徵化路徑電路13，特性調整模組17分別電性連接至原始臨界路 徑電路11、特徵化路徑電路13與控制模組15。雖然本揭露揭示了一個原始臨界路徑電路11與一個特徵化路徑電路13的例子，然而並非限制本揭露的範疇，凡是應用本揭露中特徵化路徑電路13的概念的任何應用，都屬與本揭露欲保護的範圍。此外，雖然第1圖中，控制模組15與暫存器18、暫存器19連接到同一個時脈訊號，在其他實施例中，控制模組15可以單獨連接到另外的時脈訊號。

組合邏輯電路包含原始臨界路徑電路11(original critical path circuit)與非臨界路徑電路12，組合邏輯電路用以依據輸入訊號產生原始輸出訊號。更明確地說，組合邏輯電路依據至少一個輸入訊號產生一個或多個原始輸出訊號，其中每個輸入訊號到相關的一個原始輸出訊號都有一個訊號路徑，此訊號路徑會包含多個邏輯閘元件。因此，組合邏輯電路包含多個訊號路徑，而其中有至少一個訊號路徑的路徑傳播延遲(path propagation delay)大於一個延遲門檻值。

於一個實施例中，路徑傳播延遲大於延遲門檻值的一個訊號路徑上的所有邏輯閘元件可以被視為一個「臨界路徑(critical path)電路」，於本揭露中稱之為原始臨界路徑電路11，而組合邏輯電路中的其他邏輯閘元件合起來稱為非臨界路徑電路12。於本實施例中，每個原始臨界路徑電路11與非臨界路徑電路12可以包含一個或多個邏輯閘元件，每個邏輯閘元件可以包含一個或多個第一類金屬半導體氧化物場效電晶體(metal-oxide semiconductor field effect transistor,MOSFET或簡稱MOS)。

於另一實施例中，操作功率大於功率門檻值的一個訊號路徑上的所有邏輯閘元件可以被視為原始臨界路徑電路11。而於再一實施例中，原始設計中抗噪能力最差、最容易出錯的一個或多個訊號路徑中的每個訊號路徑，可以被視為原始臨界路徑電路11。

特徵化路徑電路13(characterized critical path circuit,CCP circuit)由於與原始臨界路徑電路11具有至少一個相同或相似的特性，因此可被用以依據輸入訊號產生特徵化輸出訊號。於一個實施例中，特徵化路徑電路13具有與原始臨界路徑電路11相似的特性，但是具有較短的路徑傳播延遲，因此可以用來模擬或者預測原始臨界路徑電路11的運作是否會發生錯誤(原始傳播延遲過長)。於另一個實施例中，特徵化路徑電路13由於具有原始臨界路徑電路11中的多種邏輯閘元件各一個以上，因此可以被用來判斷原始臨界路徑電路11的抗噪能力或者說雜訊界限(noise margin)是否足夠。而整個系統對於原始臨界路徑的原始傳播延遲及抗噪能力的需求，可以被稱為電路特性需求。簡而言之，特徵化路徑電路13可以用來模擬原始臨界路徑電路11的原始傳播延遲、原始操作功率、原始能量效率、原始邏輯閘複雜度及/或原始抗噪能力。以下以傳播延遲為例，來說明特徵化路徑電路13的操作原理。

於一個例子中，請參照第2A圖與第2B圖，第2A 圖係依據本揭露一實施例中的原始臨界路徑電路元件示意圖，第2B圖係依據本揭露一實施例中對應於第2A圖的特徵化路徑電路元件示意圖。如第2A圖所示，原始臨界路徑電路11包含1個反相元件(NOT gate)、6個反或閘元件(NOR gate)、7個反及閘元件(NAND gate)、2個或及反相元件(OR-AND-Invert gate,OAI gate)、1個互斥反或閘元件(XNOR gate)與6個全加器(full adder,FA)。其中一個或多個邏輯閘元件的輸入端浮接表示有其他未繪示的邏輯閘元件或輸入訊號接於浮接的輸入端。

為了模擬或預測第2A圖中的原始臨界路徑電路11，如第2B圖所示，特徵化路徑電路13包含三個反或閘元件、三個反及閘元件、一個或及反相元件、一個互斥反或閘元件、三個全加器與一個邏輯提供電路131。其中，邏輯提供電路131對特徵化路徑電路13中的每個邏輯閘元件的其中至少一個輸入接腳，提供一個預設的邏輯準位，每一個邏輯閘元件所接收到的預設的邏輯準位可能不同。並且，第2B圖中的每個邏輯閘元件的元件延遲(cell delay)經過適當地調整，而使得第2B圖中的特徵化路徑電路13的路徑傳播延遲是原始臨界路徑電路11的路徑傳播延遲的1/2。舉例來說，假設原始臨界路徑電路11的路徑傳播延遲約為時脈訊號的一個工作週期，則特徵化路徑電路13的路徑傳播延遲約為半個工作週期。因此可以在組合邏輯電路的原始輸出訊號發生延遲前的半個工作週期就先預知原始輸出訊號將發生延遲，從而以控制訊號控制特性調整模組17提供給原始臨界路徑電 路11的第一電壓，來使原始臨界路徑電路11的路徑傳播延遲縮短，以避免原始輸出訊號發生延遲。

雖然依據本實施例，特徵化路徑電路13的路徑傳播延遲(特徵化傳播延遲)是原始臨界路徑電路11的路徑傳播延遲(原始傳播延遲)的1/2，然而於其他實施例中，特徵化傳播延遲可以是原始傳播延遲的1/K，其中K為大於0的有理數，也就是說K是一個傳播延遲參數。而此傳播延遲參數可以被包含於一個選擇準則中。

控制模組15係用以依據特徵化路徑電路13所產生的特徵化輸出訊號與前述輸入訊號，預測原始臨界路徑電路11的第一特性是否符合電路特性需求，以產生一個控制訊號。而特性調整模組17用以依據控制訊號調整提供給原始臨界路徑電路11與特徵化路徑電路13的第一電壓。於一個實施例中，控制模組15預測原始輸出訊號是否發生延遲，來產生控制訊號。請參照第3A圖與第3B圖，第3A圖係依據本揭露一實施例中原始輸出訊號不發生延遲的狀況，多個訊號的時序圖，第3B圖係依據本揭露一實施例中原始輸出訊號發生延遲的狀況下，多個訊號的時序圖。如第3A圖所示，在時間點t₁，時脈訊號的電壓值由低變高(正緣)(positive edge)，輸入訊號在時間點t₁不再變動，因此可以正確地被組合邏輯電路所讀取，從時間點t₁開始，原始臨界路徑電路11讀入輸入訊號並開始依據輸入訊號計算對應的原始輸出訊號，同樣地，從時間點t₁開始，特徵化路徑電路13讀入輸 入訊號並開始依據輸入訊號計算對應的特徵化輸出訊號。

於本實施例中，如第3A圖所示，原始臨界路徑電路11的路徑傳播延遲(也就是原始傳播延遲)小於時脈訊號的一個工作週期。因此，對應的特徵化路徑電路13的路徑傳播延遲(也就是特徵傳播延遲)小於時脈訊號的半個工作週期。控制模組15在時脈訊號的負緣(negative edge)，也就是時間點t₂時，可以接收到正確的特徵化輸出訊號。從而預測組合邏輯電路的原始輸出訊號不會出現延遲。因此控制模組15不會控制特性調整模組17改變提供給原始臨界路徑電路11及/或特徵化路徑電路13的第一電壓。

如第3B圖所示，原始臨界路徑電路11的路徑傳播延遲(也就是原始傳播延遲)大於時脈訊號的一個工作週期，從而會產生錯誤的原始輸出訊號。在同樣的條件下，對應的特徵化路徑電路13的路徑傳播延遲(也就是特徵傳播延遲)會大於時脈訊號的半個(或者1/K)工作週期。控制模組15在時脈訊號的負緣，也就是時間點t₂時，無法接收到正確的特徵化輸出訊號。從而預測組合邏輯電路的原始輸出訊號會出現延遲。因此，於一個實施方式中，控制模組15會控制特性調整模組17，以調整提供給原始臨界路徑電路11與特徵化路徑電路13的第一電壓，以降低原始臨界路徑電路11的傳播延遲(原始傳播延遲)與特徵化路徑電路13的傳播延遲(特徵傳播延遲)。

於另一個實施方式中，控制模組15會控制特性調整 模組17，以調整提供給原始臨界路徑電路11的第一電壓，而特徵化路徑電路13的電壓則不會調整。而後在次一個工作週期(也就是時脈訊號的下一個正緣開始)控制模組15會控制特性調整模組17，以將提供給原始臨界路徑電路11的第一電壓調整回預設值。於再一個實施方式中，控制模組15也可以選擇在次一個工作周期才把提供給特徵化路徑電路13的第一電壓調整到與提供給原始臨界路徑電路11的第一電壓相同。

關於如何藉由第一電壓來調整邏輯閘元件的元件傳播延遲乃至於臨界路徑電路的路徑傳播延遲，請參照第4A圖，其係依據本揭露一實施例中的動態電壓邏輯電路示意圖。如第4A圖所示，此反及閘元件(NAND gate)的電源電壓(supply voltage)可以被一個切換開關接至低電源電壓V_DDL或高電源電壓V_DDH，於本實施例的一個實作方式中，低電源電壓V_DDL、高電源電壓V_DDH與切換開關都包含於特性調整模組17。因此特性調整模組17可以依據控制模組15的控制訊號，來切換要提供高電源電壓V_DDH或是低電源電壓V_DDL給此反及閘元件。當高電源電壓V_DDH連接至反及閘元件時，反及閘元件的元件傳播延遲會小於當低電源電壓V_DDL連接至反及閘元件時，反及閘元件的元件傳播延遲。因此，可以將提供給反及閘元件的電源電壓視為前文所述及的第一電壓，藉由調整第一電壓的電壓值，來調整反及閘元件的傳播延遲。

於本實施例的另一個實作方式中，低電源電壓V_DDL 與高電源電壓V_DDH包含於特性調整模組17，而切換開關包含於原始臨界路徑電路11或特徵化路徑電路13中。控制模組15係把控制訊號送至原始臨界路徑電路11或特徵化路徑電路13，來達到切換第一電壓的目的。

於另一實施例中，請參照第4B圖，其係依據本揭露一實施例中的動態電壓邏輯電路示意圖。如第4B圖所示，此反及閘元件的N型金屬氧化物場效電晶體的基極(第一電壓參考端)可以選擇性的被接到低電源電壓V_SL或高電源電壓V_SH。依據基極效應(Body Effect)可以知道，當N型金屬氧化物場效電晶體的基極電壓越低，則其門檻電壓V_th就會越高。反之當N型金屬氧化物場效電晶體的基極電壓越高，則其門檻電壓V_th就會越低。因此可以藉由提高反及閘元件的N型金屬氧化物場效電晶體的基極電壓來降低其門檻電壓V_th，藉以提高反及閘元件的驅動力，而降低反及閘元件的元件傳播延遲。依據本實施例，可以將提供給反及閘元件的基極電壓視為前文所述及的第一電壓，藉由調整第一電壓的電壓值，來調整反及閘元件的傳播延遲。於前述實施例中，雖然僅以第一電壓可以在高低兩個電壓之間切換作為例子，然而，第一電壓也可以在多個不同電壓準位之間切換，並不以兩個電壓準位為限。

於本揭露一實施例中，關於前述控制模組15如何判斷特徵化輸出訊號是否穩定，以預測原始輸出訊號是否發生延遲，請參照第5A圖與第5B圖，其係分別依據本揭露一實施例的 控制模組功能方塊圖。如第5A圖與第5B圖所示，控制模組15可以包含一個或多個延遲器1511~1515、多個比較器1531~1537與一個邏輯運算單元155。其中邏輯運算單元155電性連接至多個比較器1531~1537。而每個比較器或是直接電性連接至特徵化路徑電路13，或是電性連接至對應的一個延遲器的輸出端。

以第5A圖為例，邏輯運算單元155依據比較器1531~1537所輸出的四個比較訊號來預測原始輸出訊號是否發生延遲。舉例來說，多個延遲器1511~1515中每個延遲器的傳播延遲為0.1奈秒。若四個比較訊號都符合預期邏輯準位，則表示特徵化輸出訊號穩定且正確，因此原始輸出訊號不會發生延遲。若比較器1537輸出的比較訊號錯誤，其他三個比較訊號正確，則表示特徵化輸出訊號在時脈訊號的負緣(negative edge)之前0.3奈秒達到穩定，因此原始輸出訊號會在時脈訊號的正緣(positive edge)之前達到穩定。若比較器1535與1537輸出的比較訊號錯誤，其他兩個比較訊號正確，則表示特徵化輸出訊號在時脈訊號的負緣之前0.2奈秒達到穩定，因此原始輸出訊號會在時脈訊號的正緣之前達到穩定。若比較器1535輸出的比較訊號錯誤，其他三個比較訊號正確，則表示特徵化輸出訊號在時脈訊號的負緣之前0.2奈秒達到穩定，因此原始輸出訊號會在時脈訊號的正緣之前達到穩定。依此類推，可以預測原始臨界路徑電路11的路徑傳播延遲，乃至於組合邏輯電路的原始輸出訊號的延遲時間，藉此產生控制訊號，以控制特性調整模組17所輸出的第一電壓，舉例來 說，也就是原始臨界路徑電路的電源電壓或是基極電壓。

以第5B圖為例，邏輯運算單元155依據比較器1531所輸出的比較訊號來預測原始輸出訊號是否發生延遲。相較於第5A圖的例子，則第5B圖中的控制模組15不會去預測原始輸出訊號在時脈訊號的正緣以前多久達到穩定，而是判斷原始輸出訊號是否會發生錯誤。並據以產生控制訊號，以控制特性調整模組17所輸出的第一電壓。

於本揭露一實施例中，前述特徵化路徑電路可以下列流程產生，請參照第6A圖，其係依據本揭露一實施例的產生特徵化路徑電路的方法流程圖。如步驟S610所示，分析一個組合邏輯電路，以找出前述組合邏輯電路中的原始臨界路徑電路。如步驟S620所示，對前述原始臨界路徑電路執行特徵化程序，以從原始臨界路徑電路中選擇部份的邏輯閘元件，得到對應的特徵化路徑電路。此特徵化路徑電路的至少一個第二特性與該原始臨界路徑電路的至少一個第一特性成比例。特徵化路徑電路係用以預測第一特性是否符合電路需求。其中第一特性可以是原始臨界路徑電路的原始傳播延遲、原始操作功率、原始能量效率、原始邏輯閘複雜度或原始抗噪能力。

於本揭露一實施例中，關於前述步驟S620的詳細流程，請參照第6B圖，其係依據本揭露一實施例中步驟S620的方法流程圖。如步驟S621所示，依據一個選擇準則，於原始臨界路徑電路的多個邏輯閘元件中，選擇部份的邏輯閘元件，以得到 第一特徵路徑電路。並且，如步驟S623所示，對第一特徵路徑電路進行時序驗證。並且，如步驟S625所示，對第一特徵路徑電路中的每個邏輯閘元件執行元件延遲校正程序，以得到第二特徵路徑電路。並且，如步驟S627所示，對第二特徵路徑電路進行時序驗證。並且，如步驟S629所示，對第二特徵路徑電路執行路徑延遲校正程序，以得到特徵化路徑電路。

於本揭露一實施例中，關於前述步驟S621的詳細流程，請參照第6C圖，其係依據本揭露一實施例中步驟S621的方法流程圖。步驟S621中，係對原始路徑電路中多個邏輯閘元件(例如M個第一類邏輯閘元件與N個第二類邏輯閘元件)的每個邏輯閘元件執行第6C圖的流程。

如步驟S6211所示，依據一個優先列表，判斷此邏輯閘元件是否屬於優先邏輯閘元件。優先列表將邏輯閘分類，以第2A圖與第2B圖為例，互斥反或閘元件(XNOR gate)被分類為優先邏輯閘元件，而其他邏輯閘元件則不是優先邏輯閘元件。於本實施例中，將第一類邏輯閘元件分類為優先邏輯閘元件，而第二類邏輯閘元件則不是優先邏輯閘元件。

如果一個邏輯閘元件是優先邏輯閘元件，則如步驟S6212所示，判斷此邏輯閘元件是否是同類邏輯閘元件中的第mK+1個邏輯閘元件。其中m為不大於M/K的非負整數。舉例來說，假設K是4，則M個第一類邏輯閘元件中的第1、第5、第9...第4m+1個第一類邏輯閘元件會通過此判斷，其他的第一類邏輯 閘元件則不會通過此判斷。若通過步驟S6212的判斷，則如步驟S6213所示，將此邏輯閘元件加入一個第一特徵路徑電路。換句話說，前述流程可以簡述為將P個第一類邏輯閘元件加入第一特徵路徑電路，其中P為不小於M/K的最小正整數。

請回到步驟S6211，如果一個邏輯閘元件不是優先邏輯閘元件，則如步驟S6214所示，判斷此邏輯閘元件是否是同類邏輯閘元件中的第nK個邏輯閘元件。其中n為不大於N/K的正整數。以本實施例(K=4)而言，N個第二類邏輯閘元件中的第4、第8、第4n個第二類邏輯閘元件可以通過此判斷，其他的第二類邏輯閘元件則不能通過此判斷。若通過步驟S6214的判斷，則如步驟S6213所示，將此邏輯閘元件加入一個第一特徵路徑電路。若不能通過S6214的判斷，則如步驟S6215所示，將此邏輯閘元件放入備用元件列庫。換句話說，前述流程可以簡述為將Q個第二類邏輯閘元件加入第一特徵路徑電路，其中Q為不大於N/K的最大正整數。綜上所述，選擇邏輯閘元件可以依據一個選擇準則，此選擇準則可以包含傳播延遲參數K與優先列表。

然而於其他實施例中，例如要產生用來指示原始臨界路徑電路的能量消耗的一個特徵化路徑電路時，選擇準則也可以是包含一個能量消耗參數與優先列表，此能量消耗參數係用以定義原始臨界路徑電路的原始能量消耗與特徵化路徑電路的特徵化能量消耗的比例。於這樣的實施例中，優先列表中的邏輯閘元件不見得是傳播延遲較長的邏輯閘元件，而是消耗能量較多的邏 輯閘元件。

雖然上述實施例中，優先列表僅簡單的將邏輯閘元件分為第一類邏輯閘元件(優先)與第二類邏輯閘元件(非優先)，然而並非限定本揭露所保護的範圍僅能將邏輯閘元件分為兩類。於其他的實施例中，優先也可以將邏輯閘元件分類為第一優先邏輯閘元件、第二優先邏輯閘元件…第M優先邏輯閘元件與非優先邏輯閘元件。

於一個實施例中，在產生特徵化路徑電路的時候，特徵化路徑電路中的第一優先邏輯閘元件的數量，不能少於第二優先邏輯閘元件的數量。而第M-1優先邏輯閘元件的數量不能少於第M優先邏輯閘元件的數量。第M優先邏輯閘元件的數量不能少於非優先邏輯閘元件的數量。如此一來，特徵化路徑電路可能更好的描述出具有高優先次序的邏輯閘元件(也就是主要影響原始臨界路徑電路的原始傳播延遲的邏輯閘元件)的影響。

於本揭露一實施例中，關於前述步驟S625的詳細流程，請參照第6D圖，其係依據本揭露一實施例中步驟S625的方法流程圖。於本實施例中，依序對第一特徵路徑電路中每個邏輯閘元件執行如第6D圖所示的流程。如步驟S6251所示，判斷一個邏輯閘元件的元件延遲是否大於標準值。如果元件延遲小於標準值，則如步驟S6252所示，對此邏輯閘元件執行一個元件延遲增長程序。如果元件延遲大於標準值，則如步驟S6253所示，對此邏輯閘元件執行一個元件延遲縮短程序。如果元件延遲等於標 準值，則如步驟S6254所示，判斷此邏輯閘元件是否是第一特徵路徑電路中的最後一個邏輯閘元件。如果不是最後一個邏輯閘元件，則從步驟S6251開始對下一個邏輯閘元件進行處理。如果是最後一個邏輯閘元件，則如步驟S6255所示，判斷被調整過的第一特徵路徑電路是否通過時序驗證。如果不通過時序驗證，則如步驟S6256所示，判斷重複次數是否達到上限。如果重複次數未達上限，則從第一特徵路徑電路中的第一個邏輯閘元件開始回到步驟S6251。反之，如果在步驟S6255中通過時序驗證，或是在步驟S6256中重複次數達到上限，則如步驟S6257所示，以被調整過的第一特徵路徑電路做為第二特徵路徑電路。

其中，前述的元件延遲增長程序可以包含縮小一個邏輯閘元件的尺寸以降低其驅動能力、額外加上負載電容及/或加大下一級邏輯閘元件的尺寸以增加負載。而前述的元件延遲縮短程序可以包含增加一個邏輯閘元件的尺寸以提高其驅動能力、減少其負載電容及/或縮小下一級邏輯閘元件的尺寸以降低負載。

於本揭露一實施例中，關於前述步驟S629的詳細流程，請參照第6E圖，其係依據本揭露一實施例中步驟S629的方法流程圖。如步驟S6291所示，將第二特徵路徑電路的傳播延遲與一個預設傳播延遲做比較。所謂預設傳播延遲係由原始傳播延遲所決定的欲達到的特徵傳播延遲。

若第二特徵路徑電路的傳播延遲小於預設傳播延遲，則如步驟S6292所示，從備用元件列庫中選擇一個邏輯閘元 件。並如步驟S6293所示，將被選擇的邏輯閘元件加入第二特徵路徑電路的末端，以延長第二特徵路徑電路的傳播延遲。並如步驟S6294所示，依據預設傳播延遲與第二特徵路徑電路的傳播延遲，調整被插入的邏輯閘元件，以使第二特徵路徑電路的傳播延遲等於預設傳播延遲。並如步驟S6295所示，判斷被調整過的第二特徵路徑電路的傳播延遲是否通過時序驗證。若未通過時序驗證則回到步驟S6292。上述步驟S6292至步驟S6295可以被整理為一個路徑延遲增長程序。

若第二特徵路徑電路的傳播延遲大於預設傳播延遲，則如步驟S6296所示，依據元件統計資料，從第二特徵路徑電路中移除一個邏輯閘元件。並如步驟S6297所示，對第二特徵路徑電路中，被移除的邏輯閘元件相鄰的邏輯閘元件，調整其元件延遲。調整元件延遲的方法如前述的元件延遲增長程序與元件延遲縮短程序所述，於此不再贅述。並如步驟S6298所示，判斷被調整過的第二特徵路徑電路的傳播延遲是否通過時序驗證。若未通過時序驗證則回到步驟S6296。上述步驟S6296至步驟S6298可以被整理為一個路徑延遲縮短程序。當完成路徑延遲增長程序或路徑延遲縮短程序後，如步驟S6299所示，以被調整過的第二特徵路徑電路做為特徵化路徑電路。

於本揭露一實施例中的動態調整電路控制方法，請參照第7圖，其係依據本揭露一實施例中的動態調整電路控制方法流程圖。如步驟S710所示，以特徵化路徑電路，預測原始臨 界路徑電路的原始輸出訊號是否會出現錯誤(發生延遲)。如果會出現錯誤，則如步驟S720所示，調整第一電壓(例如提高第一電壓)以降低原始臨界路徑電路的路徑延遲，使原始臨界路徑電路的原始輸出訊號正確。如果不會出現錯誤，則如步驟S730所示，在時脈訊號的下一個週期，調整第一電壓(例如降低第一電壓)以提高原始臨界路徑電路的路徑延遲及降低原始臨界路徑電路的操作功率。於一個實施例中，由於反覆降壓升壓的邏輯複雜度及/或功率消耗可能大於將第一電壓維持一段時間的邏輯複雜度及/或功率消耗，在步驟S730也可以不在時脈訊號的下一個週期調整(降低)第一電壓，而是在時脈訊號的數個週期之後，再決定是否調整第一電壓。

藉由本揭露一個或多個實施例所揭露的方法，可以產生對應於一個原始臨界路徑電路的一個特徵化路徑電路，這個特徵化路徑電路的某些特性與原始臨界路徑電路成比例，因此可以用來指示原始臨界路徑電路的特性。藉此可以便於預測或判斷原始臨界路徑電路的特性是否符合電路特性需求。從而進一步來控制、調整原始臨界路徑電路的特性。

雖然本揭露以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。

1‧‧‧動態調整電路

11‧‧‧原始臨界路徑電路

12‧‧‧非臨界路徑電路

13‧‧‧特徵化臨界路徑電路

15‧‧‧控制模組

17‧‧‧特性調整模組

18‧‧‧暫存器

19‧‧‧暫存器

Claims (22)

1. 一種產生特徵化路徑電路的方法，包含：選擇一原始臨界路徑電路，該原始臨界路徑電路包含多個邏輯閘元件；以及對該原始臨界路徑電路執行一特徵化程序，以得到一特徵化路徑電路，該特徵化路徑電路的至少一第二特性與該原始臨界路徑電路的至少一第一特性成比例，該特徵化路徑電路係用以指示該第一特性是否符合一電路需求，其中該特徵化程序包含：依據一選擇準則，於該原始臨界路徑電路中選擇部分的該些邏輯閘元件；以及依據被選擇的該些邏輯閘元件產生多個特徵邏輯閘元件，以得到該特徵化路徑電路；其中該選擇準則包含：一優先列表，用以紀錄該些邏輯閘元件中的多個優先邏輯閘元件；其中該些邏輯閘元件包含M個第一類邏輯閘元件與N個第二類邏輯閘元件，其中該M個第一類邏輯閘元件被記錄於該優先列表，M與N為正整數。
2. 如請求項1所述的產生特徵化路徑電路的方法，其中該選擇準則更包含一傳播延遲參數，用以定義該原始臨界路徑電路的一原始傳播延遲與該特徵化路徑電路的一特徵 化傳播延遲的比例。
3. 如請求項2所述的產生特徵化路徑電路的方法，其中該傳播延遲參數等於K，K為大於0的有理數。
4. 如請求項3所述的產生特徵化路徑電路的方法，其中在依據該選擇準則，於該原始臨界路徑電路中選擇部分的該些邏輯閘元件的步驟中，係選擇P個第一類邏輯閘元件與Q個第二類邏輯閘元件，P係不小於M/K的最小正整數，Q係不大於N/K的最大正整數。
5. 如請求項3所述的產生特徵化路徑電路的方法，其中在依據該選擇準則，於該原始臨界路徑電路中選擇部分的該些邏輯閘元件的步驟中，包含：從該M個第一類邏輯閘元件中，選擇第(mK+1)個第一類邏輯閘元件，其中m係不大於M/K的非負整數；以及從該N個第二類邏輯閘元件中，選擇第nK個第二類邏輯閘元件，其中n係不大於N/K的非負整數。
6. 一種產生特徵化路徑電路的方法，包含：選擇一原始臨界路徑電路，該原始臨界路徑電路包含多個邏輯閘元件；以及對該原始臨界路徑電路執行一特徵化程序，以得到一特徵化路徑電路，該特徵化路徑電路的至少一第二特性與該原始臨界路徑電路的至少一第一特性成比例，該 特徵化路徑電路係用以指示該第一特性是否符合一電路需求，其中該特徵化程序包含：依據一選擇準則，於該原始臨界路徑電路中選擇部分的該些邏輯閘元件；依據被選擇的該些邏輯閘元件產生多個特徵邏輯閘元件，以形成一第一特徵路徑電路；對該第一特徵路徑電路中的每一邏輯閘元件執行一元件延遲校正程序，以得到一第二特徵路徑電路；以及對該第二特徵路徑電路執行一路徑延遲校正程序，以得到該特徵化路徑電路。
7. 如請求項6所述的產生特徵化路徑電路的方法，其中對該第一特徵路徑電路中的每一該邏輯閘元件執行該元件延遲校正程序，以得到該第二特徵路徑電路的步驟中包含：將該邏輯閘元件的元件延遲與該原始臨界路徑電路中的一原始元件的延遲目標值進行比較；若該邏輯閘元件的元件延遲大於該目標值，執行一元件延遲縮短程序；以及若該邏輯閘元件的元件延遲小於該目標值，執行一元件延遲增長程序。
8. 如請求項6所述的產生特徵化路徑電路的方法，其中對該 第二特徵路徑電路執行該路徑延遲校正程序，以得到該特徵化路徑電路的步驟中包含：將該第二特徵路徑電路的一第二傳播延遲與一預設傳播延遲比較；若該第二傳播延遲大於該預設傳播延遲，執行一路徑延遲縮短程序以調整該第二特徵路徑電路；若該第二傳播延遲小於該預設傳播延遲，執行一路徑延遲增長程序以調整該第二特徵路徑電路；以及以被調整的該第二特徵路徑電路作為該特徵化路徑電路。
9. 一種產生特徵化路徑電路的方法，包含：選擇一原始臨界路徑電路，該原始臨界路徑電路包含多個邏輯閘元件；以及對該原始臨界路徑電路執行一特徵化程序，以得到一特徵化路徑電路，該特徵化路徑電路的至少一第二特性與該原始臨界路徑電路的至少一第一特性成比例，該特徵化路徑電路係用以指示該第一特性是否符合一電路需求，其中該特徵化程序包含：依據一選擇準則，於該原始臨界路徑電路中選擇部分的該些邏輯閘元件；以及依據被選擇的該些邏輯閘元件產生多個特徵邏輯閘元件，以得到該特徵化路徑電路； 其中該選擇準則包含：一能量消耗參數，用以定義該原始臨界路徑電路的一原始能量消耗與該特徵化路徑電路的一特徵化能量消耗的比例；以及一優先列表，用以紀錄該些邏輯閘元件中的多個優先邏輯閘元件。
10. 一種產生特徵化路徑電路的方法，包含：選擇一原始臨界路徑電路，該原始臨界路徑電路包含多個邏輯閘元件；以及對該原始臨界路徑電路執行一特徵化程序，以得到一特徵化路徑電路，該特徵化路徑電路的至少一第二特性與該原始臨界路徑電路的至少一第一特性成比例，該特徵化路徑電路係用以指示該第一特性是否符合一電路需求；其中該第一特性係選自該原始臨界路徑電路的一原始傳播延遲、該原始臨界路徑的一原始操作功率、該原始臨界路徑的一原始能量效率、該原始臨界路徑的一原始邏輯閘複雜度與該原始臨界路徑的一原始抗噪能力所組成的群組其中至少之一。
11. 一種動態調整電路，包含：一組合邏輯電路，用以依據一輸入訊號產生一原始輸出訊號，該組合邏輯電路包含一原始臨界路徑電路， 該原始臨界路徑電路包含多個邏輯閘元件；一特徵化路徑電路，用以依據該輸入訊號產生一特徵化輸出訊號，該特徵化路徑電路係依據該原始臨界路徑電路所產生，該特徵化路徑電路的一第二特性與該原始臨界路徑電路的一第一特性成比例，該特徵化路徑電路係用以指示該第一特性是否符合一電路特性需求；一特性調整模組，電性連接至該原始臨界路徑電路，用以依據一控制訊號調整提供給該原始臨界路徑電路的一第一電壓，以調整該原始臨界路徑電路的該第一特性；以及一控制模組，電性連接至該特徵化路徑電路與該特性調整模組，用以依據該特徵化輸出訊號與該輸入訊號，指示該第一特性是否符合該電路特性需求，以產生該控制訊號。
12. 如請求項11所述的動態調整電路，其中該原始臨界路徑電路包含多個第一類電晶體，每一該第一類電晶體具有一第一電壓參考端，該第一電壓參考端電性連接至該特性調整模組以接收該第一電壓。
13. 如請求項12所述的動態調整電路，其中該第一電壓參考端係該第一類電晶體的基極。
14. 如請求項12所述的動態調整電路，其中該第一類電晶體係p型金屬氧化物場效電晶體，且該第一電壓參考端係該 p型金屬氧化物場效電晶體的源極。
15. 如請求項11所述的動態調整電路，其中該特徵化路徑電路包含多個第一類電晶體，每一該第一類電晶體具有一第一電壓參考端，該第一電壓參考端電性連接至該特性調整模組以接收該第一電壓。
16. 如請求項11所述的動態調整電路，其中該控制模組更依據一時脈訊號，產生該控制訊號。
17. 如請求項16所述的動態調整電路，其中該控制模組係在該時脈訊號的一負緣(negative edge)，依據該特徵化輸出訊號與該輸入訊號，判斷該第一特性是否符合該電路特性需求，以產生該控制訊號。
18. 如請求項17所述的動態調整電路，其中若判斷該第一特性不符合該電路特性需求，則該控制模組產生該控制訊號，使該特性調整模組提高該第一電壓，以增進該原始臨界路徑電路的該第一特性。
19. 如請求項18所述的動態調整電路，其中該控制模組係在該時脈訊號的次一正緣(positive edge)以前產生該控制訊號，使該特性調整模組提高該第一電壓，以增進該第一特性。
20. 如請求項17所述的動態調整電路，其中若判斷該第一特性符合該電路特性需求，則產生該控制訊號，以在該時脈訊號的次一工作週期中，使該特性調整模組降低該第 一電壓。
21. 如請求項11所述的動態調整電路，其中該控制模組包含：一第一比較器，電性連接至該特徵化路徑電路，用以依據該特徵化輸出訊號與該輸入訊號，產生一第一比較訊號；以及一邏輯運算單元，電性連接至該第一比較器，用以依據該比較訊號產生該控制訊號。
22. 如請求項21所述的動態調整電路，其中該控制模組更包含：一第一延遲單元，電性連接至該特徵化路徑電路，用以依據該特徵化輸出訊號產生一第一延遲訊號；以及一第二比較器，電性連接至該第一延遲單元，用以依據該第一延遲訊號與該輸入訊號，產生一第二比較訊號；其中該邏輯運算單元更依據該第二比較訊號，以產生該控制訊號。