TW201503588A - 半導體裝置 - Google Patents

Abstract

本發明係一種半導體裝置，其課題為受到在封裝內之配線間的串訊影響同時，成為亦可良好地保持輸出資料之訊號整合性。 解決手段為具備：第1電源端子，和資料輸出入端子(14)，和相互加以並聯連接於前述第1電源端子及資料輸出入端子(14)之間，各自則對應於輸出信號P0而驅動資料輸出入端子(14)之複數的P輸出單元(54P1~54P4)，和相互加以並聯連接於第1電源端子及資料輸出入端子(14)之間，各自則對應於輸出信號P1而驅動資料輸出入端子(14)之複數的P輸出單元(54P5，54P6)，和對應於拉升側資料信號DATA_P而輸出輸出信號P0，P1之拉升側輸出電路(41P)，而拉升側輸出電路(41P)係在相互不同之的時間而輸出輸出信號P0，P1者。

Description

半導體裝置

本發明係有關半導體裝置，特別是有關具備複數之輸出單元(單位緩衝部)則具有對於1個輸出端子而言加以並聯連接之構成的輸出電路之半導體裝置。

對於DRAM(Dynamic Random Access Memory)等之半導體裝置，係有著具備複數之輸出單元則具有對於1個輸出端子而言加以並聯連接之構成的輸出電路者(例如，參照專利文獻1)。如此之輸出電路係為了將阻抗作為可變而加以採用者，例如，各輸出單元則各具有240Ω之阻抗的情況，輸出電路之阻抗係成為如僅驅動1台輸出單元為240Ω，而如驅動2台為240/2=120Ω，驅動3台為240/3=80Ω，驅動4台為240/4=60Ω，驅動5台為240/5=48Ω等地，因應輸出單元之驅動台數而決定的值。隨之，經由適宜變更輸出單元之驅動台數之時，成為可變更輸出電路之阻抗者。

[先前技術文獻] [技術文獻]

[專利文獻1]美國專利申請公開第2012-0119578號說明書

但以往，對於有必要驅動複數之輸出單元的情況，係作為呈「同時地」驅動驅動對象之複數的輸出單元。由如此作為，從各輸出單元之輸出則成為呈同時地產生變化之情況，輸出信號之轉換率則提升，成為呈可得到高訊號整合性時，乃以往所認為之故。

但實際上，當測定訊號整合性時，即使「同時地」驅動驅動對象之複數的輸出單元，亦明確了解到未必可得到高訊號整合性。對於其理由而從各種角度進行檢討時，明確了解到經由封裝內之配線間的串訊者之可能性為高。以下，加以詳細說明。

半導體裝置係一般而言，具有封入有半導體晶片於封裝內之構造。半導體晶片之端子與封裝之端子係經由設置於封裝內之配線而加以相互連接。半導體晶片係從具有多數的端子之情況，封裝內係多數的配線則成為以狹窄之間隔而密集之狀態，而在鄰接之配線之間產生有大的相互電感。

當從半導體晶片之輸出端子輸出輸出信號時，此輸出信號係成為通過封裝內之配線而至封裝之輸出 端子，再從此而加以輸出於外部者。對於輸出信號則通過封裝內之配線時，經由上述之相互電感，而在與鄰接之其他配線之間產生有串訊。串訊之大小係因作為相互電感及電流的時間變化量(dI/dt)之比例之故，電流的時間變化量(dI/dt)越大，串訊則變越大，因此，輸出信號之訊號整合性則惡化。

在此，如上述，同時驅動複數之輸出單元的情況，驅動數越多，輸出資料之啟動或停止則變越快。因此，初看亦認為驅動數越多，輸出資料之轉換率則變大，而訊號整合性則提升。但，啟動或結束為快的情況係意味電流之時間變化量為大者，此係如上述，意味配線間之串訊則變大者。

如此，對於「同時地」驅動複數的輸出單元係有著轉換率提升之優點之另一方面，有著配線間之串訊增大之缺點。此缺點則即使「同時地」驅動驅動對象之複數的輸出單元，亦認為成為未必可得到高訊號整合性之理由。

近年，伴隨著半導體晶片之小型化而有封裝內之配線變長之傾向。當配線之鄰接區間變長時，相互電感則變大之故，如上述之經由配線間之串訊的訊號整合性之降低則近年逐漸變為顯著。隨之，持續受到此影響同時，亦要求作為呈可良好保持輸出信號之訊號整合性的技術。

經由本發明之一側面的半導體裝置係其特徵為具備第1電源端子，和輸出端子，和相互加以並聯連接於前述第1電源端子及前述輸出端子之間，各自則對應於第1控制信號而驅動前述輸出端子之複數的第1輸出單元，和相互加以並聯連接於前述第1電源端子及前述輸出端子之間，各自則對應於第2控制信號而驅動前述輸出端子之複數的第2輸出單元，和對應於內部資料信號而輸出前述第1及第2控制信號之控制電路，而前述控制電路係在相互不同之的時間而輸出前述第1及第2控制信號者。

如根據本發明，複數之第1輸出單元則構成1個組群，而複數之第2輸出單元則構成另1個組群。並且，因以共通的時間而驅動屬於同一組群之複數的輸出單元同時，在組群間中使驅動時間作為不同之故，有效利用經由同時驅動複數之輸出單元的訊號整合性提升的效果同時，可減輕經由連接於輸出端子之封裝內配線間的串訊之訊號整合性的惡化。隨之，受到在封裝內之配線間的串訊影響同時，成為可良好地保持輸出資料之訊號整合性。

1‧‧‧半導體裝置

10，11‧‧‧時脈端子

12‧‧‧指令端子

13‧‧‧位址端子

14‧‧‧資料輸出入端子

15‧‧‧校正端子

16，17‧‧‧電源端子

21‧‧‧時脈輸入電路

22‧‧‧相位調整電路

23‧‧‧時序產生器

24‧‧‧指令輸入電路

25‧‧‧指令解碼器

26‧‧‧位址輸入電路

27‧‧‧位址閂鎖電路

30‧‧‧模式暫存器

32‧‧‧列解碼器

33‧‧‧行解碼器

34‧‧‧記憶體單元陣列

40‧‧‧RWAMP/FIFO

40N‧‧‧RWAMP/FIFO40之下拉側部分電路

40P‧‧‧RWAMP/FIFO40之拉升側部分電路

40Na~40Nc，40Pa~40Pc‧‧‧正反器電路

41‧‧‧輸出電路

41N‧‧‧輸出電路41之下拉側輸出電路

41P‧‧‧輸出電路41之拉升側輸出電路

43‧‧‧內部電源產生電路

43a‧‧‧運算放大器

43d‧‧‧阻抗元件

44‧‧‧校正電路

50NA，50NB，50PA，50PB‧‧‧延遲電路

51NA~51NC，51PA~51PC，55‧‧‧準位移位電路

52N，53NA，53NB，52P，53PA，53PB‧‧‧選擇電路

54N1~54N7‧‧‧N輸出單元

54P1~54P7‧‧‧P輸出單元

56‧‧‧活性化電路

MRSODT_A，B，C‧‧‧片內終結器有效化單元選擇信號

MRSRon_A，B‧‧‧輸出資料輸出單元選擇信號

N0~N2，P0~P2‧‧‧選擇電路之輸出信號

TN<0>~<4>‧‧‧N通道型MOS電晶體

TP<0>~<4>，43b，43c‧‧‧P通道型MOS電晶體

ZQCODE_N‧‧‧下拉阻抗調整碼

ZQCODE_P‧‧‧拉升阻抗調整碼

圖1係顯示經由本發明之理想實施形態之半導體裝置 1的全體構成之方塊圖。

圖2係顯示含於圖1所示之內部電源產生電路43之內部電源電壓VPERI之生成電路的圖。

圖3係顯示圖1所示之輸出電路41及其周邊電路之詳細構成圖。

圖4係顯示圖3所示之延遲電路50PA之內部電路的圖。

圖5(a)係顯示圖3所示之各選擇電路52P及P輸出單元54P1之內部構成圖。(b)係顯示(a)所示之各信號的狀態表。

圖6(a)係顯示圖3所示之各選擇電路53PA及P輸出單元54P5之內部構成圖。(b)係顯示(a)所示之各信號的狀態表。

圖7(a)係顯示圖3所示之各選擇電路52N及N輸出單元54N1之內部構成圖。(b)係顯示(a)所示之各信號的狀態表。

圖8(a)係顯示圖3所示之各選擇電路53NA及N輸出單元54N5之內部構成圖。(b)係顯示(a)所示之各信號的狀態表。

圖9係顯示經由本發明之理想的實施形態之第1變形例之半導體裝置的輸出電路41及其周邊電路的詳細構成圖。

圖10係顯示經由本發明之理想的實施形態之第2變形例之半導體裝置的輸出電路41及其周邊電路的詳細構 成圖。

以下，參照附加圖面的同時，對於本發明之理想的實施形態加以詳細說明。

圖1係顯示經由本發明之理想實施形態之半導體裝置1的全體構成之方塊圖。半導體裝置1係同步DRAM之半導體晶片，如同圖所示，作為外部端子，具備時脈端子10，11，指令端子12，位址端子13，資料輸出入端子14，校正端子15，及電源端子16，17。雖未圖示，但半導體裝置1係加以封入於具有對應於此等各端子之端子的封裝內部，而半導體裝置1之端子，和對應之封裝的端子係經由設置於封裝內之配線而加以相互連接。

時脈端子10，11係各加以供給外部時脈信號CK，/CK的端子。所供給之外部時脈信號CK，/CK係藉由時脈輸入電路21而加以供給至相位調整電路22及時序產生器23。在本說明書中，於信號名的前頭附上「/」之信號係意味對應之信號的反轉信號或低活性之信號者。隨之，時脈信號CK，/CK係相互相補的信號。相位調整電路22係具有接受時脈輸入電路21之輸出而生成內部時脈信號LCLK之機能，而所生成之內部時脈信號LCLK係加以供給至輸出電路41。時序產生器23係依據時脈輸入電路21之輸出而生成其他的內部時脈信號，加以供給至其他的內部電路。

指令端子12係經由供給各行位址選通信號/RAS，列位址選通信號/CAS，寫入致能信號/WE，片內終結器信號ODT等之複數的端子而加以構成。此等指令信號係藉由指令輸入電路24而加以供給至指令解碼器25。指令解碼器25係經由進行指令信號的保持，解碼及計數等之時，而生成各種內部指令的電路。對於由指令解碼器25所生成之內部指令係包含有片內終結指令ODT及校正控制指令ZQ_com。此等係各加以供給至輸出電路41及校正電路44。

位址端子13係經由各供給複數位元所成之位址信號ADD之各位元的複數之端子而加以構成。供給至位址端子13之位址信號ADD係藉由位址輸入電路26而加以供給至位址閂鎖電路27。位址閂鎖電路27係閂鎖位址信號ADD之電路。

位址信號ADD係通常特定記憶體單元陣列34內之1或複數的記憶體單元之信號。雖未圖示，但在記憶體單元陣列34中，交叉有複數之字元線與複數之位元線，而對於其交點係配置有記憶體單元。位址信號ADD係由包含特定字元線之行位址，和特定位元線之列位址而加以構成。由位址閂鎖電路27所閂鎖之位址信號ADD之中，對於行位址係加以供給至行解碼器33，而對於列位址係加以供給至列解碼器32。

另一方面，記入於模式暫存器組模式之情況的位址信號ADD係加以供給至模式暫存器30。對於由模 式暫存器30所設定之資訊係包含顯示讀出資料輸出時之輸出電路41之阻抗的資訊，和顯示片內終結器有效時之輸出電路41之阻抗的資訊。前者係作為輸出資料輸出單元選擇信號MRSRon_A，B，而後者係作為片內終結器有效化單元選擇信號MRSODT_A，B，C，各加以供給至輸出電路41。

行解碼器33係含於記憶體單元陣列34之複數的字元線之中，選擇對應於行位址之字元線的電路。另一方面，列解碼器32係含於記憶體單元陣列34之複數的位元線之中，選擇對應於列位址之位元線的電路。經由列解碼器32所選擇之位元線係藉由未圖示之讀出放大器而加以連接於RWAMP(讀出寫入放大器)/FIFO(先入先出)40。

資料輸出入端子14(輸出端子)係由包含各加以連接於輸出電路41之複數的端子加以構成。此等複數之端子係為了進行讀出資料DQ之輸出及寫入資料DQ之輸入受理之端子，各亦加以連接於輸入電路，但在圖1中係省略輸入電路之圖示。另外，對於資料輸出入端子14係亦包含受理為了規定輸出入之時間的資料選通信號DQS，/DQS之輸入的資料選通端子。輸出電路41係藉由RWAMP/FIFO40而加以連接於記憶體單元陣列34。

進行讀出動作之情況，從記憶體單元陣列34預取於RWAMP/FIFO40之複數的讀出資料DQ(內部資料信號)則作為拉升側資料信號DATA_P及下拉側資料信號 DATA_N而加以供給至輸出電路41。然而，拉升側資料信號DATA_P係讀出資料DQ為高位準之情況而加以活性化，而除此以外的情況作為非活性之高活性之信號。另一方面，下拉側資料信號DATA_N係讀出資料DQ為低位準之情況而加以活性化，而除此以外的情況作為非活性之高活性之信號。輸出電路41係將所供給之資料，通過資料輸出入端子14而輸出於外部的電路。

詳細係後述，但輸出電路41係將各具有240Ω阻抗之複數之輸出單元(單位緩衝部)具有於各資料輸出入端子14而加以構成。當著眼於1個資料輸出入端子14而詳細說明時，對於各拉升側及下拉側，設置有各7個輸出單元。然而，在以下對於必須特別區別之情況，係有將拉升側之輸出單位稱作P輸出單位，而將下拉側之輸出單位稱作N輸出單位的情況。7個P輸出單元及7個N輸出單元所成之合計14個輸出單元係在輸出電路41之內部中，加以分為後述之3個組群G0~G2(圖3)。組群G0係自各4個P輸出單元及N輸出單元加以構成。組群G1係自各2個P輸出單元及N輸出單元加以構成。組群G2係自各1個P輸出單元及N輸出單元加以構成。

關於讀出動作係限定於3個組群G0~G2之中的組群G1，G2，經由上述之輸出資料輸出單元選擇信號MRSRon_A，B，從其他的組群獨立，可控制活性狀態地加以構成。並且，對於讀出資料DQ之輸出係僅使用屬於位於活性狀態之組群的輸出單元，經由此，輸出電路41 係作為阻抗可變。當舉出具體的例時，組群G1，G2則均非活性，僅使用組群G0而輸出讀出資料DQ之情況，輸出電路41之阻抗係成為240/4=60Ω。另外，組群G2則非活性，使用組群G0，G1而輸出讀出資料DQ之情況，輸出電路41之阻抗係成為240/(4+2)=40Ω。然而，當然對於組群G0亦可控制可能地構成活性狀態者，但在現在的DRAM之規格中，在輸出電路41之Ron/DDT(dynamicODT)作為必要之阻抗係在組群G0，G1，G2的組合全被網羅之故，而作為如上述之構成。

輸出電路41係亦具有片內終結器機能。具體而言，上述之片內終結器指令ODT則被活性化之情況，經由將一部分或全部的輸出單元作為連接狀態之時，防止自外部到來至資料輸出入端子14之信號則由輸出電路41而反射而成為干擾的情況。於活性化片內終結器機能之情況作為連接狀態之輸出單元係經由上述之片內終結器有效化單元選擇性號MRSODT_A，B，C而加以選擇。對於此點亦詳細後述之。

校正端子15係連接有校正用之外部阻抗(未圖示)的端子，加以連接於校正電路44。校正電路44係具有與上述之輸出電路41內之輸出單元相同電路構成之複製緩衝器。每輸出單元1個之阻抗係如上述決定為240Ω，但有根據晶片溫度或電源電壓的變化等而有若干變動之情況。校正電路44係具有生成為了取消此變動之拉升阻抗調整碼ZQCODE_P及下拉阻抗調整碼ZQCODE_N， 而供給至輸出電路41之機能。對於接受拉升阻抗調整碼ZQCODE_P及下拉阻抗調整碼ZQCODE_N之輸出電路41的動作係後述之。

加以連接於校正端子15之未圖示之外部阻抗係具有與輸出單元之阻抗值的設計值(240Ω)相同阻抗之阻抗。校正電路44係於活性化校正控制指令ZQ_com之情況，經由進行使其外部阻抗之阻抗值與複製緩衝器之阻抗一致之動作(校正動作)之時，生成拉升阻抗調整碼ZQCODE_P及下拉阻抗調整碼ZQCODE_N。

電源端子16係由各供給有外部電源電壓VDD及外部電源電壓VSS之2個端子所成，加以連接於內部電源產生電路43。內部電源產生電路43係從外部電源電壓VDD及外部電源電壓VSS，各生成與外部電源電壓VDD電壓值之不同的內部電源電壓VPP，VOD，VARY，VPERI其他之各種內部電源電壓的電路。此等內部電源電壓係加以供給至半導體裝置1內之各電路，作為動作電源所使用。特別是內部電源電壓VPERI係具有較外部電源電壓VDD為低之電壓值，如圖1所示，加以供給至RWAMP/FIFO40及輸出電路41。另外，內部電源產生電路43係亦具有從外部電源電壓VDD，VSS生成校正用之基準電壓ZQVREF的機能。基準電壓ZQVREF係加以供給至校正電路44，使用於校正動作時之電壓比較用。

圖2係顯示含於內部電源產生電路43之內部電源電壓VPERI之生成電路的圖。如同圖所示，此電路 係具有運算放大器43a，P通道型之MOS電晶體43b，43c，及阻抗元件43d而加以構成。電晶體43b，43c係開啟阻抗為相互相同之另一方面，電晶體43c則呈具有較電晶體43b為大之電晶體尺寸地加以構成。

對於運算放大器43a之非反轉輸入端子係從未圖示之基準電壓生成電路加以供給基準電壓VREF。然而，基準電壓生成電路係未根據外部電源電壓VDD，VSS之變動或溫度變化等之外來的要因而可生成一定的電壓地加以構成之電路。具體而言，將能帶隙參考電路等作為基準電壓生成電路而使用者為最佳。隨之，基準電壓VREF係成為具有未根據外部電源電壓VDD，VSS之變動或溫度變化等之外來的要因之一定的電壓值的電壓。

內部電源產生電路43係依據此基準電壓VREF而呈生成內部電源電壓VPERI地加以構成。具體而言，首先電晶體43b與阻抗元件43d則加以串聯連接於供給有外部電源電壓VDD之電源配線，和供給有外部電源電壓VSS之電源配線之間。運算放大器43a之反轉輸入端子係加以連接於電晶體43b與阻抗元件43d之連接點。電晶體43c之源極係加以連接於供給有外部電源電壓VDD之電源配線，而汲極係成為內部電源電壓VPERI之輸出端。電晶體43b，43c各閘極電極係共通地加以連接於運算放大器43a之輸出端。

電晶體43b與阻抗元件43d之電壓係經由運算放大器43a之假想短路，而成為基準電壓VREF。隨 之，電晶體43b之源極-汲極間電壓係成為相等於VDD-VREF，電晶體43b之閘極電極的電位(=運算放大器43a之輸出端的電位)係成為對應於此源極-汲極間電壓VDD-VREF的值。此等則因亦加以供給於電晶體43c之閘極電極之故，電晶體43c之汲極的電位係成為相等於VREF，此等則作為內部電源電壓VPERI而加以輸出。經由以上的構成，內部電源電壓VPERI亦與基準電壓VREF同樣，成為具有未根據外部電源電壓VDD，VSS之變動或溫度變化等之外來的要因之一定的電壓值的電壓。

返回圖1。電源端子17係由各供給有外部電源電壓VDDQ及外部電源電壓VSSQ之2個端子所成，加以連接於輸出電路41及未圖示之輸入電路。外部電源電壓VDDQ及外部電源電壓VSSQ之各電位係各與外部電源電壓VDD及外部電源電壓VSS之各電位相等。外部電源電壓VDD及外部電源電壓VSS係另外供給外部電源電壓VDDQ及外部電源電壓VSSQ之情況係為了防止經由輸出電路41等之動作而產生之電源干擾傳送至其他的電路者。

接著，對於經由本實施形態之輸出電路41的構成加以詳細說明。

圖3係顯示輸出電路41及周邊電路之詳細構成的圖。對於同圖係僅顯示關連於1個資料輸出入端子14之部分，但關連於其他的資料輸出入端子14的構成亦為相同。

如圖3所示，輸出電路41係自具有7個P輸出單元54P1~54P7之拉升側輸出電路41P，和具有7個N輸出單元54N1~54N7之下拉側輸出電路41N加以構成。P輸出單元54P1~54P7及N輸出單元54N1~54N7係如圖3所示，對於1個資料輸出入端子14而言加以並聯連接。

拉升側輸出電路41P及下拉側輸出電路41N係各具有輸入端子I1，I2(第1及第2輸入端子)而加以構成。對於此等輸入端子I1，I2係從RWAMP/FIFO40，各供給有上述之拉升側資料信號DATA_P及下拉側資料信號DATA_N。

在此，對於RWAMP/FIFO40之構成加以簡單說明。如圖3所示，RWAMP/FIFO40係包含拉升側部分電路40P及下拉側部分電路40N而加以構成。拉升側資料信號DATA_P及下拉側資料信號DATA_N係各經由拉升側部分電路40P及下拉側部分電路40N而加以生成。然而，在圖3中，對於各拉升側部分電路40P及下拉側部分電路40N，僅顯示讀出資料DQ輸出之最終段電路。

拉升側部分電路40P係從未圖示之前段電路接受並列之讀出資料(奇數資料DATA_O及偶數資料DATA_E)，變換成串列之拉升側資料信號DATA_P而輸出的電路。

具體而言，拉升側部分電路40P係如圖3所示，具有D型之正反器電路40Pa~40Pc而加以構成。對於正反器電路40Pa，40Pb之資料輸入端子D係各加以輸 入奇數資料DATA_O及偶數資料DATA_E。另外，正反器電路40Pc之資料輸入端子D係與正反器電路40Pa之資料輸出端子Q加以連接。正反器電路40Pb，40Pc之資料輸出端子Q係共通地加以連接於正反器側部分電路40P之輸出端。對於正反器電路40Pa，40Pb各自之時脈輸入端子係從圖1所示之相位調整電路22供給有內部時脈信號LCLK。另一方面，對於正反器電路40Pa之時脈輸入端子係供給有內部時脈信號LCLK之反轉信號。

正反器電路40Pa~40Pc係各具有經由供給至時脈輸入端子之信號從低變換為高時之資料輸入端子D的狀態而保持資料輸出端子Q之機能。經由此，從拉升側部分電路40P之輸出端係對於各內部時脈信號LCLK之半時脈周期，成為交互輸出奇數資料DATA_O及偶數資料DATA_E者。也就是，正反器電路40Pa~40Pc係具有進行並列-串列變換之機能，經由此機能，在拉升側部分電路40P中，從並列之奇數資料DATA_O及偶數資料DATA_E，生成有串列之拉升側資料信號DATA_P。

拉升側部分電路40P內之各電路係亦如圖3所示，經由內部電源電壓VPERI而動作。隨之，從拉升側部分電路40P所輸出之拉升側資料信號DATA_P之電壓位準係成為內部電源電壓VPERI。

接著，下拉側部分電路40N係從未圖示之前段電路接受並列之讀出資料(奇數資料DATA_O及偶數資料DATA_E)，變換成串列之下拉側資料信號DATA_N 而輸出的電路。

具體而言，下拉側部分電路40N係如圖3所示，具有D型正反器電路40Na~40Nc而加以構成。此等動作係因與拉升側部分電路40P內之正反器電路40Pa~40Pc同樣之故，詳細的說明係省略之。最終，經由下拉側部分電路40N，從並列之奇數資料DATA_O及偶數資料DATA_E，生成有串列之下拉側資料信號DATA_N。此下拉側資料信號DATA_N之電壓位準亦與拉升側資料信號DATA_P同樣，成為內部電源電壓VPERI。

在此，下拉側部分電路40N係因與拉升側部分電路40P同樣之故，消除任一方，而於殘留之電路連接DATA_P及DATA_N兩者之電路構成亦為可能。

返回至輸出電路41之說明。如上述，在本實施形態中，將P輸出單元54P1~54P7及N輸出單元54N1~54N7，組群化成3個組群G0~G2。對於組群G0係各含有複數且相互同數之P輸出單元及N輸出單元。另外，對於各組群G1，G2係各至少含有1個且相互同數之P輸出單元及N輸出單元。

在圖3所示的例中，對於組群G0係作為P輸出單元54P1~54P4(第1輸出單元)及N輸出單元54N1~54N4(第3輸出單元)所屬，而對於組群G1係作為P輸出單元54P5，54P6(第2輸出單元)及N輸出單元54N5，54N6(第4輸出單元)所屬，對於組群G2係作為P輸出單元54P7及N輸出單元54N7所屬。在以下 中，將此組群分配作為前提而進行說明。

屬於組群G0之P輸出單元54P1~54P4係共通地加以連接於選擇電路52P(第1選擇電路)。對於選擇電路52P係藉由準位移位電路51PA(第1位準偏移電路)而從拉升側部分電路40P供給有拉升側資料信號DATA_P之其他，從後述之活性化電路56供給有片內終結器有效化單元選擇信號MRSODT_A。

另一方面，屬於組群G0之N輸出單元54N1~54N4係共通地加以連接於選擇電路52N(第3選擇電路)。對於選擇電路52N係藉由準位移位電路51NA而從下拉側部分電路40N供給有下拉側資料信號DATA_N之其他，從活性化電路56供給有片內終結器有效化單元選擇性信號MRSODT_A。

另外，屬於組群G1之P輸出單元54P5~54P6係共通地加以連接於選擇電路53PA(第2選擇電路)。對於選擇電路53PA係藉由延遲電路50PA(第1延遲電路)及準位移位電路51PB(第2準位移位電路)而從拉升側部分電路40P供給有拉升側資料信號DATA_P之其他，供給有輸出資料輸出單元選擇信號MRSRon_A及片內終結器有效化單元選擇信號MRSODT_B。

另一方面，屬於組群G1之N輸出單元54N5，54N6係共通地加以連接於選擇電路53NA(第4選擇電路)。對於選擇電路53NA係藉由延遲電路50NA(第2延遲電路)及準位移位電路51NB而從下拉側部分 電路40N供給有下拉側資料信號DATA_N之其他，供給有輸出資料輸出單元選擇信號MRSRon_A及片內終結器有效化單元選擇信號MRSODT_B。

更且，屬於組群G2之P輸出單元54P7係加以連接於選擇電路53PB。對於選擇電路53PB係藉由延遲電路50PB及準位移位電路51PC而從拉升側部分電路40P供給有拉升側資料信號DATA_P之其他，供給有輸出資料輸出單元選擇信號MRSRon_B及片內終結器有效化單元選擇信號MRSODT_C。

另一方面，屬於組群G2之N輸出單元54N7係加以連接於選擇電路53NB。對於選擇電路53NB係藉由延遲電路50NB及準位移位電路51NC而從下拉側部分電路40N供給有下拉側資料信號DATA_N之其他，供給有輸出資料輸出單元選擇信號MRSRon_B及片內終結器有效化單元選擇信號MRSODT_C。

延遲電路50PA，50PB，50NA，50NB係各使供給輸出資料於對應之選擇電路的時間延遲之電路。具體而言，延遲電路50PA，50PB係各從拉升側部分電路40P接受拉升側資料信號DATA_P之供給，使特定時間延遲之後，呈輸出於對應於各自之選擇電路53PA，53PB地加以構成。另外，延遲電路50NA，50NB係各從下拉側部分電路40N接受下拉側資料信號DATA_N之供給，使特定時間延遲之後，呈輸出於對應於各自之選擇電路53NA，53NB地加以構成。

圖4係顯示延遲電路50PA之內部電路。雖未圖示，但其他的延遲電路50PB，50NA，50NB亦具有同樣的內部電路。如同圖例示，各延遲電路係各具有串聯地加以連接有將內部電源電壓VPERI作為動作電源而動作之複數的緩衝器。輸出電路41係從內部電源產生電路43接受內部電源電壓VPERI之供給的電源端子D2(第2電源端子)，對於各延遲電路係藉由此電源端子D2而供給有內部電源電壓VPERI。從各緩衝器之動作電源則為內部電源電壓VPERI之情況，從延遲電路50PA，50PB，50NA，50NB所輸出之信號的電壓位準亦成為內部電源電壓VPERI。

如根據圖4所示之構成，各延遲電路之延遲量係成為根據緩衝器之連接台數，和內部電源電壓VPERI之具體的值而加以決定者。但如上述，內部電源電壓VPERI係成為具有未根據外部電源電壓VDD，VSS之變動或溫度變化等之外來的要因之一定的電壓值的電壓。隨之，經由內部電源電壓VPERI之變動的延遲量之變動係加以抑制為可無視之位準。然而，各延遲電路之具體的延遲量係延遲電路50PA之延遲量與延遲電路50NA之延遲量，延遲電路50PB之延遲量與延遲電路50NB之延遲量則各自相等，且延遲電路50PB，50NB之延遲量則呈成為較延遲電路50PA，50NA之延遲量為大地做決定者為最佳。

準位移位電路51PA~51PC，51NA~51NC係各 使加以輸入之資料的電壓位準，從內部電源電壓VPERI變化成外部電源電壓VDD之電路。如上述，拉升側資料信號DATA_P及下拉側資料信號DATA_N之電壓位準係內部電源電壓VPERI。另外，各延遲電路亦成將內部電源電壓VPERI作為動作電源而動作地加以構成。對此，如圖3所示，各選擇電壓係呈將外部電源電壓VDD作為動作電源而動作地加以構成。另外，各輸出單元係呈將外部電源電壓VDDQ(=VDD)作為動作電源而動作地加以構成。隨之，對於將拉升側資料信號DATA_P及下拉側資料信號DATA_N供給至各選擇電路時，有必要將其電壓位準變換成外部電源電壓VDD。準位移位電路51PA~51PC，51NA~51NC係為了進行此變換而加以設置。

接著，對於各選擇電路及各輸出單元的具體的構成加以說明，但於此之前，對於輸出資料輸出單元選擇信號MRSRon_A，B，及片內終結器有效化單元選擇信號MRSODT_A，B，C加以說明。

首先，輸出資料輸出單元選擇信號MRSRon_A係在使用屬於組群G1之輸出單元而進行讀出動作之情況，為活性化為高位準之高活性的信號。另外，輸出資料輸出單元選擇信號MRSRon_B係在使用屬於組群G2之輸出單元而進行讀出動作之情況，為活性化為高位準之高活性的信號。輸出資料輸出單元選擇信號MRSRon_A，B係各藉由準位移位電路55而加以供給至對應之選擇電路。準位移位電路55係與上述之準位移位電 路51PA等同樣，使加以輸入之資料的電壓位準，從內部電源電壓VPERI變化成外部電源電壓VDD之電路。

接著，片內終結器有效化單元選擇信號MRSODT_A係在有效化片內終結器時，使用屬於組群G0之輸出單元的情況，活性化為高位準之高活性的信號。另外，片內終結器有效化單元選擇信號MRSODT_B係在有效化片內終結器時，使用屬於組群G1之輸出單元的情況，活性化為高位準之高活性的信號。更且，片內終結器有效化單元選擇信號MRSODT_C係在有效化片內終結器時，使用屬於組群G2之輸出單元的情況，活性化為高位準之高活性的信號。片內終結器有效化單元選擇信號MRSODT_A，B，C係各藉由活性化電路56及準位移位電路55而加以供給至對應之選擇電路。對於準位移位電路55之機能係如上述。

活性化電路56係限定於活性化上述片內終結器指令ODT之情況，而輸出片內終結器有效化單元選擇信號MRSODT_A，B，C之電路。隨之，如從選擇電路而視，加以活性化所輸入之片內終結器有效化單元選擇信號MRSODT_A，B，C之情況係意味亦加以活性化片內終結器指令ODT。也就是，如從選擇電路而視，片內終結器有效化單元選擇信號MRSODT_A，B，C係在各使用屬於對應之組群的輸出單元而有效化片內終結器之情況進行活性化，而在其他的情況可說是成為非活性之信號。

那麼，選擇電路52P係以共通的時間而驅動 屬於組群G0之P輸出單元54P1~54P4之電路。讀出動作時之選擇電路52P係因應從拉升側部分電路40P加以供給拉升側資料信號DATA_P之情況，呈驅動P輸出單元54P1~54P4地加以構成。另一方面，片內終結器有效時之選擇電路52P係因應加以活性化從活性化電路56所供給之片內終結器有效化單元選擇信號MRSODT_A之情況，呈驅動P輸出單元54P1~54P4地加以構成。

圖5(a)係顯示各選擇電路52P及P輸出單元54P1之內部構成圖。另外，圖5(b)係顯示圖5(a)所示之各信號的狀態表。對於此等圖雖未顯示，但對於P輸出單元54P2~54P4亦與P輸出單元54P1同樣。

選擇電路52P之輸出信號P0(第1控制信號)係如圖5(b)所示，於輸出對象的讀出資料DQ為高位準之情況(拉升側資料信號DATA_P加以活性化為高位準之情況)，或組群G0之片內終結器機能則作為有效之情況(片內終結器有效化單元選擇信號MRSODT_A加以活性化為高位準之情況)，加以活性化為低位準之低活性之信號。具體之輸出信號P0係如圖5(a)所示，拉升側資料信號DATA_P之反轉信號與片內終結器有效化單元選擇信號MRSODT_A之反轉信號的邏輯積信號。輸出信號P0係從選擇電路52P加以供給至P輸出單元54P1。

輸出電路41係具有接受通過圖1所示之電源端子17而從外部所供給之電源電壓VDDQ的電源端子D1(第1電源端子)，而P輸出單元54P1係具有此電源端 子D1，和並聯加以連接於與一端連接於資料輸出入端子14(DQ)之阻抗R的另一端之間的5個P通道型MOS電晶體TP<4：0>而加以構成。然而，附上於電晶體TP之符號之<4：0>表記係意味對應於此符號之構成則各經由第0號至第4號為止之5個部分所加以構成者。對於必須個別表示各部份之情況，係於符號名之最後經由付上<0>等之表記而表示。

對於P輸出單元54P1係除了輸出信號P0之外，從圖1所示之校正電路44供給有拉升阻抗調整碼ZQCODE_P<4：0>。拉升阻抗調整碼ZQCODE_P<4：0>係各對應於電晶體TP<4：0>，而於有效化對應之電晶體的情況而成為低位準，而除此以外的情況為作為高位準之低活性之信號。P輸出單元54P1之阻抗係成為相等於電晶體TP<4：0>之中經由拉升阻抗調整碼ZQCODE_P<4：0>而加以有效化之構成之開啟阻抗的合成阻抗值，和阻抗R之阻抗值的和。此情況係意味可經由拉升阻抗調整碼ZQCODE_P<4：0>而調整P輸出單元54P1之阻抗者。

P輸出單元54P1係如圖5(b)所示，各低活性之信號的輸出信號P0與拉升阻抗調整碼ZQCODE_P<k>(=0~4)則同時加以活性化之情況(作為低位準之情況)，將對應之電晶體TP<k>作為開啟狀態，而除此以外的情況，呈將對應之電晶體TP<k>作為關閉狀態地加以構成。具體而言，如圖5(a)所示，呈於電晶體TP<k >之閘極電極，供給有輸出信號P0，和對應之拉升阻抗調整碼ZQCODE_P<k>之邏輯和信號(第5控制信號)地加以構成。

經由此，呈自圖5(b)亦可理解到，電晶體TP<k>係將經由對應之拉升阻抗調整碼ZQCODE_P<k>而加以有效化之情況作為條件，成為於拉升側資料信號DATA_P為高位準之情況(輸出對象之讀出資料DQ為高位準之情況)，或片內終結器有效化單元選擇信號MRSODT_A為高位準之情況(組群G0之片內終結器機能作為有效之情況)作為開啟者。對於除此之外之情況係電晶體TP<k>係作為關閉。隨之，實現了上述之讀出動作時及片內終結器有效時之選擇電路52P之動作。

返回圖3。選擇電路53PA係以共通的時間而驅動屬於組群G1之P輸出單元54P5，54P6之電路。讀出動作之選擇電路53PA係限定於加以活性化輸出資料輸出單元選擇信號MRSRon_A之情況，以與選擇電路52P不同的時間，更具體而言係以僅延遲電路50PA之延遲量分自選擇電路52P延遲之時間，呈驅動P輸出單元54P5，54P6地加以構成。另一方面，片內終結器有效時之選擇電路53PA係因應加以活性化從活性化電路56所供給之片內終結器有效化單元選擇信號MRSODT_B之情況，呈驅動P輸出單元54P5，54P6地加以構成。

圖6(a)係顯示各選擇電路53PA及P輸出單元54P5之內部構成圖。另外，圖6(b)係顯示圖6 (a)所示之各信號的狀態表。對於此等圖雖未顯示，但對於P輸出單元54P6亦與P輸出單元54P5同樣。

選擇電路53PA之輸出信號P1(第2控制信號)係如圖6(b)所示，於輸出對象的讀出資料DQ為高位準之情況(拉升側資料信號DATA_P加以活性化為高位準之情況)，且選擇組群G1之情況(輸出資料輸出單元選擇信號MRSRon_A則加以活性化為高位準之情況)，或組群G1之片內終結器機能則作為有效之情況(片內終結器有效化單元選擇性號MRSODT_B加以活性化為高位準之情況)，加以活性化為低位準之低活性之信號。具體之輸出信號P1係如圖6(a)所示，拉升側資料信號DATA_P與輸出資料輸出單元選擇信號MRSRon_A之否定邏輯積信號，與片內終結器有效化單元選擇信號MRSODT_B之反轉信號的邏輯積信號。輸出信號P1係從選擇電路53PA加以供給至P輸出單元54P5。

P輸出單元54P5之構成及動作係因與參照圖5(a)(b)而說明之P輸出單元54P1相同之故，詳細的說明係省略之。經由P輸出單元54P5之動作，實現了上述之讀出動作時及片內終結器有效時之選擇電路53PA之動作。

返回圖3。選擇電路53PB係驅動屬於組群G2之P輸出單元54P7的電路。讀出動作時之選擇電路53PB係限定於加以活性化輸出資料輸出單元選擇信號MRSRon_B之情況，以與選擇電路52P，53PA不同的時 間，更具體而言係以僅延遲電路50PB之延遲量分自選擇電路52P延遲之時間，呈驅動P輸出單元54P7地加以構成。另一方面，片內終結器有效時之選擇電路53PB係因應加以活性化從活性化電路56所供給之片內終結器有效化單元選擇信號MRSODT_C之情況，呈驅動P輸出單元54P7地加以構成。

選擇電路53PB及P輸出單元54P7之具體的構成及動作係除了取代於輸出資料輸出單元選擇信號MRSRon_A及片內終結器有效化單元選擇性信號MRSODT_B，而供給有輸出資料輸出單元選擇信號MRSRon_B及片內終結器有效化單元選擇性信號MRSODT_C的點，因與參照圖6(a)(b)而說明之選擇電路53PA及P輸出單元54P5相同之故，詳細說明係省略之。經由選擇電路53PB及P輸出單元54P7之動作，實現了上述之讀出動作時及片內終結器有效時之選擇電路53PB之動作。

選擇電路52N係以共通的時間而驅動屬於組群G0之N輸出單元54N1~54N4之電路。讀出動作時之選擇電路52N係因應從下拉側部分電路40N加以供給下拉側資料信號DATA_N之情況，呈驅動N輸出單元54N1~54N4地加以構成。另一方面，片內終結器有效時之選擇電路52N係因應加以活性化從活性化電路56所供給之片內終結器有效化單元選擇信號MRSODT_A之情況，呈驅動N輸出單元54N1~54N4地加以構成。

圖7(a)係顯示各選擇電路52N及N輸出單元54N1之內部構成圖。另外，圖7(b)係顯示圖7(a)所示之各信號的狀態表。對於此等圖雖未顯示，但對於N輸出單元54N2~54N4亦與P輸出單元54N1同樣。

選擇電路52N之輸出信號N0(第3控制信號)係如圖7(b)所示，於輸出對象的讀出資料DQ為低位準之情況(下拉側資料信號DATA_N加以活性化為高位準之情況)，或片內終結器機能則作為有效之情況(片內終結器有效化單元選擇信號MRSODT_A加以活性化為高位準之情況)，加以活性化為高位準之高活性之信號。具體之輸出信號N0係如圖7(a)所示，下拉側資料信號DATA_N與片內終結器有效化單元選擇性信號MRSODT_A的邏輯和信號。輸出信號N0係從選擇電路52N加以供給至N輸出單元54N1。

輸出電路41係具有接受通過圖1所示之電源端子17而從外部所供給之電源電壓VSSQ的電源端子D3(第3電源端子)，而N輸出單元54N1係具有此電源端子D3，和並聯加以連接於與一端連接於資料輸出入端子14(DQ)之阻抗R的另一端之間的5個N通道型MOS電晶體TN<4：0>而加以構成。

對於N輸出單元54N1係除了輸出信號N0之外，從圖1所示之校正電路44供給有下拉阻抗調整碼ZQCODE_N<4：0>(第2阻抗調整碼)。下拉阻抗調整碼ZQCODE_N<4：0>係各對應於電晶體TN<4：0>， 而於有效化對應之電晶體的情況而成為高位準，而除此以外的情況為作為低位準之高活性之信號。N輸出單元54N1之阻抗係成為相等於電晶體TN<4：0>之中經由下拉阻抗調整碼ZQCODE_N<4：0>而加以有效化之構成之開啟阻抗的合成阻抗值，和阻抗R之阻抗值的和。此情況係意味可經由下拉阻抗調整碼ZQCODE_N<4：0>而調整N輸出單元54N1之阻抗者。

N輸出單元54N1係如圖7(b)所示，各高活性之信號的輸出信號N0與下拉阻抗調整碼ZQCODE_N<k>(=0~4)則同時加以活性化之情況(作為高位準之情況)，將對應之電晶體TN<k>作為開啟狀態，而除此以外的情況，呈將對應之電晶體TP<k>作為關閉狀態地加以構成。具體而言，如圖7(a)所示，呈於電晶體TN<k>之閘極電極，加以供給輸出信號N0，與對應之下拉阻抗調整碼ZQCODE_N<k>之邏輯積信號地加以構成。

經由此，呈自圖7(b)亦可理解到，電晶體TN<k>係將經由對應之下拉阻抗調整碼ZQCODE_N<k>而加以有效化之情況作為條件，成為於下拉側資料信號DATA_N為高位準之情況(輸出對象之讀出資料DQ為低位準之情況)，或片內終結器有效化單元選擇信號MRSODT_A為高位準之情況(組群G0之片內終結器機能作為有效之情況)作為開啟者。對於除此之外之情況係電晶體TN<k>係作為關閉。隨之，實現了上述之讀出動作時及片內終結器有效時之選擇電路52N之動作。

另外，當比較圖5(b)與圖7(b)時而加以理解到地，N輸出單元54N1係P輸出單元54P1則因應輸出信號P0而加以活性化時(輸出信號P0為低位準時)，成為因應輸出信號N0而加以活性化(輸出信號N0為高位準時)，而P輸出單元54P1則因應輸出信號P0而加以非活性化時(輸出信號P0為高位準時)，成為因應輸出信號N0而加以非活性化(輸出信號N0為低位準時)者。

返回圖3。選擇電路52NA係以共通的時間而驅動屬於組群G1之N輸出單元54N5，54N6之電路。讀出動作之選擇電路53NA係限定於加以活性化輸出資料輸出單元選擇信號MRSRon_A之情況，以與選擇電路52N不同的時間，更具體而言係以僅延遲電路50NA之延遲量分自選擇電路52N延遲之時間，呈驅動N輸出單元54N5，54N6地加以構成。另一方面，片內終結器有效時之選擇電路53NA係因應加以活性化從活性化電路56所供給之片內終結器有效化單元選擇信號MRSODT_B之情況，呈驅動N輸出單元54N5，54N6地加以構成。

圖8(a)係顯示各選擇電路53NA及N輸出單元54N5之內部構成圖。另外，圖8(b)係顯示圖8(a)所示之各信號的狀態表。對於此等圖雖未顯示，但對於N輸出單元54P6亦與N輸出單元54N5同樣。

選擇電路53NA之輸出信號N1(第4控制信號)係如圖8(b)所示，於輸出對象的讀出資料DQ為低 位準之情況(下拉側資料信號DATA_N加以活性化為高位準之情況)，且選擇組群G1之情況(輸出資料輸出單元選擇信號MRSRon_A則加以活性化為高位準之情況)，或組群G1之片內終結器機能則作為有效之情況(片內終結器有效化單元選擇信號MRSODT_B加以活性化為高位準之情況)，加以活性化為高位準之高活性之信號。具體之輸出信號N1係如圖8(a)所示，下拉側資料信號DATA_N與輸出資料輸出單元選擇信號MRSRon_A之邏輯積信號，與片內終結器有效化單元選擇信號MRSODT_B之邏輯和信號。輸出信號N1係從選擇電路53NA加以供給至N輸出單元54N5。

N輸出單元54N5之構成及動作係因與參照圖7(a)(b)而說明之N輸出單元54N1相同之故，詳細的說明係省略之。經由N輸出單元54N5之動作，實現了上述之讀出動作及片內終結器有效時之選擇電路53NA之動作。

另外，當比較圖6(b)與圖8(b)時而加以理解到地，N輸出單元54N5係P輸出單元54P5則因應輸出信號P1而加以活性化時(輸出信號P1為低位準時)，成為因應輸出信號N1而加以活性化(輸出信號N1為高位準時)，而P輸出單元54P5則因應輸出信號P1而加以非活性化時(輸出信號P1為高位準時)，成為因應輸出信號N1而加以非活性化(輸出信號N1為低位準時)者。

返回圖3。選擇電路53NB係驅動屬於組群G2之N輸出單元54N7的電路。讀出動作時之選擇電路53NB係限定於加以活性化輸出資料輸出單元選擇信號MRSRon_B之情況，以與選擇電路52N，53NA不同的時間，更具體而言係以僅延遲電路50NB之延遲量分自選擇電路52P延遲之時間，呈驅動N輸出單元54N7地加以構成。另一方面，片內終結器有效時之選擇電路53NB係因應加以活性化從活性化電路56所供給之片內終結器有效化單元選擇信號MRSODT_C之情況，呈驅動N輸出單元54N7地加以構成。

選擇電路53NB及N輸出單元54P7之具體的構成及動作係除了取代於輸出資料輸出單元選擇信號MRSRon_A及片內終結器有效化單元選擇信號MRSODT_B，而供給有輸出資料輸出單元選擇信號MRSRon_B及片內終結器有效化單元選擇性信號MRSODT_C的點，因與參照圖8(a)(b)而說明之選擇電路53NA及N輸出單元54N5相同之故，詳細說明係省略之。經由選擇電路53NB及N輸出單元54N7之動作，實現了上述之讀出動作時及片內終結器有效時之選擇電路53NB之動作。

如以上說明，如根據經由本實施形態之半導體裝置1，將複數之輸出單元分為3個組群G0~G2，而呈作為組群G0則於各拉升側與下拉側包含各4個輸出單元，組群G1則於各拉升側與下拉側包含各2個輸出單 元，組群G2則於各拉升側與下拉側包含各1個輸出單元。並且，例如，對於在輸出高位準之讀出資料DQ時，作為呈以共通的時間而驅動含於組群G0之4個P輸出單元54P1~54P4之同時，以和組群G0不同的時間，因應必要而驅動含於組群G1，G2的3個P輸出單元54P5~54P7。經由此，在經由本實施形態之半導體裝置1中，7個P輸出單元所有則因未同時加以驅動之故，可減輕經由連接於資料輸出入端子14之封裝內配線間之串訊的訊號整合性惡化。在另一方面，因同時驅動4個P輸出單元之故，亦可得到經由同時驅動複數之P輸出單元之訊號整合性提升效果者。隨之，受到在封裝內之配線間的串訊影響同時，成為可良好地保持從資料輸出入端子14所輸出之讀出資料DQ之訊號整合性。對於低位準之讀出資料DQ之輸出亦為同樣。

另外，如根據經由本實施形態之半導體裝置1，因經由片內終結器有效化單元選擇信號MRSODT_A，B，C，可活性化各選擇電路52P，53PA，53PB，52N，53NA，53NB之輸出信號P0~P2，N0~N2之故，對於片內終結器機能亦成為可最佳地實現者。

以上，對於本發明之理想實施形態已說明過，但本發明係並不限定於上述實施形態，而在不脫離本發明之內容的範圍可做種種變更，當然此等亦包含於本發明之範圍內者。

圖9係顯示經由本實施形態之第1變形例之 半導體裝置的輸出電路41及其周邊電路的詳細構成圖。經由本變形例之半導體裝置係在未具備延遲電路50PB，50NB及準位移位電路51PC，51NC的點而與經由上述實施形態之半導體裝置1不同，在其他的點係與經由上述實施形態之半導體裝置1相同。在以下著眼於不同點而加以說明。

在本變形例中，對於選擇電路53PB係從準位移位電路51PB供給有拉升側資料信號DATA_P。同樣地，對於選擇電路53NB係從準位移位電路51NB供給有下拉側資料信號DATA_N。隨之，加以供給至各選擇電路53PA，53PB之拉升側資料信號DATA_P的延遲量係相互同一，而加以供給至各選擇電路53NA，53NB之下拉側資料信號DATA_N的延遲量亦相互同一。其結果，組群G1，G2之驅動時間亦成為相互同一者，但至少在組群G0與組群G1，G2中，因實現了在不同的驅動時間之輸出之故，與上述實施形態同樣，即使受到在封裝內之配線間的串訊影響同時，亦可良好地保持從資料輸出入端子14所輸出之讀出資料DQ之訊號整合性。

圖10係顯示經由本實施形態之第2變形例之半導體裝置的輸出電路41及其周邊電路的詳細構成圖。經由本變形例之半導體裝置係在選擇電路52P，53PA，53PB，52N，53NA，53NB之動作電源則均作為內部電源電壓VPERI，準位移位電路則移動於選擇電路與輸出單元之間的點，以及伴隨於此而未於輸出資料輸出單元選擇信 號MRSRon_A，B及片內終結器有效化單元選擇信號MRSODT_A，B，C之供給路徑設置有準位移位電路55的點而與經由上述實施形態之半導體裝置1不同，在其他的點係與經由上述實施形態之半導體裝置1相同。

在第2變形例中，各選擇電路之輸出信號P0~P2，N0~N2的電壓位準係成為內部電源電壓VPERI。在另一方面，各輸出單元之動作電源係與上述實施形態同樣，外部電源電壓VDDQ(=VDD)。準位移位電路51PA~51PC，51NA~51NC係擔負使對應之選擇電路之輸出信號的電壓位準，從內部電源電壓VPERI變化成外部電源電壓VDD之作用。即使如此作為，亦與上述實施形態同樣，受到在封裝內之配線間的串訊影響同時，亦成為可良好地保持從資料輸出入端子14所輸出之讀出資料DQ之訊號整合性。

其他，例如在上述實施形態中設置有3個組群G0~G2，但組群數係亦可為2個，而亦可為4個以上。也就是，經由同時地驅動複數之輸出單元之時，可發揮經由同時驅動複數之輸出單元之訊號整合性提升效果，在另一方面，由設置以和此複數之輸出單元不同之時間進行驅動之輸出單元者，比較於同時驅動所有之輸出單元情況，如可減輕經由封裝內配線間之串訊的訊號整合性惡化即可。

另外，在上述實施形態中，各輸出單元之阻抗的設計值則做成240Ω，但本發明係亦可對於使用設計 值並非240Ω之輸出單元的半導體裝置最佳地適用。

14‧‧‧資料輸出入端子

40‧‧‧RWAMP/FIFO

40N‧‧‧RWAMP/FIFO40之下拉側部分電路

40P‧‧‧RWAMP/FIFO40之拉升側部分電路

40Na~40Nc，40Pa~40Pc‧‧‧正反器電路

41‧‧‧輸出電路

41N‧‧‧輸出電路41之下拉側輸出電路

41P‧‧‧輸出電路41之拉升側輸出電路

50NA，50NB，50PA，50PB‧‧‧延遲電路

51NA~51NC，51PA~51PC，55‧‧‧準位移位電路

52N，53NA，53NB，52P，53PA，53PB‧‧‧選擇電路

54N1~54N7‧‧‧N輸出單元

54P1~54P7‧‧‧P輸出單元

56‧‧‧活性化電路

MRSODT_A，B，C‧‧‧片內終結器有效化單元選擇信號

MRSRon_A，B‧‧‧輸出資料輸出單元選擇信號

N0~N2，P0~P2‧‧‧選擇電路之輸出信號

ZQCODE_N‧‧‧下拉阻抗調整碼

ZQCODE_P‧‧‧拉升阻抗調整碼

LCLK‧‧‧內部時脈信號

DATA_E‧‧‧偶數資料

DATA_O‧‧‧奇數資料

DATA_P‧‧‧拉升側資料信號

DATA_N‧‧‧下拉側資料信號

VPERI‧‧‧內部電源電壓

VDD、VDDQ‧‧‧外部電源電壓

G0~G2‧‧‧組群

ODT‧‧‧片內終結器信號

DQ‧‧‧讀出資料

I1，I2‧‧‧輸入端子

Claims (11)

1. 一種半導體裝置，其特徵為具備：第1電源端子，和輸出端子，和相互加以並聯連接於前述第1電源端子及前述輸出端子之間，各自則對應於第1控制信號而驅動前述輸出端子之複數的第1輸出單元，和相互加以並聯連接於前述第1電源端子及前述輸出端子之間，各自則對應於第2控制信號而驅動前述輸出端子之複數的第2輸出單元，和對應於內部資料信號而輸出前述第1及第2控制信號之控制電路，前述控制電路係在相互不同的時間而輸出前述第1及第2控制信號者。
2. 如申請專利範圍第1項記載之半導體裝置，其中，前述控制電路係具備：接受內部資料信號之輸入端子，和加以設置於前述輸入端子與前述複數之第1輸出單元之間，輸出前述第1控制信號之第1選擇電路，和加以設置於前述輸入端子與前述複數之第2輸出單元之間，輸出前述第2控制信號之第2選擇電路，和於前述輸入端子與前述複數之第2輸出單元之間，與前述第2選擇電路串聯地加以設置之延遲電路者。
3. 如申請專利範圍第2項記載之半導體裝置，其 中，更具備內部電源產生電路，和接受與在前述內部電源產生電路所產生的前述第1電源端子之電壓不同之內部電源的第2電源端子，前述延遲電路係與前述第2電源端子加以連接者。
4. 如申請專利範圍第3項記載之半導體裝置，其中，前述控制電路係更具備：加以設置於前述輸入端子及前述第1選擇電路之間的第1準位移位電路，和加以設置於前述延遲電路及前述第2選擇電路之間的第2準位移位電路者。
5. 如申請專利範圍第3項記載之半導體裝置，其中，前述控制電路係更具備：加以設置於前述第1選擇電路及前述複數之第1輸出單元之間的第1準位移位電路，和加以設置於前述第2選擇電路及前述複數之第2輸出單元之間的第2準位移位電路者。
6. 如申請專利範圍第2項記載之半導體裝置，其中，前述複數之第1輸出單元及前述複數之第2輸出單元係具備各自相互並聯加以連接於前述第1電源端子及前述輸出端子之間的複數之電晶體，而各自共通地接受各自控制前述複數之電晶體之複數的第5控制信號者。
7. 如申請專利範圍第1項記載之半導體裝置，其中，前述控制電路係第1控制電路，具備：第3電源端子， 和相互加以並聯連接於前述第3電源端子及前述輸出端子之間，各自則對應於第3控制信號而驅動前述輸出端子之複數的第3輸出單元，和相互加以並聯連接於前述第3電源端子及前述輸出端子之間，各自則對應於第4控制信號而驅動前述輸出端子之複數的第4輸出單元，和對應於前述內部資料信號而輸出前述第3及第4控制信號之第2控制電路，前述第2控制電路係在相互不同之的時間而輸出前述第3及第4控制信號者。
8. 如申請專利範圍第7項記載之半導體裝置，其中，在前述第1控制電路之前述輸入端子係第1輸入端子，而前述延遲電路係第1延遲電路，前述第2控制電路係具備：接受前述內部資料信號之第2輸入端子，和加以設置於前述第2輸入端子與前述複數之第3輸出單元之間，輸出前述第3控制信號之第3選擇電路，和加以設置於前述第2輸入端子與前述複數之第4輸出單元之間，輸出前述第4控制信號之第4選擇電路，和於前述第2輸入端子與前述複數之第4輸出單元之間，與前述第4選擇電路串聯地加以設置之第2延遲電路者。
9. 如申請專利範圍第8項記載之半導體裝置，其中，前述第1延遲電路及第2延遲電路之延遲量係相互相 等者。
10. 如申請專利範圍第9項記載之半導體裝置，其中，前述複數之第1輸出單元的台數係較前述複數之第2輸出單元的台數為多，且與前述第3輸出單元的台數相等，而前述複數之第2輸出單元的台數係與前述複數之第4輸出單元的台數相等者。
11. 如申請專利範圍第10項記載之半導體裝置，其中，前述複數之第3輸出單元係前述複數之第1輸出單元則因應前述第1控制信號而加以活性化時而因應前述第3控制信號而加以活性化，而前述複數之第1輸出單元則因應前述第1控制信號而加以非活性化時而因應前述第3控制信號而加以非活性化，前述複數之第4輸出單元係前述複數之第2輸出單元則因應前述第2控制信號而加以活性化時而因應前述第4控制信號而加以活性化，而前述複數之第2輸出單元則因應前述第2控制信號而加以非活性化時而因應前述第4控制信號而加以非活性化者。