JP2014132618A - 半導体装置 - Google Patents

Abstract

【課題】出力回路の出力特性を損なうことなく、出力回路の端子容量を削減することが可能な半導体装置を提供する。
【解決手段】出力Pch トランジスタ４０１と出力Nch トランジスタ４０２とを有する出力回路４００と、出力Pch トランジスタ４０１と出力Nch トランジスタ４０２との間に設けられた分離領域８１０と、分離領域８１０に配置された出力抵抗４５０を有する半導体装置。
【選択図】図８

Description

本発明は、DRAM等の半導体装置に関する。

通常、DRAMのような半導体装置は、データを保持するメモリセルと、このメモリセルに接続された出力回路を有する。このような半導体装置においては、出力回路の端子容量を削減することが要求されている。

そして、近年の高速化の要求や積層実装（MCP(Multi Chip Package）)の大容量化及びプロセスの微細化などに伴い、電源電圧だけでなく、出力回路の端子容量をさらに低減することが必要とされている。将来的には、さらなる高速化が予想され、その対策として出力回路の特性を向上させ、かつ端子容量を削減することがますます要求されているのが現状である。

上記積層実装（MCP）を例にとると、LSIの集積度を上げるために、複数の半導体チップを1つのパッケージ内部で積み重ねて実装して複合機能を実現している。半導体チップ間はワイヤ(ワイヤボンディング)により、あるいはフリップチップ接続により接続されている。

年々、高密度実装化が要求される携帯電話端末に代表されるモバイル向け携帯機器では、電気的特性の向上がこれまで以上に求められている。電気的特性を向上させるためには、半導体チップと半導体チップをつなぐ端子容量を小さくして配線長を短くすることが重要である。このような理由から、チップ・オン・チップ（COC）の技術が採用されている。ここで、代表的な半導体チップの組み合わせは、マイコンとメモリである。

このように、出力回路の端子容量を削減することに対する要求はますます増大している。

上記出力回路を有する半導体装置に関連する技術として、例えば、特開２０１１−６１５８０公報（特許文献１）がある。また、上記出力回路に関連する技術として、例えば、特開２００６−２０３４０５公報（特許文献２）、特開２００８−２２８３３２公報（特許文献３）がある。

特開２０１１−６１５８０公報 特開２００６−２０３４０５公報 特開２００８−２２８３３２公報

本発明は、上記従来技術の問題点を解決するものであり、出力回路の出力特性を損なうことなく、出力回路の端子容量を削減することが可能な半導体装置を提供する。

本発明の一態様に係る半導体装置は、
出力Pch トランジスタと出力Nch トランジスタとを有する出力回路と、
前記出力Pch トランジスタと前記出力Nch トランジスタとの間に設けられた分離領域と、
前記分離領域に配置された出力抵抗を有することを特徴とする。

本発明によれば、出力回路の出力特性を損なうことなく、出力回路の端子容量を削減することができる。

本発明の実施形態による半導体装置の全体構成を示すブロック図である。 本発明の実施形態による半導体装置のデータ入出力回路の構成を示すブロック図である。 半導体チップの全体の概略図である。 データ入出力回路の概略図である。 出力回路の一例を示す図である。 出力回路４００のプルダウン（Pull Down）特性を示すであり、(a)は出力回路の概略図であり、(b)は出力回路のId-Vd曲線である。 出力回路のレイアウトを示す図であり、(a)は特性が均一になる構成を示し、(b)は特性が不均一になる構成を示す。 本発明の出力回路と出力抵抗の配置と接続を示す図であり、(a）は本発明の接続、(b）は比較例の接続を示す。 本発明の出力特性のバラツキの削減効果を示す図である。 出力回路と出力抵抗とPADまでの配置例について説明する図であり、(a）は本発明の出力回路と出力抵抗とPADまでの配置例を示し、（b）は比較例の出力回路と出力抵抗とPADまでの配置例を示す。 出力回路と出力抵抗の配置例を示す図であり、(a）は本発明の出力回路と出力抵抗の配置例の拡大図であり、（b）はその等価回路である。 出力回路と出力抵抗の配置例を示す図であり、(a）は比較例の出力回路と出力抵抗の配置例の拡大図であり、（b）はその等価回路である。 比較例の出力回路と出力抵抗の配置例の断面図である。 本発明の出力回路と出力抵抗の配置例の断面図である。 出力回路の出力抵抗値の変更方法を示す図であり、(a)は本発明による出力抵抗値の変更方法を示し、(b)は比較例による出力抵抗値の変更方法を示す。 本発明の他の実施の形態に係る出力回路を示す図であり、(a)は出力回路を示し、(b)は(a)に示された出力Pch トランジスタと出力Nch トランジスタをOn抵抗に置き換えた模式図である。 本発明の他の実施の形態に係る出力回路の概略図である。 本発明の他の実施の形態に係る出力回路を示す図であり、(a)は出力回路の概略図であり、(ｂ)は出力回路の等価回路を示す図である。

以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。

図１は、本発明の実施形態による半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子（出力端子）ＤＱ、キャリブレーション端子ＺＱ及び電源端子ＶＤＤＱ，ＶＳＳＱを備えている。その他、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。

クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ,／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、これをＤＬＬ回路８０に供給する。ＤＬＬ回路８０は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫを生成し、データ入出力回路１００に供給する。

コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２及びモードレジスタ５３に供給される。

アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。

ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。

また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータＲＤをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路１００に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路１００から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。

データ入出力端子ＤＱは、リードデータの出力及びライトデータの入力を行うための端子であり、データ入出力回路１００に接続されている。

図１に示すように、データ入出力回路１００には複数の単位バッファが含まれている。また、データ入出力回路１００はキャリブレーション端子ＺＱにも接続されており、内部コマンドＩＣＭＤがキャリブレーション動作を指示している場合には、キャリブレーション端子ＺＱに接続された外部抵抗Ｒを用いてキャリブレーション動作が行われる。キャリブレーション動作によって得られたインピーダンスコードは、複数の単位バッファに対して共通に設定される。

尚、図１にはデータ入出力端子ＤＱを１つだけ示しているが、データ入出力端子ＤＱの数が１つである必要はなく、複数個設けても構わない。データ入出力端子ＤＱを複数個設ける場合には、データ入出力回路１００をデータ入出力端子ＤＱと同数設ける必要がある。

図２は、本発明の実施形態による半導体装置１０のデータ入出力回路１００の構成を示すブロック図である。

図２に示すように、本実施形態によるデータ入出力回路１００は、データピンＤＱに接続された第１の出力バッファ１１０及び第２の出力バッファ１２０と、キャリブレーション用ピンＺＱに接続されたキャリブレーション回路１３０と、データピンＤＱに接続された入力バッファ１７０とを備えている。

本実施形態によるデータ入出力回路１００は、通常のデータ入出力機能の他、ＯＤＴ機能を有している。ＯＤＴ機能とは、データピンＤＱに接続された外部バス上で他の半導体装置がデータ転送を行っている場合に、データ入出力回路１００を終端抵抗として機能させることによって信号の反射を防止する機能である。本実施形態によるデータ入出力回路１００では、データ出力時には第１の出力バッファ１１０と第２の出力バッファ１２０の両方が活性化され、ＯＤＴ動作時は第２の出力バッファ１２０のみが活性化される。つまり、ＯＤＴ動作時には第１の出力バッファ１１０は非活性化される。尚、入力バッファ１７０は、データ入力時に活性化される回路であるが、入力バッファ１７０の構成やデータ入力動作の詳細は、本発明の要旨と直接関係がないため、本明細書での説明は省略する。

図２に示すように、第１の出力バッファ１１０は並列接続された３つの単位バッファ１１１〜１１３によって構成され、第２の出力バッファ１１０も並列接続された３つの単位バッファ１２１〜１２３によって構成されている。これら単位バッファ１１１〜１１３，１２１〜１２３は互いに同一の回路構成を有しており、一例として、本実施形態ではいずれも２４０Ω（調整後の値）のインピーダンスを有している。したがって、全ての単位バッファ１１１〜１１３，１２１〜１２３が活性化されれば、データピンＤＱからみた出力回路１００のインピーダンスは４０Ω（＝２４０Ω／６）となる。また、第２の出力バッファ１１０を構成する３つの単位バッファ１２１〜１２３のうち、２つの単位バッファ１２１，１２２のみが活性化されれば、データピンＤＱからみたデータ入出力回路１００のインピーダンスは１２０Ω（＝２４０Ω／２）となり、１つの単位バッファ１２３のみが活性化されれば、データピンＤＱからみたデータ入出力回路１００のインピーダンスは２４０Ωとなる。

単位バッファ１１１〜１１３の動作は、前段回路１６１より供給される動作信号１６１Ｐ，１６１Ｎによって制御され、単位バッファ１２１，１２２の動作は、前段回路１６２より供給される動作信号１６２Ｐ，１６２Ｎによって制御され、単位バッファ１２３の動作は、前段回路１６３より供給される動作信号１６３Ｐ，１６３Ｎによって制御される。図１に示すように、前段回路１６１〜１６３には、キャリブレーション回路１３０より供給されるインピーダンス制御信号ＤＲＺＱが共通に供給されている。出力制御回路１５０は、選択信号１５１Ｐ〜１５３Ｐ，１５１Ｎ〜１５３Ｎをそれぞれ前段回路１６１〜１６３に供給する。

次に、本発明の実施形態による半導体装置１０のデータ入出力回路１００の構成について詳細に説明する。

図３は、半導体チップの全体の概略図である。

図３に示すように、半導体チップ３００は複数のバンク（Bank）３１０を有し、その周辺にデータ入出力回路領域３２０が設けられている。このデータ入出力回路領域３２０にデータ入出力回路１００が形成される。

図４は、データ入出力回路１００の概略図である。

図４に示すように、データ入出力回路１００は、出力回路４００、CDM保護回路４１０、入力回路４２０、出力保護回路４３０、PAD４４０を有する。

出力回路４００は出力抵抗４５０に接続されており、出力回路４００、出力抵抗４５０及びPAD４４０によりRead経路が形成される。

また、入力回路４２０は、CDM保護回路４１０を介して入力抵抗４６０に接続されている。そして、PAD４４０、入力抵抗４６０、CDM保護回路４１０及び入力回路４２０によりWrite経路が形成される。なお、出力回路４００は、出力Pch トランジスタ４０１と出力Nch トランジスタ４０２を有し、そのドレインが出力抵抗４５０に接続されている。

入力回路４２０はトランジスタサイズも小さく、またゲート接続のため、端子容量に対しての影響度は少ない。一方、出力回路４００はトランジスタサイズが大きく、ドレインがPAD４４０と接続されるためジャンクション容量が発生する。このため、出力回路４００の存在が端子容量が大きくなる主な原因となっている。将来的に電源電圧が低下すると、出力特性を満足させるためには出力回路４００のさらなるサイズアップが予想され、このため端子容量の低減がさらに必要となる。

次に、図５を参照して、出力回路４００の一例を示す。

図５に示すように、基本となるサイズのトランジスタがあり、その2倍、4倍、8倍、・・・と接続され、ドライバ強度選択信号により、出力回路４００のサイズを変更可能な回路構成となっている。単位ユニット（240Ωユニット）を単体で240Ωとして使用し、2並列で120Ωとして使用し、4並列で60Ωとして使用する。ここで、図５に示す出力抵抗４５０は120Ωである。

なお、出力抵抗４５０は全て120Ωである必要は無い。例えば、240Ωユニットを組み合わせて60Ω、120Ωを実現すると、実際には抵抗値にズレが生じるときがある。そのズレを解消すべく、出力抵抗４５０の抵抗値として120Ωに補正値を加算した値であっても良い。

次に、図６に、出力回路４００のプルダウン（Pull Down）特性を示す。図６(a)は、出力回路４００の概略図であり、図６(b)は、出力回路４００のId-Vd曲線である。

図６(a)において、点線で囲った部分は、寄生容量、寄生抵抗の成分を示している。

図６(b)に示すように、出力回路４００は、Id-Vd曲線がスペック（Spec）の最大値（Max）と最小値（Min）の間になるように設計する必要がある。ここで、Rout（出力抵抗）がRon（出力トランジスタ（Tr）のOn抵抗）より十分に大きくないと、Ronの非線形性の影響が大きくなり、Min側にスペックアウト（Spec Out）する（図６(b)のLine_A参照）。逆に、Rout（出力抵抗）がRon（出力TrのOn抵抗）より十分に大きいと、Ronが相対的に小さく見えて、線形性がでる（図６(b)のLine_B参照）。ここで、図６(b)においては、Max側にスペックアウト（Spec Out）しているが、出力特性としては良い方向である。

図６(a)に示すように、実際のレイアウトでは、出力トランジスタ（Tr）から出力抵抗４５０までは寄生抵抗、寄生容量成分（図６(a)の点線で囲った部分）が付加される。この寄生抵抗成分が多かったり、出力回路４００ごとにバラツキが生じると、プルダウン（PullDown）特性も均一にならない。寄生容量成分はそのまま端子容量成分となり、PAD４４０と接続する出力回路４００の個数分だけ端子容量が増加してしまう。よって、寄生抵抗及び容量成分を減らすため、出力回路４００から出力抵抗４５０を介してPAD４４０に接続されるまでの配線はできるだけ短くする必要がある。

さらに、寄生抵抗及び容量成分を減らすためには、出力回路４００のレイアウトは、図７(a)に示すようできるだけ特性が均一になるような構成を採用する必要がある。出力回路４００のレイアウトとして、図７(b)に示すような特性が不均一になる構成を採用すると、寄生抵抗及び容量成分を減らすことは困難となる。

次に、図８を参照して、本発明の出力回路と出力抵抗の配置と接続（図８(a）)について、比較例（図８(b）)を参照して説明する。

図８(b）に示すように、比較例では、専用の領域を設けて出力抵抗８００を配置している。

これに対して、本発明では、図８(a）に示すように、出力回路４００の出力Pchトランジスタ４０１と出力Nchトランジスタ４０２の分離領域８１０に出力抵抗４５０を配置する。

このように、本発明は、比較例では専用の領域を設けて配置していた出力抵抗４５０を、出力回路４００の出力Pchトランジスタ４０１と出力Nchトランジスタ４０２の分離領域８１０に配置することを特徴とする。その際、出力抵抗４５０は出力回路４００のドレインを束ねる単一のアルミニウム配線（1AL）の下に配置する構成とし、その接続は単一のスルーホール（1TH）により行う（図１４参照）。

次に、図９を参照して、本発明の出力回路４００の出力特性のバラツキの削減結果を示す。

本発明では、比較例と比べて、出力回路４００の配線容量で比較すると、約18%程度の端子容量の削減効果がある。さらに、図９に示すように、出力特性のバラツキを抑える効果も確認した。

次に、図１０を参照して、本発明と比較例の出力回路と出力抵抗とPADまでの配置例について説明する。ここで、図１０(a）は、本発明の出力回路と出力抵抗とPADまでの配置例を示し、図１０（b）は、比較例の出力回路と出力抵抗とPADまでの配置例を示す。

比較例では、図１０（b）に示す通り、出力回路４００と出力抵抗８００はそれぞれ固有のサイズを必要とするため、配置箇所に制限ができる。そのため、出力回路４００から出力抵抗８００までのアルミニウム配線（1AL）の配線長が異なったり、出力抵抗８００が均一に並べられないことで、光学的にバラツキを発生させやすい形状となる。

また、出力抵抗８００を配置する専用の領域を必要とするため、出力回路４００からPAD４４０までの距離が長くなり、その分、端子容量が付加される形状となる。その他にも、出力抵抗８００の上層にその他に信号や電源などが配線されることが考えられ、カップリング容量（図１０（b）の点線部分）が付加されるという問題がある。

それに対し、本発明では、図１０(a）に示すように、出力回路４００の単位回路４７０あたりに出力抵抗４５０が配置されているため、出力回路４００から出力抵抗４５０までのアルミニウム配線（1AL）４８０は全て統一され、その抵抗値も全て同一となる。また、出力抵抗４５０の形状も統一されるため、光学的なバラツキが抑えられる。

また、出力抵抗専用の領域を必要としないため、出力回路４００からPAD４４０までの距離を短くすることが可能となり、出力回路４００の端子容量が削減できる。

さらに、出力抵抗４５０の上層は、出力回路４００のドレインのアルミニウム配線（1AL）４８０でカバーする形状となるため、出力抵抗４５０にその他の信号や電源などとのカップリング容量が付加されることが抑制される。

次に、図１１に、本発明の出力回路と出力抵抗の配置例を示す。ここで、図１１(a）は、本発明の出力回路と出力抵抗の配置例の拡大図であり、図１１（b）はその等価回路である。

また、図１２に、比較例の出力回路と出力抵抗の配置例を示す。ここで、図１２(a）は、比較例の出力回路と出力抵抗の配置例の拡大図であり、図１２（b）はその等価回路である。

図１１、図１２に示すように、本発明は比較例と比較すると、ドレインを束ねるアルミニウム配線（1AL）４８０まで、タングステン配線等により引き回す必要があるため、ドレイン抵抗が増加する傾向にあるが、ドレインを束ねた後の出力抵抗の値は調整可能である。従って、比較例と比較し、出力回路４００からPAD４４０までの抵抗値を増加させることなく端子容量の削減が可能となる。

次に、図１３に比較例の出力回路と出力抵抗の配置例の断面図を示す。また、図１４に本発明の出力回路と出力抵抗の配置例の断面図を示す。

図１４に示すように、本発明では、アルミニウム配線（1AL）４８０は、出力抵抗４５０と単一のスルーホール（1TH）４９０を介して接続されている。

図１３、図１４に示すように、本発明は比較例と比較し、アルミニウム配線（1AL）４８０で出力抵抗４５０まで引き回す必要がないため、配線容量の削減が可能となる。

また、比較例と比べて、出力回路４００のドレインのアルミニウム配線（1AL）の面積が少ないため、上層や下層の電源配線とのカップリング容量を削減することができる。

また、ソースのアルミニウム配線（1AL）と出力回路４００のアルミニウム配線（1AL）の距離が長くなるため、カップリング容量を削減することができる。これらは全て出力回路４００の端子容量の削減に貢献する。その他の効果として、出力抵抗４５を出力回路４００のドレインのアルミニウム配線（1AL）の直下に配置する構成となっており、上層とのカップリングを無視できる。（シールドのような効果がある）。

次に、図１５を参照して、本発明と比較例の出力抵抗値の変更方法を示す。

ここで、図１５(a)は、本発明による出力抵抗値の変更方法を示し、図１５(b)は、比較例による出力抵抗値の変更方法を示す。

図１５(b)に示すように、比較例では、出力抵抗値を少ない工程で変更するため、スルーホール（1TH）やM/Sなどの仕込みが必要となる。これは、出力回路４００のドレインに冗長性を持たせることにつながり、端子容量の増加につながる。

これに対して、図１５(a)に示すように、本発明では、出力回路４００のドレインを束ねるアルミニウム配線（1AL）４８０と出力抵抗が重なって配置されているため、スルーホール（1TH）４９０の位置を変更するだけで容易に出力抵抗値の変更が可能となる。その際、余計な仕込みや引き回しが必要ないため、端子容量に影響することなく出力抵抗値が変更可能になる。

次に、図１６、図１７を参照して、本発明の他の実施の形態について説明する。

ここで、図１６(a) は、本発明の出力回路を示す図であり、図１６(b)は、図１６(a)に示された出力Pch トランジスタ４０１と出力Nch トランジスタ４０２をOn抵抗に置き換えた模式図である。

図１６(b)において、Ron_Pは出力Pch トランジスタ４０１のOn抵抗であり、Rd_Pは出力Pch トランジスタ４０１のPch側のドレイン抵抗である。また、Ron_Nは出力Nch トランジスタ４０２のOn抵抗であり、Rd_Nは出力Nch トランジスタ４０２のNch側のドレイン抵抗である。

図１７は、本発明の出力回路４００の概略図である。

図１７に示すように、Pch側のドレイン抵抗Rd_Pは、アルミニウム配線（1AL）４８０までの距離が短く抵抗は小さい。一方、Nch側のドレイン抵抗Rd_Nは、アルミニウム配線（1AL）４８０までの距離が長く抵抗は大きい。また、一般的に出力Pchトランジスタ４０１はキャリアの移動度が低いため、出力Nchトランジスタ４０２と比較しOn抵抗が高くなる傾向にある。

このような条件下で、トランジスタのOn抵抗とドレインの抵抗（タングステン抵抗）の合計が、Pch側とNch側とで等しくなるようにドレインのアルミニウム配線（1AL）４８０を束ねる位置を調整する。

具体的には、以下の式を満たすように、ドレインのアルミニウム配線（1AL）４８０を束ねる位置を調整する。

Ron_P＋Rd_P＝Ron_N＋Rd_N
上記式を満たすことにより、High側とLow側の出力特性を揃えることが可能となる。

次に、図１８を参照して、本発明のさらに他の実施の形態について説明する。

ここで、図１８(a)は本発明の出力回路４００の概略図であり、図１８(ｂ) 本発明の出力回路４００の等価回路を示す図である。

図１８に示すように、出力回路４００のドレインを束ねるアルミニウム配線（1AL）４８０を、出力回路４００の出力Pch トランジスタ４０１と出力Nch トランジスタ４０２の上で接続する。このような構成にすることにより、出力回路４００のドレインに付加される抵抗値を削減することができる。

上記本発明の実施の形態によれば、以下のような効果を奏する。

出力回路４００から出力抵抗４５０までの寄生容量と寄生抵抗を最小限にすることで、出力回路４００の出力特性の向上が可能となる。

また、出力回路４００から出力抵抗４５０までの形状を揃えることで、出力回路４００の出力特性のバラツキを削減することが可能となる。

また、出力抵抗４５０を配置する専用の領域を設ける必要がなくなり、チップサイズの縮小が可能となる。

また、出力回路４００のドレインを束ねるアルミニウム配線（1AL）の本数が削減されることにより、出力回路４００の端子容量の削減が可能となる。

また、出力回路４００のドレインを束ねるアルミニウム配線（1AL）４８０から出力抵抗４５０までの引き回しが必要なくなるため、出力回路４００の端子容量の削減が可能となる。

また、出力回路４００のドレインとソースのアルミニウム配線（1AL）の間隔が広がることで、線間容量が低減され、出力回路４００の端子容量の削減が可能となる。

また、出力抵抗４５０を、出力回路４００のドレインを束ねるアルミニウム配線（1AL）４８０の下に配置することで、出力抵抗４５０とその他の信号配線や電源配線とのカップリング容量が削減され、出力回路４００の端子容量の削減が可能となる。

また、出力回路４００のドレインを束ねるアルミニウム配線（1AL）４８０と出力抵抗４５０を接続するスルーホール（1TH）４９０の位置を変更することで、出力回路４００の端子容量に影響することなく容易に抵抗値の修正が可能となる。

また、出力回路４００のドレインを束ねるアルミニウム配線（1AL）の位置をトランジスタのOn抵抗の比率で調整することで、High側とLow側の出力特性を揃えることが可能となる。

さらに、近年の高速化要求のために出力回路４００の端子容量をさらに削減する必要があるという状況下で、ESD素子の耐圧削減を行わなくても設計の工夫で出力回路４００の端子容量を削減することが可能になる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

２１ クロック入力回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５２ カラム系制御回路
５３ モードレジスタ
６１ ロウデコーダ
６２ カラムデコーダ
６３ センス回路
６４ データアンプ
７０ メモリセルアレイ
８０ ＤＬＬ回路
１００ データ入出力回路
１１０ 第１の出力バッファ
１１１〜１１３ 単位バッファ
１２０ 第２の出力バッファ
１２１〜１２３ 単位バッファ
１３０ キャリブレーション回路
１５０ 出力制御回路
１６１〜１６３ 前段回路
１７０ 入力バッファ
３００ 半導体チップ
３１０ バンク（Bank）
３２０ データ入出力回路領域
４００ 出力回路
４０１ 出力Pch トランジスタ
４０２ 出力Nch トランジスタ
４１０ CDM保護回路
４２０ 入力回路
４３０ 出力保護回路
４４０ PAD
４５０ 出力抵抗
４６０ 入力抵抗
４８０ アルミニウム配線（1AL）
４９０ スルーホール（1TH）
８００ 出力抵抗
８１０ 分離領域

Claims (15)

1. 出力Pch トランジスタと出力Nch トランジスタとを有する出力回路と、
   前記出力Pch トランジスタと前記出力Nch トランジスタとの間に設けられた分離領域と、
   前記分離領域に配置された出力抵抗を有することを特徴とする半導体装置。
2. 前記出力抵抗は、前記出力Pch トランジスタと前記出力Nch トランジスタのドレインを束ねる配線の下に配置されていることを特徴とする請求項１に記載の半導体装置。
3. 前記配線は単一のアルミニウム配線であり、前記出力抵抗と単一のスルーホールを介して接続されていることを特徴とする請求項２に記載の半導体装置。
4. 前記出力抵抗の一端は前記出力回路に接続されており、
   前記出力抵抗の他端はPADに接続されていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
5. 前記出力回路は複数の単位回路を有し、
   前記出力抵抗は前記単位回路ごとに配置されており、
   前記出力回路から前記出力抵抗までの前記配線が全て統一されるように構成されていることを特徴とする請求項２から４のいずれか１項に記載の半導体装置。
6. 前記出力回路から前記出力抵抗までの前記配線が全て統一されることにより、前記出力回路から前記出力抵抗までの抵抗値が全て同一になることを特徴とする請求項５に記載の半導体装置。
7. 前記出力抵抗の形状を全て統一することのより光学的バラツキを抑えることを特徴とする請求項５又は６に記載の半導体装置。
8. 前記出力抵抗にカップリング容量が付加されるのを防止するように、前記出力抵抗を前記配線の下に配置することを特徴とする請求項２から７のいずれか１項に記載の半導体装置。
9. 前記カップリング容量は、前記出力抵抗の上層又は下層の電源配線との容量であることを特徴とする請求項８に記載の半導体装置。
10. 前記スルーホールの位置を変更することにより、前記出力抵抗の抵抗値を可変に構成したことを特徴とする請求項２から９のいずれか１項に記載の半導体装置。
11. 前記出力Pch トランジスタのオン抵抗とドレイン抵抗の合計が、前記出力Nch トランジスタのオン抵抗とドレイン抵抗の合計と等しくなるように、前記配線のドレインを束ねる位置を調整可能に構成したことを特徴とする請求項２から１０のいずれか１項に記載の半導体装置。
12. 前記配線の前記ドレインを束ねる位置を調整することにより、High側の出力特性とLow側の出力特性を揃えるようにしたことを特徴とする請求項１１に記載の半導体装置。
13. 前記ドレインを束ねる配線を、前記出力Pch トランジスタと前記出力Nch トランジスタの上で接続したことを特徴とする請求項２から１２のいずれか１項に記載の半導体装置。
14. さらに、メモリチップを有し、
    前記出力回路は、前記メモリチップの周辺に設けられたデータ出力回路領域に配置されていることを特徴とする請求項１から１３のいずれか１項に記載の半導体装置。
15. さらに、複数のメモリセルが配置されたメモリアレイを有し、
    前記出力回路は、前記メモリアレイに接続されていることを特徴とする請求項１から１４のいずれか１項に記載の半導体装置。

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