JP2018151977A - 半導体集積回路の設計支援装置及び方法 - Google Patents

Abstract

【課題】面積効率を高くすることでレイアウト面積を小さくすることができる半導体集積回路の設計支援装置を提供する。【解決手段】第１のグリッドセルの高さよりも低い高さを有する第２のグリッドセルと、前記第１のグリッドセルの高さよりも高い高さを有する第３のグリッドセルとを備えたスタンダードセルライブラリに基づいて、回路レイアウトデータを作成する制御手段を備えた半導体集積回路の設計支援装置であって、前記制御手段は、複数種類の前記第１から第３までグリッドセルを組み合わせ、前記組み合わせた結果に基づいて、前記第２と第３のグリッドセルの高さの和が、前記第１のグリッドセルの高さの２倍に等しい関係が発生していることを判断し、前記判断した結果に基づいて、前記第２と第３のグリッドセルに隣接するフィラーセルの位置を検出し、前記検出したフィラーセルの位置に、前記第１のグリッドセルを再配置する。【選択図】図２Ａ

Description

本発明は、半導体集積回路の設計支援装置及び方法に関する。

半導体集積回路のデジタルレイアウトは、スタンダードセル（あるいはユニットセル、基本セル）と呼ばれるインバータ、ＮＡＮＤゲート、ＮＯＲゲートなどの基本機能を持ったセルを配置して作成される。このスタンダードセルは、一般的には共通の高さｍで構成され、回路に応じて配列される。なお、ときには高さ２ｍで構成された「Ｄｏｕｂｌｅ Ｈｅｉｇｈｔ」と呼ばれるセルも存在する。

高さが固定のスタンダードセルのレイアウトは、セル枠内を占めるデバイスや配線などの占有率（以下、セル占有率という）が低いセルが存在する。例えば、最小サイズのインバータは、セル占有率が低くなることが多い。ここで、セル占有率が低いセルを多数使用すると、レイアウト全体の面積効率は悪くなる。

この問題を解消するために、スタンダードセルライブラリを複数の高さのセルで構成し、セル高さｍではセル占有率の低いセルを、高さｍよりも小さいセル高さｌで作成することによりセル占有率を高くする手法が知られている。また、高さｍよりも大きいセル高さｈでセルを作ることにより、セル占有率を高くすることもできる。さらに、高さｌより小さい高さｓ、ｈより大きい高さｂでセルを作り、セル占有率を高くすることも可能である。

しかし、今までの同じ高さのセルを１段にまとめてレイアウトを行うという手法は、１段にまとめる同じ高さのセルが少ない場合、穴埋め用のセル（以下、フィラーセルという）を使用することが多くなり、面積効率が悪くなる、つまりレイアウトが大きくなるという問題があった。

本発明の目的は以上の問題点を解決し、面積効率を高くしてレイアウト面積を小さくすることができる半導体集積回路の設計支援装置を提供することにある。

本発明の一態様に係る半導体集積回路の設計支援装置は、
第１のグリッドセルの高さよりも低い高さを有する第２のグリッドセルと、
前記第１のグリッドセルの高さよりも高い高さを有する第３のグリッドセルとを備えたスタンダードセルライブラリに基づいて、回路レイアウトデータを作成する制御手段を備えた半導体集積回路の設計支援装置であって、
前記制御手段は、
複数種類の前記第１から第３までグリッドセルを組み合わせ、
前記組み合わせた結果に基づいて、前記第２と第３のグリッドセルの高さの和が、前記第１のグリッドセルの高さの２倍に等しい関係が発生していることを判断し、
前記判断した結果に基づいて、前記第２と第３のグリッドセルに隣接するフィラーセルの位置を検出し、
前記検出したフィラーセルの位置に、前記第１のグリッドセルを再配置することを特徴とする。

本発明に係る半導体集積回路の設計支援装置によれば、スタンダードセルの機能セルが配置されていない部分に置かれるフィラーセルの数を低減することができる。それらのセルの組み合わせにより面積効率を良くすることで、レイアウト面積を小さくすることができる。

本発明の実施形態に係る半導体集積回路の設計支援装置１００のハードウェア構成を示すブロック図である。 図１の設計支援装置１００の機能構成を示すブロック図である。 変形例１に係る設計支援装置１００Ａの機能構成を示すブロック図である。 変形例２に係る設計支援装置１００Ｂの機能構成を示すブロック図である。 （ａ）は従来技術に係る半導体集積回路の第１の配置例を示すレイアウト図であり、（ｂ）は実施例１に係る半導体集積回路の第１の配置例を示すレイアウト図である。 （ａ）は従来技術に係る半導体集積回路の第２の配置例を示すレイアウト図であり、（ｂ）は実施例１に係る半導体集積回路の第２の配置例を示すレイアウト図である。 （ａ）は実施例２に係る半導体集積回路の回路図であり、（ｂ）は（ａ）の半導体集積回路に対する実施例２に係る第３の配置例のレイアウト図であり、（ｃ）は（ａ）の半導体集積回路に対する従来技術に係る第３の配置例のレイアウト図である。 （ａ）は実施例２の変形例に係る半導体集積回路の回路図であり、（ｂ）は（ａ）の半導体集積回路に対する実施例２の変形例に係る第４の配置例のレイアウト図である。 実施例２に係る半導体集積回路の平面図及びシンボル図である。 （ａ）は実施例３に係る半導体集積回路の回路図であり、（ｂ）は（ａ）の半導体集積回路に対する実施例３に係る第５の配置例のレイアウト図であり、（ｃ）は（ａ）の半導体集積回路に対する従来技術に係る第５の配置例のレイアウト図である。 （ａ）は実施例３の変形例に係る半導体集積回路の回路図であり、（ｂ）は（ａ）の半導体集積回路に対する実施例３の変形例に係る第６の配置例のレイアウト図である。 実施例３に係る半導体集積回路の平面図及びシンボル図である。 （ａ）は実施例４に係る第７の配置例において、ＭセルとＬセルのウェル領域を示すレイアウト図であり、（ｂ）はＭセルとＬセルの接続セルを示すレイアウト図であり、（ｃ）はＭセルとＬセルとの間に接続セルを配置した後のレイアウト図である。 （ａ）は実施例４に係る第８の配置例において、ＭセルとＨセルのウェル領域を示すレイアウト図であり、（ｂ）はＭセルとＨセルの接続セルを示すレイアウト図であり、（ｃ）はＭセルとＨセルとの間に接続セルを配置した後のレイアウト図である。 実施例５に係る半導体集積回路の平面図である。 実施例６に係る半導体集積回路の平面図である。 （ａ）は実施例７に係る半導体集積回路の平面図であり、（ｂ）は実施例７の変形例に係る半導体集積回路の平面図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の実施形態において、同様の構成要素については同一の符号を付している。

実施形態．
図１は本発明の実施形態に係る半導体集積回路の設計支援装置１００のハードウェア構成を示すブロック図である。

図１において、設計支援装置１００は、半導体集積回路のスタンダードセルライブラリ７１のデータに基づいて各セルの配置を行うことで回路レイアウト処理を実行して、半導体集積回路の回路レイアウトデータ７２を作成する。設計支援装置１００は、ＣＰＵ１と、それぞれがＣＰＵ１に接続されたＲＯＭ２、ＲＡＭ３、キーボード４、マウス５、表示装置６、及びＨＤＤ（ハードディスクドライブ）７を備える。

ＣＰＵ１は、装置全体の制御を行う制御手段を構成する。ＲＯＭ２には、ＯＳ（オペレーティングシステム）のプログラムが格納されている。このＯＳのプログラムは、設計支援装置１００の起動に伴い実行される。ＲＡＭ３は、回路レイアウト処理の実行時に作業領域として利用される。操作手段としてのキーボード４及びマウス５は、ヒューマンインタフェースとして機能し、レイアウト検証処理における各種の設定に用いられる。また、表示装置６もヒューマンインタフェースとして機能し、各種設定の内容や装置の動作状態などの表示に用いられる。ＨＤＤ７には、スタンダードセルライブラリ７１のデータ及び回路レイアウトデータ７２が格納される。

回路レイアウト処理プログラムは、ＨＤＤ７からＲＡＭ３に読み出されて実行される。また、回路レイアウト処理プログラムは、ＨＤＤ７以外の記録媒体（例えばＣＤ―ＲＯＭ）に記録され、対応する読取装置（ＣＤ−ＲＯＭドライブ装置）によりＲＡＭ３に読み出す構成を採用してもよい。

図２は図１の設計支援装置１００の機能構成を示すブロック図である。

図２において、設計支援装置１００は、グリッドセル組み合わせ部８１と、高さ判断部８２と、フィラーセル検出部８３と、グリッドセル再配置部８４とを備える（実施例１，２）。各部８１〜８４は、ＣＰＵ１がＨＤＤ７から回路レイアウト処理プログラムを読み込み、実行することにより実現される機能ブロックである。また、スタンダードセルライブラリ７１は例えばＡＮＤ、ＯＲ、インバータ等のスタンダードセルの形状（図形データ）、及びその内部構成データ（トランジスタ及び配線）を含むセルデータのライブラリである。回路レイアウトデータ７２は、階層構造を有する回路ネットリスト、及びセルライブラリから、配置配線ツールにより生成されるマスクパターンデータであり、半導体集積回路の回路素子及び配線のチップ上の位置情報を含む。

レイアウト処理において、第１のグリッドセルの高さよりも低い高さを有する第２のグリッドセル、及び第１のグリッドセルの高さよいも高い高さを有する第３のグリッドセルを備えたスタンダードセルライブラリに基づいて回路レイアウトデータ７２を作成する。ここで、グリッドセル組み合わせ部８１は、複数種類の第１から第３までグリッドセルを組み合わせる。次いで、高さ判断部８２は、前記組み合わせた結果に基づいて、第２と第３のグリッドセルの高さの和が、第１のグリッドセルの高さの２倍に等しい関係が発生していることを判断する。次いで、フィラーセル検出部８３は、前記判断結果に基づいて、第２と第３のグリッドセルに隣接するフィラーセルの位置を検出する。次いで、グリッドセル再配置部８４は、前記検出したフィラーセルの位置に、第１のグリッドセルを再配置することで回路レイアウトデータ７２を作成して出力する（実施例１）。

ここで、フィラーセル検出部８３は、前記高さ判断部８２の判断結果に基づいて、第２と第３のグリッドセルに隣接するフィラーセルを検出するか否かを判断してもよい。このとき、グリッドセル再配置部８４はフィラーセルを検出したときに、第１のグリッドセルの高さの２倍の列方向に第２と第３のグリッドセルを再配置する（実施例１）。

なお、スタンダードセルライブラリ７１の各グリッドセルに設定された不純物を注入する領域の高さを統一することが好ましい（実施例２）。また、スタンダードセルライブラリ７１の各グリッドセルに設定された不純物を注入する領域がＰウェル又はＮウェルである（実施例３）。

図２Ｂは変形例１に係る設計支援装置１００Ａの機能構成を示すブロック図である。図２Ｂの設計支援装置１００Ａは、図２Ａの設計支援装置１００に比較して、フィラーセル検出部８３及びグリッドセル再配置部８４に代えて、接続セル配置部８５を備えたことを特徴とする。図２Ｂにおいて、接続セル配置部８５は、隣接するグリッドセル間のウェル領域の高さが異なる場合は、接続セルを間に入れて回路レイアウトデータ７２を作成する（実施例４）。

図２Ｃは変形例２に係る設計支援装置１００Ｂの機能構成を示すブロック図である。図２Ｃの設計支援装置１００Ｂは、タップセル配置部８６を備えたことを特徴とする。図２Ｃにおいて、タップセル配置部８６は、スタンダードセルライブラリ７１に基づいて、接続セルの内部にタップセルを配置して回路レイアウトデータ７２を作成する（実施例５〜７）。

本実施形態では、３種類以上の奇数種類の高さのスタンダードセルを含むスタンダードセルライブラリ７１に基づいて回路レイアウトデータの作成に際して、以下の特徴を有する。従来技術では、同じ高さのセルを同じ列にまとめてレイアウトを行っていたが、１列が機能セル（インバータ、ＮＡＮＤゲート、ＮＯＲゲートなど）だけで埋まらないときは、隙間を埋めるためのフィラーセルが必要であった。これに対して、本実施形態では、Ｓセル（低グリッドセル）、Ｌセル（低グリッドセル）、Ｍセル（中グリッドセル）、Ｈセル（高グリッドセル）、Ｂセル（高グリッドセル）の高さｓ、ｌ、ｍ、ｈ、ｂに対してｍ×２＝ｌ＋ｈ＝ｓ＋ｂとなる関係を有する。この関係において、スタンダードセル２列を配置する場合に、Ｍセルを２段、もしくはＬセル１段、Ｈセル１段、もしくはＳセル１段、Ｂセル１段を組み合わせて再配置することで、フィラーセルの使用を削減し、レイアウト面積を小さくする。

以上の実施形態に係る実施例について以下に詳細説明する。

以下の実施例の説明では、高さｓのセルをＳセル、高さｌのセルをＬセル、高さｍのセルをＭセル、高さｈのセルをＨセル、高さｂのセルをＢセルと呼ぶ。セルの高さはグリッドと呼ばれる単位を基準に作成されているため、グリッドセルと呼ばれる。ここで、例えば高さｓが５グリッド、高さｌが６グリッド、高さｍが７グリッド、高さｈが８グリッド、高さｂが９グリッドという、ｓ＜ｌ＜ｍ＜ｈ＜ｂの関係になる。なお、必ずしも高さｓ、ｌ、ｍ、ｈ、ｂが整数になる必要はないが、通常ｍ×２は整数であることが望ましい。なお、Ｌセル、Ｍセル、Ｈセルなどの高さの異なるセルに対し、それぞれ同じ高さのセルを１段にまとめてレイアウトを行うという手法は既に知られている。

図３Ａ（ａ）は従来技術に係る半導体集積回路の第１の配置例を示すレイアウト図であり、図３Ａ（ｂ）は実施例１に係る半導体集積回路の第１の配置例を示すレイアウト図である。

図３Ａ（ａ）の従来技術に係る第１の配置例において、Ｌセルは２種類（Ｌ１、Ｌ２）のセルを有し、Ｍセルは２種類（Ｍ１、Ｍ２）のセルを有し、Ｈセルは１種類（Ｈ１）のセルを有する。各セルの高さはｌ、ｍ、ｈである。ＬセルとＨセルの列はセルＬ１、Ｌ２あるいはセルＨ１だけでは埋まらないため、隙間を埋めるフィラーセルＦＩＬＬＥＲ＿Ｌ、フィラーセルＦＩＬＬＥＲ＿Ｈを使用している。

図３Ａ（ｂ）の実施例１に係る第１の配置例においては、フィラーが発生する場合はレイアウトを再設定して、セルを再配置している。ｍ×２＝ｌ＋ｈという条件により、Ｍセル２個分の高さがＬセルとＨセルの列方向の高さの和に等しくなるため、ここではフィラーセル無しで再配置することができ、レイアウト面積の削減が実現できる。ここで、列方向とは、セルを重ねた方向のことである。また、セルの高さは、グリッドを基準に表現した場合に、グリッドセルと呼んでいる。

図３Ｂ（ａ）は従来技術に係る半導体集積回路の第２の配置例を示すレイアウト図であり、図３Ｂ（ｂ）は実施例１に係る半導体集積回路の第２の配置例を示すレイアウト図である。

図３Ｂ（ａ）の従来技術に係る第２の配置例において、Ｓセルが３種類（Ｓ１、Ｓ２、Ｓ３）のセルを有し、Ｌセルが２種類（Ｌ１、Ｌ２）のセルを有し、Ｍセルが２種類（Ｍ１、Ｍ２）のセルを有する。また、Ｈセルが２種類（Ｈ１、Ｈ２）のセルを有し、Ｂセルが３種類（Ｂ１、Ｂ２、Ｂ３）のセルを有する。それぞれのセルの高さはｓ、ｌ、ｍ、ｈ、ｂである。ＬセルとＨセルの列はセルＬ１、Ｌ２あるいはセルＨ１、Ｈ２だけでは埋まらないため、隙間を埋めるフィラーセルＦＩＬＬＥＲ＿Ｌ、フィラーセルＦＩＬＬＥＲ＿Ｈを使用している。

図３Ｂ（ｂ）の実施例１に係る第２の配置例においては、フィラーが発生する場合はレイアウトを再設定して、セルを再配置している。ｍ×２＝ｌ＋ｈ＝ｓ＋ｂという条件により、Ｍセル２個分の高さがＬセルとＨセルの列方向の高さの和に等しく、かつＳセルとＢセルの高さの和に等しくなるため、フィラーセル無しで再配置することができ、レイアウト面積の削減が実現できる。なお、図３Ｂ（ｂ）では、垂直方向に隣り合う２列の組み合わせが、２段に組まれたレイアウトになっている。ここで、列方向とは、セルを重ねた方向のことである。また、セルの高さは、グリッドを基準に表現した場合に、グリッドセルと呼んでいる。以下、説明の容易化のために、Ｌセル、Ｍセル、Ｈセルのみで説明を行う。

図４（ａ）は実施例２に係る半導体集積回路の回路図であり、図４（ｂ）は図４（ａ）の半導体集積回路に対する実施例２に係る第３の配置例のレイアウト図である。図４（ｃ）は図４（ａ）の半導体集積回路に対する従来技術に係る第３の配置例のレイアウト図である。また、図６は実施例２に係る半導体集積回路の平面図及びシンボル図である。

図４（ｂ）の実施例２に係る第３の配置例において、Ｍセル２段と、Ｌセル、Ｈセル１段ずつの組み合わせに対して、さらにＰウェル（Ｐ型不純物を注入する領域）の高さが全セルで、統一されている（全セル共通）となっている。図４（ｂ）に使用しているレイアウトシンボルに対する詳細なレイアウトを図６に図示する。図６（ｂ）はシンボル図であり、図６（ａ）はレイアウトの詳細を示す平面図である。

図４（ｂ）等から明らかなように、各レイアウトともＮＭＯＳのあるＰウェル（Ｐ型不純物を注入する領域）の高さは同じになっていて、Ｎウェル（Ｎ型不純物を注入する領域）の高さは、Ｌセル、Ｍセル、Ｈセルで異なっている。

図４（ｂ）に対応する回路図を図４（ａ）に示し、図４（ａ）に対して従来手法でレイアウトした結果を図４（ｃ）に図示する。図４（ｃ）では、隙間を埋めるフィラーセルＦＩＬＬＥＲ＿Ｍａが必要となることがわかる。図４（ｃ）は、セルを再配置する前のレイアウトである。つまり、回路図の通りにシンボルを配置する事を前提にしたレイアウトである。この実施例２では、フィラーセルＦＩＬＬＥＲ＿Ｍａが発生する場合は、レイアウトを再設定して、セルを再配置する。

図５（ａ）は実施例２の変形例に係る半導体集積回路の回路図であり、図５（ｂ）は図５（ａ）の半導体集積回路に対する実施例２の変形例に係る第４の配置例のレイアウト図である。

図５（ａ）は回路の内容として図４（ａ）と同じであるが、図６に示すようにレイアウトが異なっており、すべてＭセルで構成されている。図５（ａ）に対応したレイアウトが図５（ｂ）であり、Ｍセルだけでは、図４（ｂ）に比較してよりレイアウト面積が大きくなることがわかる。なお、図６に示されているレイアウト、シンボルはいずれもインバータである。図６において、用いたインバータは以下の通りである。なお、サイズはＭＯＳトランジスタのゲート幅である。

図６（ａ）−１及び図６（ｂ）−１において、ＰＭＯＳトランジスタ（サイズ４ｗ）、ＮＭＯＳトランジスタ（サイズ１ｗ）、横幅２ｇｒｉｄ、Ｍセルを用いる。図６（ａ）−２及び図６（ｂ）−２において、ＰＭＯＳトランジスタ（サイズ８ｗ）、ＮＭＯＳトランジスタ（サイズ２ｗ）、横幅３ｇｒｉｄ、Ｌセルを用いる。図６（ａ）−３及び図６（ｂ）−３において、ＰＭＯＳトランジスタ（サイズ１６ｗ）、ＮＭＯＳトランジスタ（サイズ４ｗ）、横幅３ｇｒｉｄ、Ｈセルを用いる。図６（ａ）−４及び図６（ｂ）−４において、ＰＭＯＳトランジスタ（サイズ８ｗ）、ＮＭＯＳトランジスタ（サイズ２ｗ）、横幅３ｇｒｉｄ、Ｍセルを用いる。図６（ａ）−５及び図６（ｂ）−５において、ＰＭＯＳトランジスタ（サイズ１６ｗ）、ＮＭＯＳトランジスタ（サイズ４ｗ）、横幅４ｇｒｉｄ、Ｍセルを用いる。

図７（ａ）は実施例３に係る半導体集積回路の回路図であり、図７（ｂ）は図７（ａ）の半導体集積回路に対する実施例３に係る第５の配置例のレイアウト図である。図７（ｃ）は図７（ａ）の半導体集積回路に対する従来技術に係る第５の配置例のレイアウト図である。また、図９は実施例３に係る半導体集積回路の平面図及びシンボル図である。

図７（ｂ）の実施例３に係る配置例において、Ｍセル２段と、Ｌセル、Ｈセル１段ずつの組み合わせに対して、さらにＮウェル（Ｎ型不純物を注入する領域）の高さが全セルで、統一されている（全セル共通）となっている。図７（ｂ）に使用しているレイアウトシンボルに対する詳細なレイアウトを図９に図示する。図９（ｂ）はシンボル図であり、図９（ａ）はレイアウトの詳細である。図７（ｂ）等から明らかなように、各レイアウトともＰＭＯＳトランジスタのあるＮウェル（Ｎ型不純物を注入する領域）の高さは同じになっていて、Ｐウェル（Ｐ型不純物を注入する領域）の高さは、Ｌセル、Ｍセル、Ｈセルで異なっている。

図７（ｂ）に対応する回路図を図７（ａ）に示す。図７（ａ）に対して従来手法でレイアウトした配置例を図７（ｃ）に示す。ここでは隙間を埋めるフィラーセルＦＩＬＬＥＲ＿Ｍｂが必要となることがわかる。つまり、図７（ａ）の回路図の通りにシンボルを配置することを前提にしたレイアウトである。この実施例３では、フィラーセルＦＩＬＬＥＲ＿Ｍｂが発生する場合はレイアウトを再設定して、セルを再配置する。

図８（ａ）は実施例３の変形例に係る半導体集積回路の回路図であり、図８（ｂ）は図８（ａ）の半導体集積回路に対する実施例３の変形例に係る第６の配置例のレイアウト図である。

図８（ａ）は回路の内容としては図７（ａ）と同じであるが、図９に示すようにレイアウトが異なっており、すべてＭセルで構成されている。図８（ａ）に対応するレイアウトが図８（ｂ）であり、Ｍセルだけでは図７（ｂ）に比較してレイアウト面積が大きくなることがわかる。なお、図９に示されているレイアウト及びシンボルは、以下のＮＯＲゲートとインバータを用いる。なお、サイズはＭＯＳトランジスタのゲート幅である。

図９（ａ）−１及び図９（ｂ）−１において、ＰＭＯＳトランジスタ（サイズ４ｗ）、ＮＭＯＳトランジスタ（サイズ１ｗ）、横幅３ｇｒｉｄ、Ｌセルを用いる。図９（ａ）−２及び図９（ｂ）−２において、ＰＭＯＳトランジスタ（サイズ４ｗ）、ＮＭＯＳトランジスタ（サイズ１ｗ）、横幅２ｇｒｉｄ、Ｍセルを用いる。図９（ａ）−３及び図９（ｂ）−３において、ＰＭＯＳトランジスタ（サイズ１２ｗ）、ＮＭＯＳトランジスタ（サイズ８ｗ）、横幅３ｇｒｉｄ、Ｈセルを用いる。図９（ａ）−４及び図９（ｂ）−４において、ＰＭＯＳトランジスタ（サイズ４ｗ）、ＮＭＯＳトランジスタ（サイズ１ｗ）、横幅３ｇｒｉｄ、Ｍセルを用いる。図９（ａ）−５及び図９（ｂ）−５において、ＰＭＯＳトランジスタ（サイズ１２ｗ）、ＮＭＯＳトランジスタ（サイズ８ｗ）、横幅４ｇｒｉｄ、Ｍセルを用いる。

図１０Ａ（ａ）は実施例４に係る第７の配置例において、ＭセルとＬセルのウェル領域を示すレイアウト図であり、図１０（ｂ）はＭセルとＬセルの接続セル１１を示すレイアウト図である。図１０（ｃ）はＭセルとＬセルとの間に接続セルを配置した後のレイアウト図である。図１０Ａ（ａ）に示すように、ＭセルとＬセルのウェル領域の高さが異なる場合に、図１０Ａ（ｂ）に示す接続セル１１をＭセルとＬセルの間に挿入することで、図１０Ａ（ｃ）に示すように、デザインエラーを出さずにＭセルとＬセルを接続することが可能である。

図１０Ｂ（ａ）は実施例４に係る第８の配置例において、ＭセルとＨセルのウェル領域を示すレイアウト図であり、図１０（ｂ）はＭセルとＨセルの接続セル１２を示すレイアウト図である。図１０（ｃ）はＭセルとＨセルとの間に接続セルを配置した後のレイアウト図である。図１０Ｂ（ａ）に示すように、ＭセルとＨセルのウェルの高さが異なる場合に、図１０Ｂ（ｂ）に示す接続セル１２をＭセルとＨセルとの間に挿入することで、図１０Ｂ（ｃ）に示すように、デザインエラーを出さずにＭセルとＬセルを接続することが可能である。

以上の実施例４では、接続セル１１，１２の高さをＭセルに合わせているが、それぞれＬセルとＨセルの高さに合わせることも可能である。なお、実施例４では、接続セル１１，１２の追加により面積削減の効果は減少するが、ウェルの高さを調整した新しいライブラリを作る必要が無く、既存のセルを使用できる点で特有の効果を奏する。

図１１は実施例５に係る半導体集積回路の平面図である。

図１１の実施例５において、機能セル（インバータ、ＮＡＮＤゲート、ＮＯＲゲートなど）はタップレスで作成しているため、別途タップ専用セル（以下、タップセルという）１３が必要となる。タップセル１３ａ，１３ｂの高さは複数種類あるが、Ｍセルに合わせたタップセル１３ａ，１３ｂがあれば図１１のように配置が可能である。図１１の例ではＬセル、Ｈセル用のタップセルの作成の必要が無くなり、どのタップセル１３ａ，１３ｂを使用するかを判断する手間も削減される。なお、図１１は、図４（ｂ）のレイアウトに図６のレイアウトをはめ込み、右側にタップセル１３ａ，１３ｂを追加した図である。図１１を見やすくするため、Ｎウェル（Ｎ型不純物を注入する領域）とＰ＋注入領域、Ｎ＋注入領域は省略している。なお、タップセル１３ａ，１３ｂは例えば中間の高さを有するグリッドセルに合わせることが好ましい。これは実施例６においても同様である。

図１２は実施例６に係る半導体集積回路の平面図である。

図１２の実施例６において、各セルの高さは複数種類あるが、Ｍセルに合わせたタップセル１３ａ，１３ｂがあれば、図１２のようにレイアウト配置が可能である。図１２の例では、Ｌセル、Ｈセル用のタップセルの作成の必要が無くなり、どのタップセル１３ａ，１３ｂを使用するかを判断する手間も削減される。図１２は図７（ｂ）のレイアウトに図９のレイアウトをはめ込み、右側にタップセル１３ａ，１３ｂを追加した図である。ここで、図を見やすくするため、Ｐウェル（Ｐ型不純物を注入する領域）とＰ＋注入領域、Ｎ＋注入領域は省略している。

図１３（ａ）は実施例７に係る半導体集積回路の平面図である。また、図１３（ｂ）は実施例７の変形例に係る半導体集積回路の平面図である。

図１３の実施例７及びその変形例では、図１０Ａ及び図１０Ｂの接続セル１１，１２の内部にタップセルを配置する。これにより、図１３（ａ）においてＭセルとＬセルとの間の接続兼タップセル１４を実現し、図１３（ｂ）においてＭセルとＨセルとの間の接続兼タップセル１５を実現している。これにより、タップセルの領域を削減する効果が生まれている。
図を見やすくするため、Ｐ＋注入領域、Ｎ＋注入領域は省略している。

変形例．
以上の実施例においては、半導体集積回路設計のレイアウトに用いるスタンダードセルライブラリ７１を３種類の高さで構成している。本発明はこれに限らず、スタンダードセルライブラリ７１を３種類以上の奇数種類の高さで構成しても同様の作用効果を有する。

特許文献１及び２との相違点．
特許文献１には、スタンダードセルを使用した半導体レイアウトの面積削減の目的で、複数の高さのセルを含むスタンダードセルライブラリを用い、同じ高さのセルは同じ列に並べてレイアウトを行っている。このとき、それぞれのセルの高さで構成される列の数の比率を、該当の回路図内で指定される同じ高さのセルの横幅のトータルを求め、複数の高さのセルの横幅のトータルの比により決定するという方法が開示されている。しかし、同じ高さのセルをまとめて同じ列に並べることにより、隙間を埋めるフィラーセルを使用する可能性が高くなり、面積効率が悪くなるという問題が発生する。

特許文献２には、スタンダードセルを使用した半導体レイアウトの面積削減の目的で、複数の高さのセルを用意し、機能によって使用するセルを使い分ける方法が開示されている。しかし、中グリッド２段と、低グリッド１段と高グリッド１段の組み合わせで面積を削減することは開示も示唆もない。

１…ＣＰＵ、
２…ＲＯＭ、
３…ＲＡＭ、
４…キーボード、
５…マウス、
６…表示装置、
７…ハードディスクドライブ（ＨＤＤ）、
１１，１２…接続セル、
１３ａ，１３ｂ…タップセル、
１４，１５…接続兼タップセル、
７１…スタンダードセルライブラリ、
７２…回路レイアウトデータ、
８１…グリッドセル組み合わせ部、
８２…高さ判断部、
８３…フィラーセル検出部、
８４…グリッドセル再配置部、
８５…接続セル配置部、
８６…タップセル配置部、
１００…半導体集積回路の設計支援装置。

特開２０１４−２３６１１６号公報 特開平６−１４０５０５号公報

Claims (10)

1. 第１のグリッドセルの高さよりも低い高さを有する第２のグリッドセルと、
   前記第１のグリッドセルの高さよりも高い高さを有する第３のグリッドセルとを備えたスタンダードセルライブラリに基づいて、回路レイアウトデータを作成する制御手段を備えた半導体集積回路の設計支援装置であって、
   前記制御手段は、
   複数種類の前記第１から第３までグリッドセルを組み合わせ、
   前記組み合わせた結果に基づいて、前記第２と第３のグリッドセルの高さの和が、前記第１のグリッドセルの高さの２倍に等しい関係が発生しているか否かを判断し、
   前記判断した結果に基づいて、前記第２と第３のグリッドセルに隣接するフィラーセルの位置を検出し、
   前記検出したフィラーセルの位置に、前記第１のグリッドセルを再配置することを特徴とする半導体集積回路の設計支援装置。
2. 第１のグリッドセルの高さよりも低い高さを有する第２のグリッドセルと、
   前記第１のグリッドセルの高さよりも高い高さを有する第３のグリッドセルとを備えたスタンダードセルライブラリに基づいて、回路レイアウトデータを作成する制御手段を備えた半導体集積回路の設計支援装置であって、
   前記制御手段は、
   複数種類の前記第１から第３までグリッドセルを組み合わせ、
   前記組み合わせた結果に基づいて、前記第２と第３のグリッドセルの高さの和が、前記第１のグリッドセルの高さの２倍に等しい関係が発生していることを判断し、
   前記判断した結果に基づいて、前記第２と第３のグリッドセルに隣接するフィラーセルを検出するか否かを判断し、
   前記フィラーセルを検出したときに、前記第１のグリッドセルの高さの２倍の列方向に第２と前記第３のグリッドセルを再配置することを特徴とする半導体集積回路の設計支援装置。
3. 前記スタンダードセルライブラリの各グリッドセルに設定された不純物を注入する領域の高さを統一したことを特徴とする請求項１又は２記載の半導体集積回路の設計支援装置。
4. 前記スタンダードセルライブラリの各グリッドセルに設定された不純物を注入する領域がＰウェル又はＮウェルであることを特徴とする請求項３記載の半導体集積回路の設計支援装置。
5. 第１のグリッドセルの高さよりも低い高さを有する第２のグリッドセルと、
   前記第１のグリッドセルの高さよりも高い高さを有する第３のグリッドセルと、
   前記第１から第３までグリッドセルを接続する接続セルとを備えたスタンダードセルライブラリに基づいて、回路レイアウトデータを作成する制御手段を備えた半導体集積回路の設計支援装置であって、
   前記制御手段は、
   複数種類の前記第１から第３までグリッドセルを組み合わせ、
   前記組み合わせた結果に基づいて、互いに隣接するグリッドセル間のウェル領域の高さが異なる場合に、当該高さが異なる隣接するグリッドセル間に接続セルを挿入することを特徴とする半導体集積回路の設計支援装置。
6. 前記スタンダードセルライブラリは、前記第１のグリッドセルの高さを有するタップセルを含むことを特徴とする請求項１〜５のうちのいずれか１つに記載の半導体集積回路の設計支援装置。
7. 第１のグリッドセルの高さよりも低い高さを有する第２のグリッドセルと、
   前記第１のグリッドセルの高さよりも高い高さを有する第３のグリッドセルと、
   前記第１から第３までグリッドセルを接続する接続セルと、
   前記第１のグリッドセルの高さを有するタップセルとを備えたスタンダードセルライブラリに基づいて、回路レイアウトデータを作成する制御手段を備えた半導体集積回路の設計支援装置であって、
   前記制御手段は、前記接続セルの内部にタップセルを配置することを特徴とする半導体集積回路の設計支援装置。
8. 第１のグリッドセルの高さよりも低い高さを有する第２のグリッドセルと、
   前記第１のグリッドセルの高さよりも高い高さを有する第３のグリッドセルとを備えたスタンダードセルライブラリに基づいて、回路レイアウトデータを作成する制御手段を備えた半導体集積回路の設計支援方法であって、
   前記制御手段が、
   複数種類の前記第１から第３までグリッドセルを組み合わせるステップと、
   前記組み合わせた結果に基づいて、前記第２と第３のグリッドセルの高さの和が、前記第１のグリッドセルの高さの２倍に等しい関係が発生しているか否かを判断するステップと、
   前記判断した結果に基づいて、前記第２と第３のグリッドセルに隣接するフィラーセルの位置を検出するステップと、
   前記検出したフィラーセルの位置に、前記第１のグリッドセルを再配置するステップとを含むことを特徴とする半導体集積回路の設計支援方法。
9. 第１のグリッドセルの高さよりも低い高さを有する第２のグリッドセルと、
   前記第１のグリッドセルの高さよりも高い高さを有する第３のグリッドセルとを備えたスタンダードセルライブラリに基づいて、回路レイアウトデータを作成する制御手段を備えた半導体集積回路の設計支援方法であって、
   前記制御手段が、
   複数種類の前記第１から第３までグリッドセルを組み合わせるステップと、
   前記組み合わせた結果に基づいて、前記第２と第３のグリッドセルの高さの和が、前記第１のグリッドセルの高さの２倍に等しい関係が発生していることを判断するステップと、
   前記判断した結果に基づいて、前記第２と第３のグリッドセルに隣接するフィラーセルを検出するか否かを判断するステップと、
   前記フィラーセルを検出したときに、前記第１のグリッドセルの高さの２倍の列方向に第２と前記第３のグリッドセルを再配置するステップとを含むことを特徴とする半導体集積回路の設計支援方法。
10. 第１のグリッドセルの高さよりも低い高さを有する第２のグリッドセルと、
    前記第１のグリッドセルの高さよりも高い高さを有する第３のグリッドセルと、
    前記第１から第３までグリッドセルを接続する接続セルとを備えたスタンダードセルライブラリに基づいて、回路レイアウトデータを作成する制御手段を備えた半導体集積回路の設計支援方法であって、
    前記制御手段が、
    複数種類の前記第１から第３までグリッドセルを組み合わせるステップと、
    前記組み合わせた結果に基づいて、互いに隣接するグリッドセル間のウェル領域の高さが異なる場合に、当該高さが異なる隣接するグリッドセル間に接続セルを挿入するステップとを含むことを特徴とする半導体集積回路の設計支援方法。

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