TW202209627A - 積體電路 - Google Patents

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Abstract

一種積體電路包括：第一行，包括被對齊並放置在多個第一列中的多個第一胞元，每一第一列具有第一寬度並在第一水平方向上延伸；第二行，包括被對齊並放置在多個第二列中的多個第二胞元，每一第二列具有第二寬度並在所述第一水平方向上延伸；以及介面行，在所述第一行與所述第二行之間在垂直於所述第一水平方向的第二水平方向上延伸，其中所述介面行包括被配置成向阱提供第一電源電壓的至少一個阱分接頭、以及被配置成向基板提供第二電源電壓的至少一個基板分接頭。

Description

積體電路
本揭露是有關於一種積體電路（integrated circuit，IC），且更具體而言，是有關於一種包括具有不同高度的胞元的IC以及一種設計所述IC的方法。 [相關申請案的交叉參考]
本申請案基於並主張於2020年8月18日在韓國智慧財產局提出申請的韓國專利申請案第10-2020-0103437號的優先權，所述韓國專利申請案的揭露內容全文以引用的方式併入本案。
由於半導體製程的發展，IC可能具有高的整合水準，並且還可能需要具有高效能。舉例而言，例如電晶體等小尺寸的裝置可減小IC的面積，而大尺寸的裝置對於提高IC的操作速度而言可為可取的。因此，為達成IC所需的功能及操作速度，可同時考量整合水準及效能兩者來設計IC。
本揭露提供一種積體電路（IC）及一種設計所述IC的方法，所述IC包括具有不同高度的胞元，以考量整合水準及效能兩者。
根據本揭露的態樣，一種積體電路（IC）包括：第一行，其中多個第一胞元被對齊並放置在多個第一列中，所述多個第一列中的每一第一列具有第一寬度並在第一水平方向上延伸，所述第一行包括在垂直於所述第一水平方向的第二水平方向上以第一間距延伸的多個第一閘電極；第二行，其中多個第二胞元被對齊並放置在多個第二列中，所述多個第二列中的每一第二列具有第二寬度並在所述第一水平方向上延伸，所述第二行包括在所述第二水平方向上以第二間距延伸的多個第二閘電極；以及介面行，在所述第一行與所述第二行之間在所述第二水平方向上延伸，所述介面行包括在所述第二水平方向上延伸的至少一個介面閘電極，其中所述至少一個介面閘電極包括以下中的至少一者：第一介面閘電極，與所述多個第一閘電極中的外部第一閘電極間隔開所述第一間距；以及第二介面閘電極，與所述多個第二閘電極中的外部第二閘電極間隔開所述第二間距。
根據本揭露的態樣，一種積體電路（IC）包括：第一行，包括多個第一電源軌，所述多個第一電源軌中的每一第一電源軌被配置成向多個第一胞元提供第一電源電壓或第二電源電壓，並且在第一水平方向上以第一間距延伸；第二行，包括多個第二電源軌，所述多個第二電源軌被配置成向多個第二胞元提供所述第一電源電壓或所述第二電源電壓，並且在所述第一水平方向上以第二間距延伸；以及介面行，在所述第一行與所述第二行之間在垂直於所述第一水平方向的第二水平方向上延伸，其中所述介面行包括：第一電源線，連接至所述多個第一電源軌的第一組並在所述第二水平方向上延伸，所述多個第一電源軌的所述第一組被配置成提供所述第一電源電壓；第二電源線，連接至所述多個第二電源軌的第一組並在所述第二水平方向上延伸，所述多個第二電源軌的所述第一組被配置成提供所述第一電源電壓；以及至少一個第一導電圖案，在所述第一水平方向上延伸並將所述第一電源線連接至所述第二電源線。
根據本揭露的態樣，一種積體電路（IC）包括：第一行，包括在多個第一列中對齊的多個第一胞元，所述多個第一列中的每一第一列具有第一寬度並在第一水平方向上延伸；第二行，包括在多個第二列中對齊的多個第二胞元，所述多個第二列中的每一第二列具有第二寬度並在所述第一水平方向上延伸；以及介面行，在所述第一行與所述第二行之間在垂直於所述第一水平方向的第二水平方向上延伸，其中所述介面行包括：至少一個阱分接頭，被配置成向阱提供第一電源電壓；以及至少一個基板分接頭，被配置成向基板提供第二電源電壓。
根據本揭露的一個態樣，一種設計積體電路的方法（所述方法由被配置成執行一系列指令的至少一個處理器來實行）包括：獲得定義多個第一胞元及多個第二胞元的輸入資料，所述多個第一胞元各自具有第一高度，所述多個第二胞元各自具有第二高度；定義至少一個第一行及至少一個第二行，在所述第一行中，所述多個第一胞元被對齊並放置在多個第一列中，所述多個第一列在第一水平方向上延伸，在所述第二行中，所述多個第二胞元被對齊並放置在多個第二列中，所述多個第二列在所述第一水平方向上延伸；以及將預放置胞元放置在至少一個介面行中，所述至少一個介面行在所述至少一個第一行與所述至少一個第二行之間在垂直於所述第一水平方向的第二水平方向上延伸。
應理解，當一個元件或層被稱為「在」另一元件或層「上方」、「之上」、「上」、「下方」、「之下」、「下」、「連接至」或「耦合至」另一元件或層時，所述元件或層可直接位於所述另一元件或層上方、之上、上、下方、之下、下、連接至或耦合至所述另一元件或層，或者可存在中間元件或層。相反，當一個元件被稱為「直接」在另一元件或層「上方」、「直接」在另一元件或層「之上」、「直接」在另一元件或層「上」、「直接」在另一元件或層「下方」、「直接」在另一元件或層「之下」、「直接」在另一元件或層「下」、「直接連接至」或「直接耦合至」另一元件或層時，不存在中間元件或層。通篇中相同的編號指代相同的元件。
在本文中，為便於說明，可使用例如「在…上方」、「在…之上」、「在…上」、「上部」、「在…下方」、「在…之下」、「在…下」、「下部」及類似用語等空間相對性用語來闡述圖中所示一元件或特徵與另一（其他）元件或特徵的關係。應理解，該些空間相對性用語旨在除圖中所繪示取向以外亦包含裝置在使用或操作中的各種不同取向。舉例而言，若圖中的裝置被翻轉，則被描述為在其他元件或特徵「之下」或「下」的元件此時將被取向為在所述其他元件或特徵「之上」。因此，用語「之下」可包含上方取向及下方取向兩者。裝置可以其他方式進行取向（旋轉90度或其他取向），且本文中所使用的空間相對性描述語將相應地進行解釋。
為簡潔起見，在本文中可能詳細描述半導體裝置的傳統元件或者可能不詳細描述半導體裝置的傳統元件以達成簡潔目的。
圖1是根據本揭露示例性實施例的胞元的視圖，且圖2是示出根據本揭露示例性實施例的積體電路（IC）的效能與面積之間的關係的曲線圖。具體而言，圖1的上部部分示出雙輸入反及（NAND）閘NAND2的電路圖，且圖1的下部部分示意性地示出在由X軸及Y軸形成的平面上對應於雙輸入反及閘NAND2的第一胞元C01及第二胞元C02的佈局。在本文中，X軸方向及Y軸方向可分別被稱為第一水平方向及第二水平方向，並且Z軸方向可被稱為垂直方向。由X軸及Y軸形成的平面可被稱為水平面，相對於另一組件放置於+Z方向上的組件可被稱為所述另一組件上方的組件，且相對於另一組件放置於-Z方向上的組件可被稱為所述另一組件下方的組件。此外，組件的面積可指示在平行於水平面的平面上由組件佔據的大小，組件的寬度可指示在與組件延伸的方向正交的方向上的長度，並且組件的高度可指示組件在Y軸方向上的長度。在本文中的附圖中，為便於說明，可能僅示出一些層。為指示配線層的圖案與下部圖案之間的連接，即使通孔在配線層的圖案下方，亦可示出所述通孔。此外，由導電材料構成的圖案（例如，配線層的圖案）可被稱為導電圖案，或者可被簡單地稱為圖案。
IC可包括多個胞元。胞元可為IC中包括的佈局的單元，可被設計成實行預定義的功能，並且可被稱為標準胞元。IC可包括多個各種胞元，並且所述胞元可沿著多個列對齊。舉例而言，如圖1所示，第一胞元C01及第二胞元C02可分別放置於在X軸方向上延伸的列中。即，第一胞元C01可被放置於具有與第一高度H1匹配的寬度（在下文中可被稱為第一寬度）的列中，並且第二胞元C02可被放置於具有與第二高度H2匹配的寬度（在下文中可被稱為第二寬度）的列中。在各列之間的邊界處分別被施加正電源電壓VDD及負電源電壓VSS（或地電位）的圖案可在X軸方向上延伸，並且圖案及連接圖案的通孔可統稱為電源軌。另外，其中形成有P型電晶體的主動區及其中形成有N型電晶體的主動區可在X軸方向上延伸。放置於單個列中的胞元可被稱為單高度胞元（例如，第一胞元C01及第二胞元C02），並且連續放置於二或更多個相鄰列中的胞元可被稱為多高度胞元（例如，圖4B的一些胞元C15及C26）。
如圖1所示，主動區中的至少一個主動圖案可在X軸方向上延伸，並且主動圖案可藉由與在Y軸方向上延伸的閘電極相交來形成電晶體。當鰭形主動圖案在X軸方向上延伸時，由主動圖案及閘電極形成的電晶體可被稱為鰭場效應電晶體（fin field effect transistor，FinFET）。如下文參照圖3A至圖3D所述，將主要參照包括FinFET的胞元來描述本揭露的示例性實施例，但應理解，本揭露的示例性實施例亦可應用於包括具有不同於FinFET的結構的電晶體的胞元。舉例而言，主動圖案可包括在Z軸方向上彼此分離並且在X軸方向上延伸的多個奈米片，並且胞元可包括由所述多個奈米片及閘電極形成的多橋通道場效應電晶體（multi-bridge channel FET，MBCFET）。作為另一選擇，所述胞元可包括叉型場效應電晶體（ForkFET），所述ForkFET具有以下結構：在所述結構中，藉由利用介電壁將用於P型電晶體的奈米片與用於N型電晶體的奈米片隔離，N型電晶體相對接近P型電晶體。作為另一選擇，所述胞元可包括垂直FET（vertical FET，VFET），所述VFET具有以下結構：在所述結構中，源極/汲極區在Z軸方向上彼此分離，在其之間具有通道區，並且閘電極包圍通道區。作為另一選擇，所述胞元可包括FET（例如互補FET（complementary FET，CFET）、負CFET（negative CFET，NCFET）或碳奈米管（carbon nanotube，CNT）FET），或者包括雙極結型電晶體或另一三維電晶體。
參照圖1，雙輸入反及閘NAND2可具有第一輸入A及第二輸入B以及輸出Y，並且包括兩個n型FET（n-type FET，NFET）及兩個p型FET（p-type FET，PFET）。第一胞元C01及第二胞元C02可提供相同的功能，但是具有不同的效能。舉例而言，第一胞元C01及第二胞元C02可藉由對第一輸入A及第二輸入B實行反及邏輯操作來產生輸出Y，並且具有不同的驅動強度及操作速度。舉例而言，第二胞元C02可具有較第一胞元C01大的面積，並且提供較第一胞元C01高的驅動強度及操作速度。在本文中，具有相對小的面積的胞元（例如，第一胞元C01）可被稱為高密度（high density，HD）胞元，並且其中放置HD胞元的區及塊可分別被稱為HD區及HD塊。此外，提供相對高效能的胞元（例如，第二胞元C02）可被稱為高效能（high performance，HP）胞元，並且放置有HP胞元的區及塊可分別被稱為HP區及HP塊。如圖1所示，作為HD胞元的第一胞元C01可具有作為在Y軸方向上的長度的第一高度H1，並且作為HP胞元的第二胞元C02可具有作為在Y軸方向上的長度的大於第一高度H1的第二高度H2（H2＞H1）。因此，第一胞元C01可被放置於具有第一寬度的列中，且第二胞元C02可被放置於具有第二寬度的列中。在此種情形中，列的寬度可被定義為其在Y軸方向上的尺寸，如圖1所示。
參照圖2，僅包括HD胞元的HD塊可具有最小的面積並提供最低的效能，而僅包括HP胞元的HP塊可提供最高的效能並具有最大的面積。HD塊可包括放置於具有相對小的寬度（例如，等於第一高度H1）的列中的HD胞元，且HP塊可包括放置於具有相對大的寬度（例如，等於第二高度H2）的列中的HP胞元。IC可具有包括較由HD塊提供的效能高的效能及較HP塊的面積小的面積的要求，且因此，如圖2所示，可採用混合行塊（mixed-column block）。即，混合行塊中的每一者可包括其中放置有HD胞元（例如，圖1中的C01）的行（可被稱為HD行）及其中放置有HP胞元（例如，圖1中的C02）的行（可被稱為HP行），且因此，可提供與IC的要求對應的效能及面積。
返回參照圖1，第一胞元C01及第二胞元C02可具有不同的高度以及至少一個不同的結構。舉例而言，如圖1所示，在第二胞元C02中在Y軸方向上延伸的閘電極之間的間距CPP2可大於在第一胞元C01中在Y軸方向上延伸的閘電極之間的間距CPP1（CPP2＞CPP1），並且在第二胞元C02中在X軸方向上延伸的主動圖案之間的間距FP2可大於在第一胞元C01中在X軸方向上延伸的主動圖案之間的間距FP1（FP2＞FP1）。此外，在第二胞元C02中在X軸方向上延伸的主動區的寬度W2可大於在第一胞元C01中在X軸方向上延伸的主動區的寬度W1。此外，如圖1所示，第一胞元C01可由在Y軸方向上延伸並具有閘電極的寬度的單擴散斷裂（single diffusion break，SDB）終止，而第二胞元C02可由在Y軸方向上延伸並具有CPP2的寬度的雙擴散斷裂（double diffusion break，DDB）終止。在一些實施例中，作為最低配線層的第一配線層M1的圖案可在第一胞元C01中在單個方向（即，X軸方向）上延伸，且可在第二胞元C02中在X軸方向及Y軸方向上延伸。
在圖2的混合行塊中，HD行及HP行可包括不同的結構，且因此，高效地介接HD行及HP行可為重要的。如下文參照附圖所述，介面行可放置於HD行與HP行之間，並且介面行可包括用於介接HD行及HP行的結構。此外，預放置胞元可放置於介面行中。因此，可達成提供最佳面積及效能的混合行塊，並且可提供滿足效能要求並且具有高整合水準的IC。此外，混合行塊可容易地設計，且因此，滿足要求的IC的上市時間可顯著減少。
圖3A至圖3D是根據本揭露示例性實施例的胞元的結構的剖視圖。具體而言，圖3A的剖視圖示出沿圖1的線X1-X1’截取的第一胞元C01的剖面，圖3B的剖視圖示出沿圖1的線X2-X2’截取的第一胞元C01的剖面，圖3C的剖視圖示出沿圖1的線Y1-Y1’截取的第一胞元C01的剖面，且圖3D的剖視圖示出沿圖1的線Y2-Y2’截取的第一胞元C01的剖面。閘極間隔件可形成於閘電極的一側上，並且閘極介電膜可形成於閘電極與閘電極的下表面上的閘極間隔件之間。此外，阻擋膜可形成於接觸件及/或通孔的表面上。在下文中，將參照圖1描述圖3A至圖3D，並且將省略已針對圖1呈現的說明。
參照圖3A，基板10可包括塊狀矽或絕緣體上矽（silicon-on-insulator，SOI），並且作為非限制性實例，基板10可包括矽鍺（SiGe）、絕緣體上矽鍺（silicon germanium on insulator，SGOI）、銻化銦（InSb）、碲化鉛（PbTe）化合物、砷化銦（InAs）、磷化物、砷化鎵（GaAs）、銻化鎵（GaSb）或類似物。第二鰭F2可在基板10上在X軸方向上延伸，並且第一至第三源極/汲極區SD21至SD23可形成於第二鰭F2上。第一至第四層間絕緣層31至34可形成於第二鰭F2上。第一源極/汲極區SD21及第二源極/汲極區SD22可形成具有第一閘電極G1的電晶體，即p型場效應電晶體（p-type field effect transistor，PFET），且第二源極/汲極區SD22及第三源極/汲極區SD23可形成具有第二閘電極G2的PFET。
第一至第三源極/汲極接觸件CA1至CA3可藉由穿過第二層間絕緣層32而連接至第一至第三源極/汲極區SD21至SD23。在一些實施例中，第一至第三源極/汲極接觸件CA1至CA3中的至少一者可被形成為穿過第一層間絕緣層31的下部源極/汲極接觸件及穿過第二層間絕緣層32的上部源極/汲極接觸件。第一源極/汲極通孔VA1及第二源極/汲極通孔VA2可藉由穿過第三層間絕緣層33而分別連接至第一源極/汲極接觸件CA1及第三源極/汲極接觸件CA3，並且共同連接至形成於第一配線層M1中的輸出引腳P21。因此，輸出引腳P21可經由第一源極/汲極通孔VA1及第一源極/汲極接觸件CA1電性連接至第一源極/汲極區SD21，並且經由第二源極/汲極通孔VA2及第三源極/汲極接觸件CA3電性連接至第三源極/汲極區SD23。其中形成有第一源極/汲極通孔VA1及第二源極/汲極通孔VA2的層可被稱為第一通孔層，並且其中形成有輸出引腳P21及第四層間絕緣層34的層可被稱為第一配線層M1。
如圖3B所示，裝置隔離層ISO可形成於基板10上。如下文參照圖3C及圖3D所述，裝置隔離層ISO可將主動區彼此隔離。第一至第四層間絕緣層31至34可形成於裝置隔離層ISO上，並且第三源極/汲極接觸件CA3可穿過第二層間絕緣層32。第一閘極接觸件CB1可藉由穿過第二層間絕緣層32而連接至第二閘電極G2，並且第一閘極通孔VB1可藉由穿過第三層間絕緣層33而連接至第一閘極接觸件CB1及第一輸入引腳P22。因此，第一輸入引腳P22可經由第一閘極通孔VB1及第一閘極接觸件CB1電性連接至第二閘電極G2。在一些實施例中，與圖3B所示不同，可省略第一閘極接觸件CB1，並且第一輸入引腳P22可經由穿過第二層間絕緣層32及第三層間絕緣層33的閘極通孔而電性連接至第二閘電極G2。
參照圖3C，場絕緣層20可形成於基板10上。作為非限制性實例，場絕緣層20可包含二氧化矽（SiO2 ）、氮化矽（SiN）、氮氧化矽（SiON）、碳氧化矽（SiOCN）或其二或更多者的組合。在一些實施例中，如圖3C所示，場絕緣層20可包圍主動圖案（即，鰭）的一些側表面。第一至第四層間絕緣層31至34可形成於場絕緣層20上。第一至第六鰭F1至F6可在場絕緣層20中在X軸方向上延伸，並且六個源極/汲極區SD11至SD61可分別形成於第一至第六鰭F1至F6上。裝置隔離層ISO可在第一至第三鰭F1至F3與第四至第六鰭F4至F6之間在X軸方向上延伸，並且第一主動區RX1及第二主動區RX2可被裝置隔離層ISO隔離。換言之，如圖3C所示，裝置隔離層ISO可在X軸方向上在第三鰭F3與第四鰭F4之間延伸。
第一源極/汲極接觸件CA1可藉由穿過第二層間絕緣層32而連接至三個源極/汲極區SD11、SD21及SD31，且因此，三個源極/汲極區SD11、SD21及SD31可彼此電性連接。此外，第四源極/汲極接觸件CA4可藉由穿過第二層間絕緣層32而連接至三個源極/汲極區SD41、SD51及SD61，且因此，三個源極/汲極區SD41、SD51及SD61可彼此電性連接。第一源極/汲極通孔VA1可藉由穿過第三層間絕緣層33而連接至第一源極/汲極接觸件CA1，並且連接至輸出引腳P21。此外，第三源極/汲極通孔VA3可藉由穿過第三層間絕緣層33而連接至第四源極/汲極接觸件CA4，並且連接至圖案P25，所述圖案P25形成於第一配線層M1中，並且負電源電壓（或地電位）VSS施加至所述圖案P25。在第一配線層M1中，被施加正電源電壓VDD的圖案P24及被施加負電源電壓VSS的圖案P25可在X軸方向上彼此平行延伸，並且輸出引腳P21、第一輸入引腳P22及第二輸入引腳P23亦可形成於第一配線層M1中。
參照圖3D，場絕緣層20可形成於基板10上，並且穿過場絕緣層20的第一至第六鰭F1至F6可與在Y軸方向上延伸的第二閘電極G2相交。作為非限制性實例，第二閘電極G2可包括鈦（Ti）、鉭（Ta）、鎢（W）、鋁（Al）、鈷（Co）或其二或更多者的組合，或者包括例如Si或SiGe等非金屬。此外，第二閘電極G2可藉由堆疊二或更多種導電材料來形成，並且可包括功函數控制層及填充導電層，所述功函數控制層包含例如氮化鈦（TiN）、氮化鉭（TaN）、碳化鈦（TiC）、碳化鉭（TaC）、碳化鈦鋁（TialC）或其二或更多者的組合，所述填充導電層包含W、Al或類似物。
圖4A及圖4B是根據本揭露示例性實施例的IC 40的佈局的平面圖。具體而言，圖4A的平面圖示出IC 40中放置有HP胞元的第一HP行HP1及第二HP行HP2、以及放置有HD胞元的第一HD行HD1。圖4B的平面圖是IC 40中第一HD行HD1及第一HP行HP1的放大圖。
在一些實施例中，介面行可放置於HD行與HP行之間。舉例而言，如圖4A所示，在Y軸方向上延伸的第一介面行IF1可放置於第一HP行HP1與第一HD行HD1之間，並且在Y軸方向上延伸的第二介面行IF2可放置於第一HD行HD1與第二HP行HP2之間。在第一HP行HP1中，HP胞元可被對齊並放置於多個列R21、R22、R23...中，並且在第一HD行HD1中，HD胞元可被對齊並放置於多個列R11、R12、R13、R14...中。在第二HP行HP2中，HP胞元可被對齊並放置於多個列R31、R32、R33...中。此處，行HP1、IF1、HD1、IF2及HP2可在Y軸方向上延伸，且列R21、R22、R23、…、R11、R12、R13、R14、…、R31、R32、R33…可在X軸方向上延伸。
參照圖4B，第一介面行IF1可在第一HP行HP1與第一HD行HD1之間在Y軸方向上延伸。第一HD行HD1可包括被對齊並放置於多個列R11至R14中的多個第一胞元C11至C19，並且所述多個第一胞元C11至C19可包括單高度胞元C11至C14及C16至C19以及多高度胞元C15。此外，第一HP行HP1可包括被對齊並放置於多個列R21、R22及R23中的多個第二胞元C21至C27，並且所述多個第二胞元C21至C27可包括單高度胞元C21至C25及C27以及多高度胞元C26。第一介面行IF1可包括用於介接所述多個第一胞元C11至C19及所述多個第二胞元C21至C27的結構，並且將參照以下附圖描述第一介面行IF1的實例。
圖5A至圖5C是根據本揭露示例性實施例的IC的佈局的平面圖。具體而言，圖5A至圖5C的平面圖示出第一HD行HD1、第一介面行IF1及第一HP行HP1中的閘電極。在下文中，將省略與圖5A至圖5C相關的交疊描述。
參照圖5A，IC 50a可包括第一HP行HP1、第一介面行IF1及第一HD行HD1。第一HD行HD1可包括以第一間距CPP1在Y軸方向上延伸的閘電極，並且第一HP行HP1可包括以第二間距CPP2在Y軸方向上延伸的閘電極。第一介面行IF1可包括閘電極PC（即，介面閘電極），所述閘電極PC與第一HD行HD1的閘電極間隔開第一間距CPP1，並且與第一HP行HP1的閘電極間隔開第二間距CPP2。因此，基於第一介面行IF1的閘電極PC的位置，閘電極之間的間距可自第一HD行HD1改變至第一HP行HP1。
參照圖5B，IC 50b可包括第一HP行HP1、第一介面行IF1及第一HD行HD1。第一介面行IF1可包括與第一HD行HD1的閘電極間隔開第一間距CPP1的第一閘電極PC1及與第一HP行HP1的閘電極間隔開第二間距CPP2的第二閘電極PC2。如圖5B所示，在第一介面行IF1中，第一閘電極PC1及第二閘電極PC2可以大於第一間距CPP1的第二間距CPP2彼此間隔開。在一些實施例中，不同於圖5B，第一閘電極PC1及第二閘電極PC2可以第一間距CPP1彼此間隔開，或者可以大於第一間距CPP1且小於第二間距CPP2的間距彼此間隔開。
參照圖5C，IC 50c可包括第一HP行HP1、第一介面行IF1及第一HD行HD1。第一介面行IF1可包括第一閘電極PC1及第二閘電極PC2，所述第一閘電極PC1及第二閘電極PC2中的每一者在X軸方向上的寬度W較第一HD行HD1的閘電極及第一HP行HP1的閘電極的寬度寬。舉例而言，在第一HD行HD1中在X軸方向上延伸的多個主動圖案可在與第一閘電極PC1相交之後終止，並且在第一HP行HP1中在X軸方向上延伸的多個主動圖案可在與第二閘電極PC2相交之後終止。
圖6是根據本揭露示例性實施例的IC 60的佈局的平面圖。具體而言，圖6的平面圖示出IC 60中的第一HD行HD1、第一介面行IF1及第一HP行HP1。在第一HD行HD1中，多個HD胞元可被對齊並放置於多個列R11至R18中，並且在第一HP行HP1中，多個HP胞元可被對齊並放置於多個列R21至R26中。
IC 60可包括第一導電類型的阱，並且第一導電類型的阱可形成於第二導電類型的基板上。舉例而言，IC 60可形成於P型基板上，並且可包括用於形成PFET的N阱（或N型阱）。如圖6所示，IC 60可包括在第一HD行HD1中在X軸方向上延伸的多個N阱NW11至NW15，並且可包括在第一HP行HP1中在X軸方向上延伸的多個N阱NW21至NW24。第一HD行HD1的N阱NW11至NW15及第一HP行HP1的N阱NW21至NW24可具有相同的電位（例如，正電源電壓）。
第一介面行IF1可包括將第一HD行HD1的N阱NW11至NW15連接至第一HP行HP1的N阱NW21至NW24的N阱NWC。舉例而言，如圖6所示，第一HD行HD1的N阱NW11至NW15及第一HP行HP1的N阱NW21至NW24可進一步延伸至第一介面行IF1中，以與第一介面行IF1的N阱NWC連接，並且第一介面行IF1的N阱NWC可在Y軸方向上延伸，並且將第一HD行HD1的N阱NW11至NW15連接至第一HP行HP1的N阱NW21至NW24。
圖7是根據本揭露示例性實施例的IC 70的佈局的平面圖。具體而言，圖7的平面圖示出積體電路70中的第一HD行HD1、第一介面行IF1及第一HP行HP1。在第一HD行HD1中，多個HD胞元可被對齊並放置於多個列R11至R18中，並且在第一HP行HP1中，多個HP胞元可被對齊並放置於多個列R21至R26中。
IC 70可包括用於向多個胞元提供正電源電壓VDD或負電源電壓（或地電位）的電源軌。舉例而言，如圖7所示，在第一HD行HD1中，用於向多個HD胞元提供正電源電壓VDD的電源軌PR11、PR13、PR15、PR17及PR19可在X軸方向上延伸，並且用於向所述多個HD胞元提供負電源電壓VSS的電源軌PR12、PR14、PR16及PR18可在X軸方向上延伸。類似地，在第一HP行HP1中，用於向多個HP胞元提供正電源電壓VDD的電源軌PR21、PR23、PR25及PR27可在X軸方向上延伸，並且用於向所述多個HP胞元提供負電源電壓VSS的電源軌PR22、PR24及PR26可在X軸方向上延伸。在一些實施例中，電源軌可包括在不同於第一配線層M1的配線層（例如，第三配線層M3）中在X軸方向上延伸的圖案，並且可包括連接不同配線層的圖案的通孔。此外，電源軌可包括在X軸方向上延伸的掩埋圖案（此將在稍後參照圖9進行說明），並且可包括在X軸方向上延伸的源極/汲極接觸件及/或閘極接觸件。在下文中，為便於說明，電源軌被示出為第一配線層M1的圖案，但本揭露的示例性實施例並非僅限於此。
第一介面行IF1可包括將第一HD行HD1的電源軌連接至第一HP行HP1的電源軌的圖案。舉例而言，如圖7所示，第一HD行HD1的所述多個電源軌PR11至PR19及第一HP行HP1的所述多個電源軌PR21至PR27可進一步延伸至第一介面行IF1中，以與第一圖案P71及第二圖案P72連接。第一介面行IF1可包括第一圖案P71，所述第一圖案P71連接至用於提供正電源電壓VDD的電源軌PR11、PR13、PR15、PR17、PR19、PR21、PR23、PR25及PR27，並且在Y軸方向上延伸。此外，第一介面行IF1可包括第二圖案P72，所述第二圖案P72連接至用於提供負電源電壓VSS的電源軌PR12、PR14、PR16、PR18、PR22、PR24及PR26，並且在Y軸方向上延伸。如圖7所示，第一圖案P71及第二圖案P72可分別經由通孔連接至電源軌。在本文中，類似於第一圖案P71及第二圖案P72，被施加正電源電壓VDD或負電源電壓VSS的圖案、在第一介面行IF1中在Y軸方向上延伸的圖案可被稱為電源線。
在連接第一介面行IF1中的電源軌的同時在Y軸方向上延伸的圖案可形成於各種層中。舉例而言，第一介面行IF1可包括在第一配線層M1上方的第二配線層M2中在Y軸方向上延伸的圖案，例如圖7的第一圖案P71及第二圖案P72。此外，在一些實施例中，第一介面行IF1可包括在Y軸方向上延伸的掩埋圖案、閘電極及/或源極/汲極接觸件。在下文中，為便於說明，第一介面行IF1包括在第二配線層M2中在Y軸方向上延伸的圖案，但本揭露的示例性實施例並非僅限於此。
在一些實施例中，第一介面行IF1可包括形成於不同層中的電源線。舉例而言，在第一介面行IF1中，被施加正電源電壓VDD的電源線可形成於第二配線層M2中，而被施加負電源電壓VSS的電源線可包括閘電極及/或源極/汲極接觸件。此外，在一些實施例中，在上述不同層中形成的電源線可在Z軸方向上彼此交疊，且因此，第一介面行IF1的寬度（即其在X軸方向上的長度）可縮短。
圖8A及圖8B是根據本揭露示例性實施例的IC的佈局的平面圖。具體而言，圖8A及圖8B的平面圖分別示出IC 80a及80b中的第一HD行HD1、第一介面行IF1及第一HP行HP1。在第一HD行HD1中，多個HD胞元可被對齊並放置於多個列R11至R18中，並且在第一HP行HP1中，多個HP胞元可被對齊並放置於多個列R21至R26中。相較於圖7的IC 70，圖8A及圖8B的IC 80a及80b中的第一介面行IF1可包括一對圖案，所述一對圖案連接至用於提供相同電源電壓（例如，正電源電壓VDD）的電源軌，並且在Y軸方向上延伸。關於圖8A及圖8B的說明，將省略與關於圖7所作說明相同的說明。
參照圖8A，第一介面行IF1可包括第一圖案P81，所述第一圖案P81連接至用於提供正電源電壓VDD的電源軌PR11、PR13、PR15、PR17及PR19，並且在Y軸方向上延伸。此外，第一介面行IF1可包括第二圖案P82，所述第二圖案P82連接至用於提供正電源電壓VDD的電源軌PR21、PR23、PR25及PR27，並且在Y軸方向上延伸。此外，第一介面行IF1可包括第三圖案P83，所述第三圖案P83連接至用於提供負電源電壓VSS的電源軌PR12、PR14、PR16、PR18、PR22、PR24及PR26，並且在Y軸方向上延伸。如圖8A所示，第一圖案P81、第二圖案P82及第三圖案P83可分別經由通孔連接至電源軌。
第一介面行IF1可包括至少一個在X軸方向上延伸的圖案，所述圖案連接在Y軸方向上延伸的圖案。舉例而言，如圖8A所示，第一介面行IF1可包括第四圖案P84，所述第四圖案P84連接第一圖案P81及第二圖案P82，並在X軸方向上延伸。此外，第一圖案P81可靠近第一HD行HD1形成，且第二圖案P82可靠近第一HP行HP1形成。因此，電源軌PR11、PR13、PR15、PR17及PR19可延伸至第一圖案P81，並且電源軌PR21、PR23、PR25及PR27可延伸至第二圖案P82。因此，在第一介面行IF1中，可減少用於連接電源軌的佈線的擁塞，並且可更容易地滿足設計規則。
為連接在第一介面行IF1中在Y軸方向上延伸的圖案，可在各種層中形成在X軸方向上延伸的圖案。舉例而言，第一介面行IF1可包括在第二配線層M2上方的第三配線層M3中在X軸方向上延伸的圖案，例如圖8A的第四圖案P84。此外，在一些實施例中，第一介面行IF1可包括在不同於第三配線層M3的配線層（例如第一配線層M1）中在X軸方向上延伸的圖案，並且可包括在X軸方向上延伸的掩埋圖案、源極/汲極接觸件及/或矽穿孔。在下文中，為便於說明，第一介面行IF1包括在第三配線層M3中在X軸方向上延伸的圖案，但本揭露的示例性實施例並非僅限於此。
參照圖8B，第一介面行IF1可包括第五圖案P85，所述第五圖案P85連接至用於提供正電源電壓VDD的電源軌PR11、PR13、PR15、PR17及PR19，並且在Y軸方向上延伸。此外，第一介面行IF1可包括第六圖案P86，所述第六圖案P86連接至用於提供正電源電壓VDD的電源軌PR21、PR23、PR25及PR27，並且在Y軸方向上延伸。此外，第一介面行IF1可包括第七圖案P87，所述第七圖案P87連接至用於提供負電源電壓VSS的電源軌PR12、PR14、PR16及PR18，並且在Y軸方向上延伸。此外，第一介面行IF1可包括第八圖案P88，所述第八圖案P88連接至用於提供負電源電壓VSS的電源軌PR22、PR24及PR26，並且在Y軸方向上延伸。如圖8B所示，第五至第八圖案P85至P88可經由通孔分別連接至電源軌。
如圖8B所示，在第一介面行IF1中，被施加負電源電壓VSS的第七圖案P87及第八圖案P88可形成於被施加正電源電壓VDD的第五圖案P85與第六圖案P86之間。在一些實施例中，與圖8B不同，被施加正電源電壓VDD的第五圖案P85及第六圖案P86可形成於被施加負電源電壓VSS的第七圖案P87與第八圖案P88之間。另外，第一介面行IF1可包括連接第五圖案P85及第六圖案P86並在X軸方向上延伸的圖案、以及連接第七圖案P87及第八圖案P88並在X軸方向上延伸的圖案。
相較於圖7的第一介面行IF1，圖8A及圖8B的第一介面行IF1可包括在Y軸方向上延伸的附加圖案，且因此，電源軌可更簡單地連接。舉例而言，在圖8A及圖8B的第一介面行IF1中，可省略例如圖7中彼此相鄰的兩個電源軌PR14及PR23等結構。
圖9是根據本揭露示例性實施例的IC 90的佈局的視圖。具體而言，圖9的上部部分示出IC 90的平面圖，且圖9的下部部分示出在平面圖中沿著線X3-X3’截取的IC 90的剖視圖。多個HD胞元可在第一HD行HD1中被對齊並放置於多個列R11及R12中，並且多個HP胞元可在第一HP行HP1中被對齊並放置於多個列R21及R22中。
參照圖9的上部部分，多個電源軌PR11至PR13可在第一HD行HD1中在X軸方向上延伸，並且多個電源軌PR21至PR23可在第一HP行HP1中在X軸方向上延伸。在第一介面行IF1中，第一至第四圖案P91至P94可在Y軸方向上延伸，並且第一至第四圖案P91至P94中的每一者可經由通孔連接至第一HD行HD1的所述多個電源軌PR11至PR13及第一HP行HP1的所述多個電源軌PR21至PR23中的至少一者。
在第一介面行IF1中，在Y軸方向上延伸的圖案可經由矽穿孔（through silicon via，TSV）連接至掩埋圖案。掩埋圖案可指在基板10下方形成的圖案，並且包括掩埋圖案的電源軌可被稱為掩埋電源軌。如圖9所示，第一圖案P91可經由通孔、電源軌PR12及第一TSV TSV1連接至第一掩埋圖案BP1。此外，第四圖案P94可經由通孔、電源軌PR22及第二TSV TSV2連接至第二掩埋圖案BP2。
圖10是根據本揭露示例性實施例的製作IC的方法的流程圖。具體而言，圖10的流程圖示出製作包括混合行塊的IC的方法的實例。如圖10所示，製作IC的方法可包括多個操作S20、S40、S60及S80。
胞元庫（或標準胞元庫）D12可包括關於胞元的資訊，例如功能資訊、特性資訊及佈局資訊。如圖10所示，胞元庫D12可包括定義HD胞元的第一資料D_HD、定義HP胞元的第二資料D_HP及定義預放置胞元的第三資料D_PP。舉例而言，第一資料D_HD可定義具有第一高度H1或對應於第一高度H1的倍數的高度的HD胞元，且第二資料D_HP可定義具有第二高度H2或對應於第二高度H2的倍數的高度的HP胞元。此外，第三資料D_PP可定義在放置HD胞元及HP胞元之前放置的預放置胞元。在一些實施例中，預放置胞元可包括不實行邏輯操作的非功能胞元。舉例而言，預放置胞元可包括阱分接頭、基板分接頭、填充器、去耦胞元（decap cell）、功率開關胞元及類似物。
在操作S20中，可實行自暫存器轉移層（register transfer level，RTL）資料D11產生網路連線表D13的邏輯合成操作。舉例而言，半導體設計工具（例如，邏輯合成工具）可藉由參照胞元庫D12對RTL資料D11實行邏輯合成來產生包括位元流或網路連線表的網路連線表D13，RTL資料D11由例如超高速積體電路（very high-speed integrated circuit，VHSIC）硬體描述語言（VHSIC hardware description language，VHDL）或Verilog等硬體描述語言（hardware description language，HDL）生成。半導體設計工具可基於IC的要求自胞元庫D12中選擇HD胞元或HP胞元。舉例而言，當訊號路徑的定時具有裕度時，半導體設計工具可在提供相同功能的HD胞元與HP胞元之間選擇HD胞元。
在操作S40中，可實行自網路連線表D13產生佈局資料D15的佈局及佈線（place and route，P&R）操作。舉例而言，對於IC的平面佈置圖而言，半導體設計工具（例如，P&R工具）可定義將要放置HD胞元的HD行及將要放置HP胞元的HP行。在藉由參照胞元庫D12放置預放置胞元之後，半導體設計工具可基於網路連線表D13將HD胞元放置於HD行中，並將HP胞元放置於HP行中。半導體設計工具可產生電性連接所放置的胞元的輸出引腳及輸入引腳的互連，並且產生定義所放置的胞元及所產生的互連的佈局資料D15。佈局資料D15可具有例如圖形設計系統II（graphic design system II，GDSII）的格式，並且包括胞元及互連的幾何資訊。
半導體設計工具可在對胞元進行佈局及佈線時參照設計規則D14。設計規則D14可包括IC的佈局必須遵守的要求。舉例而言，設計規則D14可包括對圖案之間的空間、圖案的最小寬度、配線層的佈線方向及類似物的要求。如圖10所示，設計規則D14可包括第一規則組R1及第二規則組R2，所述第二規則組R2包括比第一規則組R1更寬鬆的要求。在一些實施例中，介面行可包括預放置胞元，且因此半導體設計工具可在對HD胞元與HP胞元之間的介面胞元實行佈局及佈線時參照第一規則組R1。操作S40單獨或者操作S20及S40兩者可被稱為設計IC的方法，並且以下將參照圖11描述操作S40的實例。
在操作S60中，可實行製造遮罩的操作。舉例而言，用於校正由微影中的光特性引起的例如折射等畸變現象的光學鄰近校正（optical proximity correction，OPC）可應用於佈局資料D15。遮罩上的圖案可被定義為基於應用了OPC的資料在多個層中形成圖案，並且可製造用於形成所述多個層的相應圖案的至少一個遮罩（或光遮罩）。在一些實施例中，可在操作S60中限制性地修改IC的佈局，並且在操作S60中限制性地修改IC是用於最佳化IC的結構的後處理，並且可被稱為設計拋光。
在操作S80中，可實行製作IC的操作。舉例而言，可藉由使用在操作S60中製造的至少一個遮罩來圖案化多個層來製作IC。製程前段（front-end-of-line，FEOL）製程可包括平坦化及清洗晶圓、形成溝槽、形成阱、形成閘電極以及形成源極及汲極，並且可藉由FEOL製程在基板上形成個別裝置，例如電晶體、電容器及電阻器。此外，製程後段（back-end-of-line，BEOL）製程可包括對閘極、源極及汲極區進行矽化、添加介電質、實行平坦化、形成孔、添加金屬層、形成通孔、形成鈍化層及類似物，並且可藉由BEOL製程互連個別裝置，例如電晶體、電容器及電阻器。在一些實施例中，可在FEOL製程與BEOL製程之間實行製程中段（middle-of line，MOL）製程，並且可在個別裝置上形成接觸件。此後，可將IC封裝在半導體封裝中，並用作各種應用的組件。
圖11是根據本揭露示例性實施例的設計IC的方法的流程圖。具體而言，圖11的流程圖是圖10的操作S40的實例。如以上參照圖10所述，在圖11的操作S40’中，可實行P&R。如圖11所示，操作S40’可包括多個操作S41至S45，並且在下文中，將參照圖10描述圖11。
參照圖11，在操作S41中，可獲得輸入資料。輸入資料可包括關於HD胞元及HP胞元的資訊，並且可為例如圖10的網路連線表D13。網路連線表D13可自由胞元庫D12定義的HD胞元及HP胞元中定義實際包括在IC中的HD胞元及HP胞元，且因此，HD行及HP行可取決於網路連線表D13。
在操作S42中，可定義至少一個HD行及至少一個HP行。舉例而言，半導體設計工具可定義用於放置由網路連線表D13定義的HD胞元及HP胞元的至少一個HD行及至少一個HP行中的每一者的位置、大小（即，在X軸方向上的長度）、放置等。因此，可在所定義的HD行與所定義的HP行之間定義介面行。在隨後的操作S43、S44及S45中，可生成介面行的結構。在一些實施例中，操作S43、S44及S45中的至少兩者可並行實行。
在操作S43中，可將預放置胞元放置於介面行中。舉例而言，半導體設計工具可將預放置胞元放置於在操作S42中定義的介面行中，且因此，介面行可為為預放置胞元保留的單獨空間。在一些實施例中，當放置預放置胞元時，半導體設計工具可參照輸入資料，即網路連線表D13。舉例而言，作為預放置胞元中的一者，功率開關胞元可根據指示低功率模式的控制訊號來阻擋被供應至相鄰的HD胞元及HP胞元的正電源電壓VDD或負電源電壓VSS。網路連線表D13可定義支持低功率模式的HD胞元及HP胞元，並且半導體設計工具可將功率開關胞元放置於靠近HD胞元及HP胞元的介面行中。此外，作為放置於介面行中的預放置胞元的實例，稍後將參照圖12描述阱分接頭及基板分接頭。
在操作S44中，可在介面行中互連電源軌。舉例而言，半導體設計工具可產生在介面行中在Y軸方向上延伸的至少一個圖案，並且可產生用於將至少一個圖案連接至電源軌的通孔。如以上參照圖7所述，可產生在Y軸方向上延伸的兩個圖案，並且如以上參照圖8A所述，可產生在Y軸方向上延伸的三個圖案。如以上參照圖8B所述，可產生在Y軸方向上延伸的四個圖案。此外，稍後將參照圖12描述在介面行中在Y軸方向上延伸的大量圖案的實例。
在操作S45中，可在介面行中互連阱。舉例而言，如以上參照圖6所述，半導體設計工具可產生在Y軸方向上延伸的阱，介面行中的阱連接在HD行及HP行中在X軸方向上延伸的阱。
如圖11所示，在操作S44及S45中，可參照設計規則D14的第二規則組R2。如以上參照圖10所述，第二規則組R2可包括較設計規則D14的第一規則組R1更寬鬆的要求，且因此，在介面行中，電源軌的互連及阱的互連可基於更寬鬆的要求。舉例而言，可減少或消除第二規則組R2中具有相同電位的圖案之間的空間，並且可放鬆或消除對阱的緩進（jog）及/或鰭的終止的要求。如以上參照附圖所述，與其中放置有實行邏輯操作的HP胞元及HD胞元的HP行及HD行不同，介面行中電源軌的互連及阱的互連可發生在與實行邏輯操作的HP胞元及HD胞元間隔開的位置處。因此，即使電源軌的互連及阱的互連是基於更寬鬆的要求，對HD胞元及HP胞元的影響亦可為有限的。因此，由於第二規則組R2包括更寬鬆的要求，故可以高自由度設計介面行。
圖12是根據本揭露示例性實施例的IC 120的佈局的平面圖。具體而言，圖12的平面圖示出IC 120中的第一HD行HD1、第一介面行IF1及第一HP行HP1。在第一HD行HD1中，多個HD胞元可被對齊並放置於多個列R11至R18中，並且在第一HP行HP1中，多個HP胞元可被對齊並放置於多個列R21至R26中。
第一介面行IF1可包括在Y軸方向上延伸以連接電源軌的第一至第八圖案P121至P128。即，第一介面行IF1可包括第三圖案P123、第四圖案P124、第七圖案P127及第八圖案P128作為被施加正電源電壓VDD的兩對圖案，並且可包括第一圖案P121、第二圖案P122、第五圖案P125及第六圖案P126作為被施加負電源電壓VSS的兩對圖案。
IC 120可包括放置於第一介面行IF1中的至少一個阱分接頭及/或基板分接頭。阱分接頭可向阱提供自外部供應的電壓，以偏置阱。舉例而言，N阱分接頭可包括被施加正電源電壓VDD的N+摻雜區，所述N+摻雜區與N阱接觸。此外，基板分接頭可向基板提供自外部供應的電壓，以偏置基板。舉例而言，用於P型基板的基板分接頭可包括被施加負電源電壓VSS的P+摻雜區，所述P+摻雜區與基板接觸。
參照圖12，第一介面行IF1可包括在Y軸方向上延伸以連接第一HD行HD1的N阱及第一HP行HP1的N阱的N阱NWC，並且可包括形成於N阱NWC上的N阱分接頭C2。此外，第一介面行IF1可包括形成於N個阱之間並在X軸方向上延伸的基板分接頭C1、C3及C4。如圖12所示，基板分接頭C1、C3及C4可放置於N阱NWC的左側及右側，且因此，N阱分接頭可放置於基板分接頭C1、C3及C4之間。
在一些實施例中，阱分接頭及基板分接頭可各自放置於第一介面行IF1中在Y軸方向上延伸的圖案與在X軸方向上延伸的電源軌相交的點處。舉例而言，如圖12所示，可將N阱分接頭C2放置於在第一HD行HD1的兩個列R12與R13之間的邊界上方延伸的電源軌與第三圖案P123及第四圖案P124相交的點處。此外，如圖12所示，基板分接頭C1可放置於在第一HP行HP1的兩個列R21與R22之間的邊界上方延伸的電源軌與第一圖案P121及第二圖案P122相交的點處。
圖13是根據本揭露示例性實施例的IC 130的佈局的平面圖。具體而言，圖13的平面圖示意性地示出包括多個塊的IC 130的佈局。
參照圖13，IC 130可包括第一至第三塊B1至B3。塊可指示獨立設計及形成的佈局的單元。舉例而言，IC 130可實行各種功能，並且第一至第三塊B1至B3中的每一者可被設計成實行各種功能中的至少一者。在一些實施例中，第一至第三塊B1至B3中的每一者可由獨立的網路連線表形成，並且動態電壓頻率縮放（dynamic voltage frequency scaling，DVFS）可獨立地應用於其。
如圖13所示，第一至第三塊B1至B3可具有不同的行配置。舉例而言，第一至第三塊B1至B3可藉由參照定義多個HD胞元及多個HP胞元的公共胞元庫來設計，但其中放置HD胞元的HD行及其中放置HP胞元的HP行可在第一至第三塊B1至B3中的每一者中以不同方式定義。如圖13所示，第一塊B1及第二塊B2可為混合行塊，且第三塊B3可為HD塊。在第一塊B1及第二塊B2中，以上參照附圖描述的介面行可放置於HP行與HD行之間。因此，IC 130可提供最佳化的面積及效能。
圖14是根據本揭露示例性實施例的系統晶片（SoC）140的方塊圖。系統晶片140是半導體裝置，並且可包括根據本揭露的示例性實施例的IC。藉由在單個晶片中實施複雜的功能塊（例如，執行各種功能的智慧財產（IP）塊）來獲得SoC 140，並且可藉由設計根據本揭露的示例性實施例的IC的方法來設計SoC 140，且因此，可達成用於提供最佳化的面積及效能的SoC 140。參照圖14，系統晶片140可包括數據機142、顯示控制器143、記憶體144、外部記憶體控制器145、中央處理單元（central processing unit，CPU）146、異動單元（transaction unit）147、電源管理積體電路（power management integrated circuit，PMIC）148及圖形處理單元（graphics processing unit，GPU）149，並且SoC 140的功能塊可經由系統匯流排141相互通訊。
能夠通常控制頂層的SoC 140的操作的CPU 146可控制其他功能塊（即，數據機142、顯示控制器143、記憶體144、外部記憶體控制器145、異動單元147、PMIC 148及GPU 149）的操作。數據機142可對自SoC 140外部接收的訊號進行解調變，或者對在SoC 140內部產生的訊號進行調變，並將經調變的訊號發送至外部。外部記憶體控制器145可控制向連接至SoC 140的外部記憶體裝置傳輸資料及自所述外部記憶體裝置接收資料的操作。舉例而言，儲存在外部記憶體裝置中的程式及/或資料可在外部記憶體控制器145的控制下被提供至CPU 146或GPU 149。GPU 149可執行與圖形處理相關聯的程式指令。GPU 149可經由外部記憶體控制器145接收圖形資料，並且經由外部記憶體控制器145將由GPU 149處理的圖形資料發送至SoC 140的外部。異動單元147可監控每一功能塊的資料異動，並且在異動單元147的控制下，PMIC 148可控制將要供應至每一功能塊的電力。顯示控制器143可藉由控制顯示器而將在SoC 140內部產生的資料傳輸至SoC 140外部的顯示器（或顯示裝置）。記憶體144可包括非揮發性記憶體（例如電可擦除可編程唯讀記憶體（electrically erasable programmable read-only memory，EEPROM）或快閃記憶體）或者揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM）或靜態隨機存取記憶體（static random access memory，SRAM））。
圖15是根據本揭露示例性實施例的包括儲存程式的記憶體的計算系統150的方塊圖。在設計IC的方法（在一些實施例中，例如圖10的方法及/或圖11的方法）中所包括的操作中的至少一些操作可由計算系統150（或電腦）實行。
計算系統150可為固定的計算系統（例如桌上型電腦、工作站或伺服器）或者可攜式計算系統（例如，膝上型電腦）。如圖15所示，計算系統150可包括處理器151、輸入/輸出裝置152、網路介面153、隨機存取記憶體（random access memory，RAM）154、唯讀記憶體（read only memory，ROM）155及儲存器156。處理器151、輸入/輸出裝置152、網路介面153、RAM 154、ROM 155及儲存器156可連接至匯流排157，並經由匯流排157彼此通訊。
處理器151可被稱為處理單元，並且包括能夠執行任意指令集（例如，英特爾架構-32（Intel Architecture-32，IA-32）、64位元擴展IA-32、x86-64、PowerPC、Sparc、每秒百萬指令（million instructions per second，MIPS）、高級精簡指令集電腦（reduced instruction set computer，RISC）機器（advanced RISC machine，ARM）或IA-64）的至少一個核心，例如微處理器、應用處理器（application processor，AP）、數位訊號處理器（digital signal processor，DSP）及GPU。舉例而言，處理器151可經由匯流排157存取記憶體，即RAM 154或ROM 155，並執行儲存在RAM 154或ROM 155中的指令。
RAM 154可儲存用於設計根據本揭露示例性實施例的IC的方法的程式154_1或者程式154_1的至少一部分，並且程式154_1可允許處理器151實行在設計IC的方法（例如，圖10的方法及/或圖11的方法）中所包括的操作中的至少一些操作。舉例而言，程式154_1可包括可由處理器151執行的多個指令，並且包括在程式154_1中的所述多個指令可允許處理器151實行包括在例如圖11的流程圖中的操作中的至少一些操作。
即使當供應至計算系統150的電源被切斷時，儲存器156可能亦不會丟失儲存的資料。舉例而言，儲存器156可包括非揮發性記憶體裝置或儲存媒體，例如磁帶、光碟或磁碟。此外，儲存器156可自計算系統150拆卸。根據本揭露的示例性實施例，儲存器156可儲存程式154_1，並且在由處理器151執行程式154_1之前，可將程式154_1或程式154_1的至少一部分自儲存器156加載至RAM 154。作為另一選擇，儲存器156可儲存由程式語言生成的文件，並且由編譯器或類似物自所述文件產生的程式154_1或者程式154_1的至少一部分可被加載至RAM 154。此外，如圖15所示，儲存器156可包括資料庫156_1，並且資料庫156_1可含有設計IC所需的資訊，例如圖10的胞元庫D12及/或設計規則D14。
儲存器156可儲存將由處理器151處理的資料或者由處理器151處理過的資料。即，根據程式154_1，處理器151可藉由處理儲存在儲存器156中的資料來產生資料，並將所產生的資料儲存在儲存器156中。舉例而言，儲存器156可儲存圖10的RTL資料D11、網路連線表D13及/或佈局資料D15，並儲存圖11的輸入資料。
輸入/輸出裝置152可包括例如鍵盤及定點裝置等輸入裝置，並且包括例如顯示裝置及列印機等輸出裝置。舉例而言，經由輸入/輸出裝置152，使用者可觸發由處理器151執行的程式154_1，輸入圖10的RTL資料D11及/或網路連線表D13以及圖11的輸入資料，及/或檢查圖10的佈局資料D15。
網路介面153可提供對計算系統150外部的網路的存取。舉例而言，網路可包括多個計算系統及通訊鏈路，並且通訊鏈路可包括有線鏈路、光學鏈路、無線電鏈路或其他任意類型的鏈路。
儘管已參照本揭露的實施例具體示出並描述了本揭露，但應理解，在不背離以下申請專利範圍的精神及範圍的情況下，可對其作出形式及細節上的各種改變。
10:基板 20:場絕緣層 31:第一層間絕緣層 32:第二層間絕緣層 33:第三層間絕緣層 34:第四層間絕緣層 40、50a、50b、50c、60、70、80a、80b、90、120、130:積體電路（IC） 140:系統晶片（SoC） 141:系統匯流排 142:數據機 143:顯示控制器 144:記憶體 145:外部記憶體控制器 146:中央處理單元（CPU） 147:異動單元 148:電源管理積體電路（PMIC） 149:圖形處理單元（GPU） 150:計算系統 151:處理器 152:輸入/輸出裝置 153:網路介面 154:隨機存取記憶體（RAM） 154_1:程式 155:唯讀記憶體（ROM） 156:儲存器 156_1:資料庫 157:匯流排 A:第一輸入 B:第二輸入 B1:第一塊 B2:第二塊 B3:第三塊 BP1:第一掩埋圖案 BP2:第二掩埋圖案 C01:第一胞元/HD胞元 C02:第二胞元/HP胞元 C1、C3、C4:基板分接頭 C2:N阱分接頭 C11、C12、C13、C14、C16、C17、C18、C19:第一胞元/單高度胞元 C15、C26:胞元/多高度胞元 C21、C22、C23、C24、C25、C27:第二胞元/單高度胞元 CA1:第一源極/汲極接觸件 CA2:第二源極/汲極接觸件 CA3:第三源極/汲極接觸件 CA4:第四源極/汲極接觸件 CB1:第一閘極接觸件 CPP1:第一間距/間距 CPP2:第二間距/間距 D11:暫存器轉移層（RTL）資料 D12:胞元庫/標準胞元庫 D13:網路連線表 D14:設計規則 D15:佈局資料 D_HD:第一資料 D_HP:第二資料 D_PP:第三資料 F1:第一鰭 F2:第二鰭 F3:第三鰭 F4:第四鰭 F5:第五鰭 F6:第六鰭 FP1、FP2:間距 G1、PC1:第一閘電極 G2、PC2:第二閘電極 H1:第一高度 H2:第二高度 HD1:第一HD行/行 HP1:第一HP行/行 HP2:第二HP行/行 IF1:第一介面行/行 IF2:第二介面行/行 ISO:裝置隔離層 M1:第一配線層 M2:第二配線層 M3:第三配線層 NAND2:雙輸入反及（NAND）閘 NW11、NW12、NW13、NW14、NW15:第一HD行的N阱 NW21、NW22、NW23、NW24:第一HP行的N阱 NWC:第一介面行的N阱/N阱 O:輸出 P21:輸出引腳 P22:第一輸入引腳 P23:第二輸入引腳 P24、P25:圖案 P71、P81、P91、P121:第一圖案 P72、P82、P92、P122:第二圖案 P83、P93、P123:第三圖案 P84、P94、P124:第四圖案 P85、P125:第五圖案 P86、P126:第六圖案 P87、P127:第七圖案 P88、P128:第八圖案 PC:閘電極 PR11、PR12、PR13、PR14、PR15、PR16、PR17、PR18、PR19、PR21、PR22、PR23、PR24、PR25、PR26、PR27:電源軌 R1:第一規則組 R2:第二規則組 R11、R12、R13、R14、R15、R16、R17、R18、R21、R22、R23、R24、R25、R26、R31、R32、R33:列 RX1:第一主動區 RX2:第二主動區 S20、S40、S40’、S41、S42、S43、S44、S45、S60、S80:操作 SD11、SD31、SD41、SD51、SD61:源極/汲極區 SD21:第一源極/源極/汲極區 SD22:第二源極/汲極區 SD23:第三源極/源極/汲極區 TSV1:第一TSV TSV2:第二TSV VA1:第一源極/汲極通孔 VA2:第二源極/汲極通孔 VA3:第三源極/汲極通孔 VB1:第一閘極通孔 VDD:正電源電壓 VSS:負電源電壓/地電位 W、W1、W2:寬度 X、Y、Z:方向 X1-X1’、X2-X2’、X3-X3’、Y1-Y1’、Y2-Y2’:線
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的實施例，在附圖中： 圖1是根據實施例的胞元的視圖。 圖2是示出根據實施例的積體電路（IC）的效能與面積之間的關係的曲線圖。 圖3A至圖3D是根據實施例的胞元的結構的剖視圖。 圖4A及圖4B是根據實施例的IC的佈局的平面圖。 圖5A至圖5C是根據實施例的IC的佈局的平面圖。 圖6是根據實施例的IC的佈局的平面圖。 圖7是根據實施例的IC的佈局的平面圖。 圖8A及圖8B是根據實施例的IC的佈局的平面圖。 圖9是根據實施例的IC的佈局的視圖。 圖10是根據實施例的製作IC的方法的流程圖。 圖11是根據實施例的設計IC的方法的流程圖。 圖12是根據實施例的IC的佈局的平面圖。 圖13是根據實施例的IC的佈局的平面圖。 圖14是根據實施例的系統晶片（system on chip，SoC）的方塊圖。 圖15是根據實施例的包括儲存程式的記憶體的計算系統的方塊圖。
40:積體電路(IC)
C11、C12、C13、C14、C16、C17、C18、C19:第一胞元/單高度胞元
C15、C26:胞元/多高度胞元
C21、C22、C23、C24、C25、C27:第二胞元/單高度胞元
HD1:第一HD行/行
HP1:第一HP行/行
IF1:第一介面行/行
R11、R12、R13、R14、R21、R22、R23:列
W1、W2:寬度
X、Y、Z:方向

Claims (20)

  1. 一種積體電路（IC），包括： 第一行，其中多個第一胞元被對齊並放置在多個第一列中，所述多個第一列中的每一第一列具有第一寬度並在第一水平方向上延伸，所述第一行包括在垂直於所述第一水平方向的第二水平方向上以第一間距延伸的多個第一閘電極； 第二行，其中多個第二胞元被對齊並放置在多個第二列中，所述多個第二列中的每一第二列具有第二寬度並在所述第一水平方向上延伸，所述第二行包括在所述第二水平方向上以第二間距延伸的多個第二閘電極；以及 介面行，在所述第一行與所述第二行之間在所述第二水平方向上延伸，所述介面行包括在所述第二水平方向上延伸的至少一個介面閘電極， 其中所述至少一個介面閘電極包括以下中的至少一者： 第一介面閘電極，與所述多個第一閘電極中的外部第一閘電極間隔開所述第一間距；以及 第二介面閘電極，與所述多個第二閘電極中的外部第二閘電極間隔開所述第二間距。
  2. 如請求項1所述的積體電路，其中所述至少一個介面閘電極包括所述第一介面閘電極，並且 其中所述第一介面閘電極與所述多個第二閘電極中的所述外部第二閘電極間隔開所述第二間距。
  3. 如請求項1所述的積體電路，其中所述至少一個介面閘電極包括所述第一介面閘電極及所述第二介面閘電極。
  4. 如請求項3所述的積體電路，其中所述第一介面閘電極及所述第二介面閘電極在所述第二水平方向上延伸，並且藉由所述第一間距或所述第二間距分開。
  5. 如請求項1所述的積體電路，其中所述第一行包括多個第一阱，所述多個第一阱具有第一導電類型並且在所述第一水平方向上彼此平行延伸， 其中所述第二行包括多個第二阱，所述多個第二阱具有所述第一導電類型並且在所述第一水平方向上彼此平行延伸，並且 其中所述介面行包括第三阱，所述第三阱具有所述第一導電類型並且將所述多個第一阱中的至少一個第一阱連接至所述多個第二阱中的至少一個第二阱。
  6. 如請求項1所述的積體電路，其中所述第一行包括被配置成向所述多個第一胞元提供第一電源電壓或第二電源電壓的多個第一電源軌，所述多個第一電源軌在所述第一水平方向上彼此平行延伸，並且 其中所述介面行包括： 第一電源線，連接至所述多個第一電源軌的第一組並在所述第二水平方向上延伸，所述多個第一電源軌的所述第一組被配置成提供所述第一電源電壓；以及 第二電源線，連接至所述多個第一電源軌的第二組並在所述第二水平方向上延伸，所述多個第一電源軌的所述第二組被配置成提供所述第二電源電壓。
  7. 如請求項6所述的積體電路，其中所述第二行包括被配置成向所述多個第二胞元提供所述第一電源電壓或所述第二電源電壓的多個第二電源軌，所述多個第二電源軌在所述第一水平方向上彼此平行延伸，並且 其中所述介面行包括： 第三電源線，連接至所述多個第二電源軌的第一組並在所述第二水平方向上延伸，所述多個第二電源軌的所述第一組被配置成提供所述第一電源電壓；以及 第四電源線，連接至所述多個第二電源軌的第二組並在所述第二水平方向上延伸，所述多個第二電源軌的所述第二組被配置成提供所述第二電源電壓。
  8. 如請求項7所述的積體電路，其中所述介面行包括： 至少一個第一導電圖案，在所述第一水平方向上延伸，並將所述第一電源線連接至所述第三電源線；以及 至少一個第二導電圖案，在所述第一水平方向上延伸，並將所述第二電源線連接至所述第四電源線。
  9. 如請求項6所述的積體電路，其中所述第二行包括被配置成向所述多個第二胞元提供所述第一電源電壓或所述第二電源電壓的多個第二電源軌，所述多個第二電源軌在所述第一水平方向上彼此平行延伸， 其中所述第一電源線連接至所述多個第二電源軌的第一組，所述多個第二電源軌的所述第一組被配置成提供所述第一電源電壓， 其中所述第二電源線連接至所述多個第二電源軌的第二組，所述多個第二電源軌的所述第二組被配置成提供所述第二電源電壓，並且 其中所述第一電源線及所述第二電源線形成在所述介面行的不同導電層中。
  10. 如請求項1所述的積體電路，其中所述介面行包括預放置胞元。
  11. 如請求項10所述的積體電路，其中所述預放置胞元包括： 至少一個阱分接頭，被配置成向阱提供第一電源電壓；以及 至少一個基板分接頭，被配置成向基板提供第二電源電壓。
  12. 一種積體電路（IC），包括： 第一行，包括多個第一電源軌，所述多個第一電源軌中的每一第一電源軌被配置成向多個第一胞元提供第一電源電壓或第二電源電壓，並且在第一水平方向上以第一間距延伸； 第二行，包括多個第二電源軌，所述多個第二電源軌被配置成向多個第二胞元提供所述第一電源電壓或所述第二電源電壓，並且在所述第一水平方向上以第二間距延伸；以及 介面行，在所述第一行與所述第二行之間在垂直於所述第一水平方向的第二水平方向上延伸， 其中所述介面行包括： 第一電源線，連接至所述多個第一電源軌的第一組並在所述第二水平方向上延伸，所述多個第一電源軌的所述第一組被配置成提供所述第一電源電壓； 第二電源線，連接至所述多個第二電源軌的第一組並在所述第二水平方向上延伸，所述多個第二電源軌的所述第一組被配置成提供所述第一電源電壓；以及 至少一個第一導電圖案，在所述第一水平方向上延伸並將所述第一電源線連接至所述第二電源線。
  13. 如請求項12所述的積體電路，其中所述介面行更包括第三電源線，所述第三電源線連接至所述多個第一電源軌的第二組及所述多個第二電源軌的第二組並在所述第二水平方向上延伸，所述多個第一電源軌的所述第二組及所述多個第二電源軌的所述第二組被配置成提供所述第二電源電壓。
  14. 如請求項12所述的積體電路，其中所述介面行更包括： 第三電源線，連接至所述多個第一電源軌的第二組並在所述第二水平方向上延伸，所述多個第一電源軌的所述第二組被配置成提供所述第二電源電壓； 第四電源線，連接至所述多個第二電源軌的第二組並在所述第二水平方向上延伸，所述多個第二電源軌的所述第二組被配置成提供所述第二電源電壓；以及 至少一個第二導電圖案，在所述第一水平方向上延伸，並將所述第三電源線連接至所述第四電源線。
  15. 如請求項12所述的積體電路，其中所述多個第一電源軌及所述多個第二電源軌中的每一電源軌包括以下中的至少一者： 第二導電圖案，掩埋於基板中並在所述第一水平方向上延伸； 源極/汲極接觸件，在所述第一水平方向上延伸；以及 第三導電圖案，在第一配線層中在所述第一水平方向上延伸。
  16. 如請求項12所述的積體電路，其中所述第一電源線及所述第二電源線中的每一者包括以下中的至少一者： 第二導電圖案，掩埋於基板中並在所述第二水平方向上延伸； 閘電極，在所述第二水平方向上延伸； 源極/汲極接觸件，在所述第二水平方向上延伸；以及 第三導電圖案，在第一配線層上方的第二配線層中在所述第二水平方向上延伸。
  17. 如請求項12所述的積體電路，其中所述至少一個第一導電圖案包括以下中的至少一者： 第二導電圖案，掩埋於基板中並在所述第一水平方向上延伸； 源極/汲極接觸件，在所述第一水平方向上延伸； 第三導電圖案，在第一配線層中在所述第一水平方向上延伸； 第四導電圖案，在所述第一配線層上方的第二配線層上方的第三配線層中在所述第一水平方向上延伸；以及 矽穿孔，將所述第一電源線及所述第二電源線中的至少一者連接至掩埋於所述基板中的第五導電圖案， 其中所述第一電源線設置於所述第一配線層中，並且所述第二電源線設置於所述第二配線層中。
  18. 一種積體電路（IC），包括： 第一行，包括在多個第一列中對齊的多個第一胞元，所述多個第一列中的每一第一列具有第一寬度並在第一水平方向上延伸； 第二行，包括在多個第二列中對齊的多個第二胞元，所述多個第二列中的每一第二列具有第二寬度並在所述第一水平方向上延伸；以及 介面行，在所述第一行與所述第二行之間在垂直於所述第一水平方向的第二水平方向上延伸， 其中所述介面行包括： 至少一個阱分接頭，被配置成向阱提供第一電源電壓；以及 至少一個基板分接頭，被配置成向基板提供第二電源電壓。
  19. 如請求項18所述的積體電路，其中所述至少一個基板分接頭包括： 多個第一基板分接頭，在所述第二水平方向上對齊；以及 多個第二基板分接頭，在所述第二水平方向上對齊， 其中所述至少一個阱分接頭放置於所述多個第一基板分接頭與所述多個第二基板分接頭之間。
  20. 如請求項18所述的積體電路，其中所述介面行包括至少一個電源開關胞元，所述至少一個電源開關胞元被配置成選擇性地切斷提供至所述多個第一胞元及所述多個第二胞元中的至少一些胞元的所述第一電源電壓或所述第二電源電壓。
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