CN114078835A - 包括不同高度的单元的集成电路 - Google Patents

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Abstract

一种集成电路包括：第一列，包括被排列和放置在多个第一行中的多个第一单元，每个第一行具有第一宽度并在第一水平方向上延伸；第二列，包括被排列和放置在多个第二行中的多个第二单元，每个第二行具有第二宽度并在第一水平方向上延伸；以及接口列，在第一列和第二列之间在垂直于第一水平方向的第二水平方向上延伸，其中接口列包括配置为向阱提供第一电源电压的至少一个阱抽头和配置为向衬底提供第二电源电压的至少一个衬底抽头。

Description

包括不同高度的单元的集成电路
技术领域
本公开涉及集成电路(IC)，更具体地，涉及包括不同高度的单元的IC和设计该IC的方法。
背景技术
由于半导体工艺的发展，IC可以具有高集成度，并且IC还可能需要具有高性能。例如，诸如晶体管的小尺寸器件可以减小IC的面积，并且可能期望大尺寸器件来提高IC的操作速度。因此，为了实现IC所需的功能和操作速度，可以考虑集成度和性能两者来设计IC。
发明内容
本公开提供了包括不同高度的单元以考虑集成度和性能两者的集成电路(IC)以及设计该IC的方法。
根据本公开的方面，一种集成电路(IC)包括：第一列，在第一列中多个第一单元被排列和放置在多个第一行中，所述多个第一行中的每个第一行具有第一宽度并在第一水平方向上延伸，第一列包括以第一节距在垂直于第一水平方向的第二水平方向上延伸的多个第一栅电极；第二列，在第二列中多个第二单元被排列和放置在多个第二行中，所述多个第二行中的每个第二行具有第二宽度并在第一水平方向上延伸，第二列包括以第二节距在第二水平方向上延伸的多个第二栅电极；以及接口列，在第一列和第二列之间在第二水平方向上延伸，接口列包括在第二水平方向上延伸的至少一个接口栅电极，其中所述至少一个接口栅电极包括以下至少之一：第一接口栅电极，与所述多个第一栅电极中的外侧第一栅电极间隔开第一节距；以及第二接口栅电极，与所述多个第二栅电极中的外侧第二栅电极间隔开第二节距。
根据本公开的方面，一种集成电路(IC)包括：包括多个第一电源轨的第一列，所述多个第一电源轨中的每个第一电源轨配置为向多个第一单元提供第一电源电压或第二电源电压，并以第一节距在第一水平方向上延伸；包括多个第二电源轨的第二列，所述多个第二电源轨配置为向多个第二单元提供第一电源电压或第二电源电压，并以第二节距在第一水平方向上延伸；以及接口列，在第一列和第二列之间在垂直于第一水平方向的第二水平方向上延伸，其中接口列包括：第一电源线，连接到所述多个第一电源轨中的第一组并在第二水平方向上延伸，所述多个第一电源轨中的第一组配置为提供第一电源电压；第二电源线，连接到所述多个第二电源轨中的第一组并在第二水平方向上延伸，所述多个第二电源轨中的第一组配置为提供第一电源电压；以及至少一个第一导电图案，在第一水平方向上延伸并将第一电源线连接到第二电源线。
根据本公开的方面，一种集成电路(IC)包括：第一列，包括被排列在多个第一行中的多个第一单元，所述多个第一行中的每个第一行具有第一宽度并在第一水平方向上延伸；第二列，包括被排列在多个第二行中的多个第二单元，所述多个第二行中的每个第二行具有第二宽度并在第一水平方向上延伸；以及接口列，在第一列和第二列之间在垂直于第一水平方向的第二水平方向上延伸，其中接口列包括：至少一个阱抽头(tap)，配置为向阱提供第一电源电压；以及至少一个衬底抽头，配置为向衬底提供第二电源电压。
根据本公开的方面，一种设计集成电路的方法，该方法由配置为运行一系列指令的至少一个处理器执行，该方法包括：获得定义多个第一单元和多个第二单元的输入数据，每个第一单元具有第一高度，每个第二单元具有第二高度；定义至少一个第一列和至少一个第二列，在所述至少一个第一列中所述多个第一单元被排列和放置在多个第一行中，所述多个第一行在第一水平方向上延伸，在所述至少一个第二列中所述多个第二单元被排列和放置在多个第二行中，所述多个第二行在第一水平方向上延伸；以及将预布局(pre-placement)单元放置在至少一个接口列中，所述至少一个接口列在所述至少一个第一列和所述至少一个第二列之间在垂直于第一水平方向的第二水平方向上延伸。
附图说明
本公开的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是根据实施方式的单元的视图；
图2是示出根据实施方式的在集成电路(IC)的性能和面积之间的关系的曲线图；
图3A至图3D是根据实施方式的单元的结构的截面图；
图4A和图4B是根据实施方式的IC的布局的平面图；
图5A至图5C是根据实施方式的IC的布局的平面图；
图6是根据实施方式的IC的布局的平面图；
图7是根据实施方式的IC的布局的平面图；
图8A和图8B是根据实施方式的IC的布局的平面图；
图9是根据实施方式的IC的布局的视图；
图10是根据实施方式的制造IC的方法的流程图；
图11是根据实施方式的设计IC的方法的流程图；
图12是根据实施方式的IC的布局的平面图；
图13是根据实施方式的IC的布局的平面图；
图14是根据实施方式的片上系统(SoC)的框图；以及
图15是根据实施方式的包括存储程序的存储器的计算系统的框图。
具体实施方式
将理解，当元件或层被称为“在”另一元件或层“上方”、“在”另一元件或层“之上”、“在”另一元件或层“上”、“在”另一元件或层“下方”、“在”另一元件或层“下面”、“在”另一元件或层“之下”、“连接到”另一元件或层、或“联接到”另一元件或层时，它可以直接在该另一元件或层上方、在该另一元件或层之上、在该另一元件或层上、在该另一元件或层下方、在该另一元件或层下面、在该另一元件或层之下、连接到该另一元件或层、或联接到该另一元件或层，或者可以存在居间的元件或层。相比之下，当元件被称为“直接在”另一元件或层“上方”、“直接在”另一元件或层“之上”、“直接在”另一元件或层“上”、“直接在”另一元件或层“下方”、“直接在”另一元件或层“下面”、“直接在”另一元件或层“之下”、“直接连接到”另一元件或层、或“直接联接到”另一元件或层时，不存在居间的元件或层。相同的数字始终指代相同的元件。
为了易于描述，空间关系术语诸如“在……上方”、“在……之上”、“在……上”、“上”、“在……下方”、“在……下面”、“在……之下”、“下”等可以在此用于描述一个元件或特征的与别的(多个)元件或(多个)特征的如图所示的关系。将理解，除了图中所绘取向之外，空间关系术语旨在还涵盖器件在使用或操作中的不同取向。例如，如果图中的器件被翻转，则被描述为“在”其他元件或特征“下方”或“之下”的元件将取向“在”所述其他元件或特征“上方”。因此，术语“在……下方”可以涵盖上方和下方两种取向。器件可以另行取向(旋转90度或处于其他方向)，并且这里所使用的空间关系描述语被相应地解释。
为了简洁起见，半导体器件的常规元件在此可以被详细描述或可以不被详细描述。
图1是根据本公开的示例实施方式的单元的视图，图2是示出根据本公开的示例实施方式的在集成电路(IC)的性能和面积之间的关系的曲线图。具体地，图1的上部示出了二输入与非(NAND)门NAND2的电路图，图1的下部示意性地示出了在由X轴和Y轴形成的平面上的与二输入NAND门NAND2对应的第一单元C01和第二单元C02的布局。在这里，X轴方向和Y轴方向可以分别被称为第一水平方向和第二水平方向，Z轴方向可以被称为垂直方向。由X轴和Y轴形成的平面可以被称为水平面，相对于另一部件在+Z方向上放置的部件可以被称为在该另一部件上方的部件，相对于另一部件在-Z方向上放置的部件可以被称为在该另一部件下方的部件。此外，部件的面积可以指示由该部件在平行于水平面的平面上占据的尺寸，部件的宽度可以指示在与该部件延伸的方向正交的方向上的长度，部件的高度可以指示该部件在Y轴方向上的长度。在这里的附图中，为了便于图示，可以仅示出一些层。为了指示配线层的图案和下部图案之间的连接，即使通路在配线层的图案下方，也可以示出该通路。而且，由导电材料组成的图案诸如配线层的图案可以被称为导电图案，或者可以被简称为图案。
IC可以包括多个单元。单元可以是IC中包括的布局单位，可以被设计为执行预定义的功能，并且可以被称为标准单元。IC可以包括多个各种各样的单元，并且单元可以沿着多个行排列。例如，如图1所示，第一单元C01和第二单元C02可以分别放置于在X轴方向上延伸的行中。即，第一单元C01可以放置在具有与第一高度H1匹配的宽度(在下文中可以被称为第一宽度)的行中，第二单元C02可以放置在具有与第二高度H2匹配的宽度(在下文中可以被称第二宽度)的行中。在行之间的边界处分别被施加正电源电压VDD和负电源电压VSS(或地电位)的图案可以在X轴方向上延伸，并且图案和连接图案的通路可以被统称为电源轨。此外，其中形成P型晶体管的有源区和其中形成N型晶体管的有源区可以在X轴方向上延伸。放置在单个行中的单元可以被称为单高度单元(例如，第一单元C01和第二单元C02)，连续放置在两个或更多个相邻行中的单元可以被称为多高度单元(例如，图4B的一些单元C15和C26)。
如图1所示，有源区中的至少一个有源图案可以在X轴方向上延伸，并且有源图案可以通过与在Y轴方向上延伸的栅电极交叉而形成晶体管。当鳍形有源图案在X轴方向上延伸时，由有源图案和栅电极形成的晶体管可以被称为鳍式场效应晶体管(FinFET)。如下面参照图3A至图3D所述，将主要参照包括FinFET的单元来描述本公开的示例实施方式，但是将理解，本公开的示例实施方式也可以应用于包括具有与FinFET不同的结构的晶体管的单元。例如，有源图案可以包括在Z轴方向上彼此分离并在X轴方向上延伸的多个纳米片，并且单元可以包括由所述多个纳米片和栅电极形成的多桥沟道FET(MBCFET)。替代地，单元可以包括具有如下结构的ForkFET：通过经由电介质壁将用于P型晶体管的纳米片与用于N型晶体管的纳米片隔离而使N型晶体管相对靠近P型晶体管。替代地，单元可以包括具有如下结构的垂直FET(VFET)：源极/漏极区在Z轴方向上彼此分离且其间具有沟道区，并且栅电极围绕沟道区。替代地，单元可以包括诸如互补FET(CFET)、负CFET(NCFET)或碳纳米管(CNT)FET的FET，或包括双极结型晶体管或别的三维晶体管。
参照图1，二输入NAND门NAND2可以具有第一输入A和第二输入B以及输出Y，并包括两个n型FET(NFET)和两个p型FET(PFET)。第一单元C01和第二单元C02可以提供相同的功能，但是具有不同的性能。例如，第一单元C01和第二单元C02可以通过对第一输入A和第二输入B执行NAND逻辑操作来生成输出Y，并具有不同的驱动强度和操作速度。例如，第二单元C02可以具有比第一单元C01大的面积，并提供比第一单元C01高的驱动强度和操作速度。这里，具有相对小的面积的单元诸如第一单元C01可以被称为高密度(HD)单元，并且其中放置HD单元的区域和块可以分别被称为HD区域和HD块。此外，提供相对高的性能的单元诸如第二单元C02可以被称为高性能(HP)单元，并且其中放置HP单元的区域和块可以分别被称为HP区域和HP块。如图1所示，作为HD单元的第一单元C01可以具有作为在Y轴方向上的长度的第一高度H1，作为HP单元的第二单元C02可以具有作为在Y轴方向上的长度的大于第一高度H1的第二高度H2(H2>H1)。因此，第一单元C01可以放置在具有第一宽度的行中，第二单元C02可以放置在具有第二宽度的行中。在这种情况下，行的宽度可以被定义为其在Y轴方向上的大小，如图1所示。
参照图2，仅包括HD单元的HD块可以具有最小的面积并提供最低的性能，而仅包括HP单元的HP块可以提供最高的性能并具有最大的面积。HD块可以包括放置在具有相对小的宽度(例如，等于第一高度H1)的行中的HD单元，HP块可以包括放置在具有相对大的宽度(例如，等于第二高度H2)的行中的HP单元。IC可以具有包括比HD块提供的性能高的性能以及比HP块的面积小的面积的要求，因此，如图2所示，可以采用混合列块。即，每个混合列块可以包括其中放置HD单元(例如，图1中的C01)的列(可以被称为HD列)和其中放置HP单元(例如，图1中的C02)的列(可以被称为HP列)，因此，可以提供与IC的要求相对应的性能和面积。
参照回图1，第一单元C01和第二单元C02可以具有不同的高度以及至少一个不同的结构。例如，如图1所示，第二单元C02中在Y轴方向上延伸的栅电极之间的节距CPP2可以大于第一单元C01中在Y轴方向上延伸的栅电极之间的节距CPP1(CPP2>CPP1)，第二单元C02中在X轴方向上延伸的有源图案之间的节距FP2可以大于第一单元C01中在X轴方向上延伸的有源图案之间的节距FP1(FP2>FP1)。此外，第二单元C02中在X轴方向上延伸的有源区的宽度W2可以大于第一单元C01中在X轴方向上延伸的有源区的宽度W1。此外，如图1所示，第一单元C01可以由在Y轴方向上延伸并具有栅电极的宽度的单扩散中断(SDB)终止，而第二单元C02可以由在Y轴方向上延伸并具有宽度CPP2的双扩散中断(DDB)终止。在一些实施方式中，作为最低配线层的第一配线层M1的图案可以在第一单元C01中在单个方向(即，X轴方向)上延伸，并且可以在第二单元C02中在X轴方向和Y轴方向上延伸。
在图2的混合列块中，HD列和HP列可以包括不同的结构，因此，将HD列和HP列高效地接口连接(interface)可以是重要的。如下面参照附图所述，接口列可以放置在HD列和HP列之间，并且接口列可以包括用于将HD列和HP列接口连接的结构。而且，预布局单元可以放置在接口列中。因此，可以实现提供最佳面积和性能的混合列块，并且可以提供满足性能要求并具有高集成度的IC。此外，可以容易地设计混合列块，因此，可以显著减少满足要求的IC的上市时间。
图3A至图3D是根据本公开的示例实施方式的单元的结构的截面图。具体地，图3A的截面图示出了第一单元C01的沿着图1的线X1-X1'截取的截面，图3B的截面图示出了第一单元C01的沿着图1的线X2-X2'截取的截面，图3C的截面图示出了第一单元C01的沿着图1的线Y1-Y1'截取的截面，图3D的截面图示出了第一单元C01的沿着图1的线Y2-Y2'截取的截面。栅极间隔物可以形成在栅电极的一侧，并且栅极电介质膜可以形成在栅电极和栅极间隔物之间以及在栅电极的下表面上。此外，阻挡膜可以形成在接触和/或通路的表面上。在下文中，将参照图1描述图3A至图3D，并且将省略已关于图1给出的描述。
参照图3A，衬底10可以包括体硅或绝缘体上硅(SOI)，并且作为非限制性示例，衬底10可以包括硅锗(SiGe)、绝缘体上硅锗(SGOI)、锑化铟(InSb)、碲化铅(PbTe)化合物、砷化铟(InAs)、磷化物、砷化镓(GaAs)、锑化镓(GaSb)等。第二鳍F2可以在衬底10上在X轴方向上延伸，并且第一源极/漏极(S/D)区SD21至第三源极/漏极区SD23可以形成在第二鳍F2上。第一层间绝缘层31至第四层间绝缘层34可以形成在第二鳍F2上。第一源极/漏极区SD21和第二源极/漏极区SD22可以与第一栅电极G1形成晶体管，即p型场效应晶体管(PFET)，第二源极/漏极区SD22和第三源极/漏极区SD23可以与第二栅电极G2形成PFET。
第一至第三源极/漏极接触CA1、CA2和CA3可以通过穿过第二层间绝缘层32而分别连接到第一源极/漏极区SD21至第三源极/漏极区SD23。在一些实施方式中，第一源极/漏极接触CA1至第三源极/漏极接触CA3中的至少一个可以形成为包括穿过第一层间绝缘层31的下部源极/漏极接触和穿过第二层间绝缘层32的上部源极/漏极接触。第一源极/漏极通路VA1和第二源极/漏极通路VA2可以通过穿过第三层间绝缘层33而分别连接到第一源极/漏极接触CA1和第三源极/漏极接触CA3，并共同连接到形成在第一配线层M1中的输出引脚P21。因此，输出引脚P21可以通过第一源极/漏极通路VA1和第一源极/漏极接触CA1电连接到第一源极/漏极区SD21，并通过第二源极/漏极通路VA2和第三源极/漏极接触CA3电连接到第三源极/漏极区SD23。其中形成第一源极/漏极通路VA1和第二源极/漏极通路VA2的层可以被称为第一通路层，其中形成输出引脚P21和第四层间绝缘层34的层可以被称为第一配线层M1。
如图3B所示，器件隔离层ISO可以形成在衬底10上。如下面参照图3C和图3D所述，器件隔离层ISO可以将有源区彼此隔离。第一层间绝缘层31至第四层间绝缘层34可以形成在器件隔离层ISO上，并且第三源极/漏极接触CA3可以穿过第二层间绝缘层32。第一栅极接触CB1可以通过穿过第二层间绝缘层32而连接到第二栅电极G2，并且第一栅极通路VB1可以通过穿过第三层间绝缘层33而连接到第一栅极接触CB1和第一输入引脚P22。因此，第一输入引脚P22可以通过第一栅极通路VB1和第一栅极接触CB1电连接到第二栅电极G2。在一些实施方式中，与图3B所示不同，可以省略第一栅极接触CB1，并且第一输入引脚P22可以通过穿过第二层间绝缘层32和第三层间绝缘层33的栅极通路电连接到第二栅电极G2。
参照图3C，场绝缘层20可以形成在衬底10上。作为非限制性示例，场绝缘层20可以包括二氧化硅(SiO2)、硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧碳氮化物(SiOCN)或其两种或更多种的组合。在一些实施方式中，如图3C所示，场绝缘层20可以围绕有源图案(即，鳍)的一些侧表面。第一层间绝缘层31至第四层间绝缘层34可以形成在场绝缘层20上。第一至第六鳍F1、F2、F3、F4、F5和F6可以在场绝缘层20中在X轴方向上延伸，并且六个源极/漏极区SD11至SD61可以分别形成在第一鳍F1至第六鳍F6上。器件隔离层ISO可以在第一鳍F1至第三鳍F3和第四鳍F4至第六鳍F6之间在X轴方向上延伸，并且第一有源区RX1和第二有源区RX2可以通过器件隔离层ISO而被隔离。换句话说，器件隔离层ISO可以在第三鳍F3和第四鳍F4之间在X轴方向上延伸，如图3C所示。
第一源极/漏极接触CA1可以通过穿过第二层间绝缘层32而连接到三个源极/漏极区SD11、SD21和SD31，因此，三个源极/漏极区SD11、SD21和SD31可以彼此电连接。此外，第四源极/漏极接触CA4可以通过穿过第二层间绝缘层32而连接到三个源极/漏极区SD41、SD51和SD61，因此，三个源极/漏极区SD41、SD51和SD61可以彼此电连接。第一源极/漏极通路VA1可以通过穿过第三层间绝缘层33而连接到第一源极/漏极接触CA1，并连接到输出引脚P21。此外，第三源极/漏极通路VA3可以通过穿过第三层间绝缘层33而连接到第四源极/漏极接触CA4，并且连接到形成在第一配线层M1中并被施加负电源电压(或地电位)VSS的图案P25。在第一配线层M1中，被施加正电源电压VDD的图案P24和被施加负电源电压VSS的图案P25可以在X轴方向上彼此平行地延伸，并且输出引脚P21、第一输入引脚P22和第二输入引脚P23也可以形成在第一配线层M1中。
参照图3D，场绝缘层20可以形成在衬底10上，穿过场绝缘层20的第一鳍F1至第六鳍F6可以与在Y轴方向上延伸的第二栅电极G2交叉。作为非限制性示例，第二栅电极G2可以包括钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)或其两种或更多种的组合，或包括非金属，诸如Si或SiGe。此外，第二栅电极G2可以通过堆叠两种或更多种导电材料而形成，并且可以包括：功函数控制层，包括例如钛氮化物(TiN)、钽氮化物(TaN)、钛碳化物(TiC)、钽碳化物(TaC)、钛铝碳化物(TialC)或其两种或更多种的组合；以及填充导电层，包括W、Al等。
图4A和图4B是根据本公开的示例实施方式的IC 40的布局的平面图。具体地，图4A的平面图示出了IC 40中的其中放置HP单元的第一HP列HP1和第二HP列HP2以及其中放置HD单元的第一HD列HD1。图4B的平面图是IC 40中的第一HD列HD1和第一HP列HP1的放大图。
在一些实施方式中，接口列可以放置在HD列和HP列之间。例如，如图4A所示，在Y轴方向上延伸的第一接口列IF1可以放置在第一HP列HP1和第一HD列HD1之间，在Y轴方向上延伸的第二接口列IF2可以放置在第一HD列HD1和第二HP列HP2之间。在第一HP列HP1中，HP单元可以被排列和放置在多个行R21、R22、R23、……中，在第一HD列HD1中，HD单元可以被排列和放置在多个行R11、R12、R13、R14……中。在第二HP列HP2中，HP单元可以被排列和放置在多个行R31、R32、R33、……中。这里，列HP1、IF1、HD1、IF2和HP2可以在Y轴方向上延伸，行R21、R22、R23、……、R11、R12、R13、R14、……、R31、R32、R33、……可以在X轴方向上延伸。
参照图4B，第一接口列IF1可以在第一HP列HP1和第一HD列HD1之间在Y轴方向上延伸。第一HD列HD1可以包括排列和放置在多个行R11至R14中的多个第一单元C11、C12、C13、C14、C15、C16、C17、C18和C19，并且多个第一单元C11至C19可以包括单高度单元C11至C14和C16至C19以及多高度单元C15。此外，第一HP列HP1可以包括排列和放置在多个行R21、R22和R23中的多个第二单元C21、C22、C23、C24、C25、C26和C27，并且多个第二单元C21至C27可以包括单高度单元C21至C25和C27以及多高度单元C26。第一接口列IF1可以包括用于将多个第一单元C11至C19和多个第二单元C21至C27接口连接的结构，并且将在下面参照附图描述第一接口列IF1的示例。
图5A至图5C是根据本公开的示例实施方式的IC的布局的平面图。具体地，图5A至图5C的平面图示出了第一HD列HD1、第一接口列IF1和第一HP列HP1中的栅电极。在下文中，将省略关于图5A至图5C的重复描述。
参照图5A，IC 50a可以包括第一HP列HP1、第一接口列IF1和第一HD列HD1。第一HD列HD1可以包括以第一节距CPP1在Y轴方向上延伸的栅电极，第一HP列HP1可以包括以第二节距CPP2在Y轴方向上延伸的栅电极。第一接口列IF1可以包括栅电极PC(即，接口栅电极)，其与第一HD列HD1的栅电极间隔开第一节距CPP1并与第一HP列HP1的栅电极间隔开第二节距CPP2。因此，栅电极之间的节距可以从第一HD列HD1到第一HP列HP1基于第一接口列IF1的栅电极PC的位置而改变。
参照图5B，IC 50b可以包括第一HP列HP1、第一接口列IF1和第一HD列HD1。第一接口列IF1可以包括与第一HD列HD1的栅电极间隔开第一节距CPP1的第一栅电极PC1、以及与第一HP列HP1的栅电极间隔开第二节距CPP2的第二栅电极PC2。如图5B所示，在第一接口列IF1中，第一栅电极PC1和第二栅电极PC2可以彼此间隔开大于第一节距CPP1的第二节距CPP2。在一些实施方式中，不像在图5B中那样，第一栅电极PC1和第二栅电极PC2可以彼此间隔开第一节距CPP1，或者可以彼此间隔开大于第一节距CPP1且小于第二节距CPP2的节距。
参照图5C，IC 50c可以包括第一HP列HP1、第一接口列IF1和第一HD列HD1。第一接口列IF1可以包括第一栅电极PC1和第二栅电极PC2，第一栅电极PC1和第二栅电极PC2每个在X轴方向上具有比第一HD列HD1的栅电极的宽度和第一HP列HP1的栅电极的宽度宽的宽度W。例如，在第一HD列HD1中在X轴方向上延伸的多个有源图案可以在与第一栅电极PC1交叉之后终止，在第一HP列HP1中在X轴方向上延伸的多个有源图案可以在与第二栅电极PC2交叉之后终止。
图6是根据本公开的示例实施方式的IC 60的布局的平面图。具体地，图6的平面图示出了IC 60中的第一HD列HD1、第一接口列IF1和第一HP列HP1。在第一HD列HD1中，多个HD单元可以被排列和放置在多个行R11、R12、R13、R14、R15、R16、R17和R18中，在第一HP列HP1中，多个HP单元可以被排列和放置在多个行R21、R22、R23、R24、R25和R26中。
IC 60可以包括第一导电类型的阱，并且第一导电类型的阱可以形成在第二导电类型的衬底上。例如，IC 60可以形成在P型衬底上，并且可以包括用于形成PFET的N阱(或N型阱)。如图6所示，IC 60可以包括在第一HD列HD1中在X轴方向上延伸的多个N阱NW11、NW12、NW13、NW14和NW15，并且可以包括在第一HP列HP1中在X轴方向上延伸的多个N阱NW21、NW22、NW23和NW24。第一HD列HD1的N阱NW11至NW15和第一HP列HP1的N阱NW21至NW24可以具有相同的电位(例如，正电源电压)。
第一接口列IF1可以包括N阱NWC，其将第一HD列HD1的N阱NW11至NW15连接到第一HP列HP1的N阱NW21至NW24。例如，如图6所示，第一HD列HD1的N阱NW11至NW15和第一HP列HP1的N阱NW21至NW24可以进一步延伸到第一接口列IF1中以与第一接口列IF1的N阱NWC连接，第一接口列IF1的N阱NWC可以在Y轴方向上延伸，并将第一HD列HD1的N阱NW11至NW15连接到第一HP列HP1的N阱NW21至NW24。
图7是根据本公开的示例实施方式的IC 70的布局的平面图。具体地，图7的平面图示出了集成电路70中的第一HD列HD1、第一接口列IF1和第一HP列HP1。在第一HD列HD1中，多个HD单元可以被排列和放置在多个行R11至R18中，在第一HP列HP1中，多个HP单元可以被排列和放置在多个行R21至R26中。
IC 70可以包括用于向多个单元提供正电源电压VDD或负电源电压(或地电位)VSS的电源轨。例如，如图7所示，在第一HD列HD1中，用于向多个HD单元提供正电源电压VDD的电源轨PR11、PR13、PR15、PR17和PR19可以在X轴方向上延伸，用于向多个HD单元提供负电源电压VSS的电源轨PR12、PR14、PR16和PR18可以在X轴方向上延伸。类似地，在第一HP列HP1中，用于向多个HP单元提供正电源电压VDD的电源轨PR21、PR23、PR25和PR27可以在X轴方向上延伸，用于向多个HP单元提供负电源电压VSS的电源轨PR22、PR24和PR26可以在X轴方向上延伸。在一些实施方式中，电源轨可以包括在与第一配线层M1不同的配线层(例如，第三配线层M3)中在X轴方向上延伸的图案，并且可以包括不同配线层的通路连接图案。此外，电源轨可以包括在X轴方向上延伸的掩埋图案(其将稍后参照图9进行描述)，并且可以包括在X轴方向上延伸的源极/漏极接触和/或栅极接触。在下文中，为了便于说明，将电源轨示出为第一配线层M1的图案，但是本公开的示例实施方式不限于此。
第一接口列IF1可以包括将第一HD列HD1的电源轨连接到第一HP列HP1的电源轨的图案。例如，如图7所示，第一HD列HD1的多个电源轨PR11至PR19和第一HP列HP1的多个电源轨PR21至PR27可以进一步延伸到第一接口列IF1中以与第一图案P71和第二图案P72连接。第一接口列IF1可以包括第一图案P71，其连接到用于提供正电源电压VDD的电源轨PR11、PR13、PR15、PR17、PR19、PR21、PR23、PR25和PR27并在Y轴方向上延伸。此外，第一接口列IF1可以包括第二图案P72，其连接到用于提供负电源电压VSS的电源轨PR12、PR14、PR16、PR18、PR22、PR24和PR26并在Y轴方向上延伸。如图7所示，第一图案P71和第二图案P72可以通过通路分别连接到电源轨。这里，像第一图案P71和第二图案P72(被施加正电源电压VDD或负电源电压VSS的图案)那样，在第一接口列IF1中在Y轴方向上延伸的图案可以被称为电源线。
在第一接口列IF1中在连接电源轨的同时沿Y轴方向延伸的图案可以形成在各种各样的层中。例如，第一接口列IF1可以包括在第一配线层M1之上的第二配线层M2中在Y轴方向上延伸的图案，诸如图7的第一图案P71和第二图案P72。此外，在一些实施方式中，第一接口列IF1可以包括在Y轴方向上延伸的掩埋图案、栅电极和/或源极/漏极接触。在下文中，为了便于说明，将第一接口列IF1示出为包括在第二配线层M2中在Y轴方向上延伸的图案，但是本公开的示例实施方式不限于此。
在一些实施方式中，第一接口列IF1可以包括形成在不同层中的电源线。例如，在第一接口列IF1中，被施加正电源电压VDD的电源线可以形成在第二配线层M2中，而被施加负电源电压VSS的电源线可以包括栅电极和/或源极/漏极接触。此外，在一些实施方式中，形成在上述不同层中的电源线可以在Z轴方向上彼此重叠，结果，第一接口列IF1的宽度(即其在X轴方向上的长度)可以被缩短。
图8A和图8B是根据本公开的示例实施方式的IC的布局的平面图。具体地，图8A和图8B的平面图分别示出了IC 80a和80b中的第一HD列HD1、第一接口列IF1和第一HP列HP1。在第一HD列HD1中，多个HD单元可以被排列和放置在多个行R11至R18中，在第一HP列HP1中，多个HP单元可以被排列和放置在多个行R21至R26中。与图7的IC 70相比，图8A和图8B的IC80a和80b中的第一接口列IF1可以包括连接到用于提供相同的电源电压(例如，正电源电压VDD)的电源轨并在Y轴方向上延伸的一对图案。关于图8A和图8B的描述，将省略与关于图7的描述相同的描述。
参照图8A，第一接口列IF1可以包括第一图案P81，其连接到用于提供正电源电压VDD的电源轨PR11、PR13、PR15、PR17和PR19并在Y轴方向上延伸。此外，第一接口列IF1可以包括第二图案P82，其连接到用于提供正电源电压VDD的电源轨PR21、PR23、PR25和PR27并在Y轴方向上延伸。此外，第一接口列IF1可以包括第三图案P83，其连接到用于提供负电源电压VSS的电源轨PR12、PR14、PR16、PR18、PR22、PR24和PR26并在Y轴方向上延伸。如图8A所示，第一图案P81、第二图案P82和第三图案P83可以通过通路分别连接到电源轨。
第一接口列IF1可以包括在X轴方向上延伸的至少一个图案，该至少一个图案连接在Y轴方向上延伸的图案。例如，如图8A所示，第一接口列IF1可以包括第四图案P84，其连接第一图案P81和第二图案P82并在X轴方向上延伸。此外，第一图案P81可以靠近第一HD列HD1形成，第二图案P82可以靠近第一HP列HP1形成。因此，电源轨PR11、PR13、PR15、PR17和PR19可以延伸到第一图案P81，电源轨PR21、PR23、PR25和PR27可以延伸到第二图案P82。结果，在第一接口列IF1中，可以减少用于连接电源轨的布线的拥塞，并且可以更容易地满足设计规则。
为了连接在第一接口列IF1中在Y轴方向上延伸的图案，可以在各种各样的层中形成在X轴方向上延伸的图案。例如，第一接口列IF1可以包括在第二配线层M2之上的第三配线层M3中在X轴方向上延伸的图案，诸如图8A的第四图案P84。此外，在一些实施方式中，第一接口列IF1可以包括在与第三配线层M3不同的配线层(例如，第一配线层M1)中在X轴方向上延伸的图案，并且可以包括在X轴方向上延伸的掩埋图案、源极/漏极接触和/或贯通硅通路。在下文中，为了便于说明，将第一接口列IF1示出为包括在第三配线层M3中在X轴方向上延伸的图案，但是本公开的示例实施方式不限于此。
参照图8B，第一接口列IF1可以包括第五图案P85，其连接到用于提供正电源电压VDD的电源轨PR11、PR13、PR15、PR17和PR19并在Y轴上延伸方向。此外，第一接口列IF1可以包括第六图案P86，其连接到用于提供正电源电压VDD的电源轨PR21、PR23、PR25和PR27并在Y轴方向上延伸。此外，第一接口列IF1可以包括第七图案P87，其连接到用于提供负电源电压VSS的电源轨PR12、PR14、PR16和PR18并在Y轴方向上延伸。此外，第一接口列IF1可以包括第八图案P88，其连接到用于提供负电源电压VSS的电源轨PR22、PR24和PR26并在Y轴方向上延伸。如图8B所示，第五图案P85至第八图案P88可以通过通路分别连接到电源轨。
如图8B所示，在第一接口列IF1中，被施加负电源电压VSS的第七图案P87和第八图案P88可以形成在被施加正电源电压VDD的第五图案P85和第六图案P86之间。在一些实施方式中，不像在图8B中那样，被施加正电源电压VDD的第五图案P85和第六图案P86可以形成在被施加负电源电压VSS的第七图案P87和第八图案P88之间。此外，第一接口列IF1可以包括连接第五图案P85和第六图案P86并在X轴方向上延伸的图案、以及连接第七图案P87和第八图案P88并在X轴方向上延伸的图案。
与图7的第一接口列IF1相比，图8A和图8B的第一接口列IF1可以包括在Y轴方向上延伸的附加图案，因此，电源轨可以被更简单地连接。例如，在图8A和图8B的第一接口列IF1中，可以省略诸如在图7中彼此相邻的两个电源轨PR14和PR23的结构。
图9是根据本公开的示例实施方式的IC 90的布局的视图。具体地，图9的上部示出了IC 90的平面图，图9的下部示出了IC 90的沿着该平面图中的线X3-X3'截取的截面图。在第一HD列HD1中，多个HD单元可以被排列和放置在多个行R11和R12中，在第一HP列HP1中，多个HP单元可以被排列和放置在多个行R21和R22中。
参照图9的上部，多个电源轨PR11至PR13可以在第一HD列HD1中在X轴方向上延伸，多个电源轨PR21至PR23可以在第一HP列HP1中在X轴方向上延伸。在第一接口列IF1中，第一至第四图案P91、P92、P93和P94可以在Y轴方向上延伸，并且第一图案P91至第四图案P94中的每个可以通过通路连接到第一HD列HD1的多个电源轨PR11至PR13和第一HP列HP1的多个电源轨PR21至PR23中的至少一个。
在第一接口列IF1中，在Y轴方向上延伸的图案可以通过贯通硅通路(TSV)连接到掩埋图案。掩埋图案可以指的是形成在衬底10之下的图案，包括掩埋图案的电源轨可以被称为掩埋电源轨。如图9所示，第一图案P91可以通过通路、电源轨PR12和第一TSV TSV1连接到第一掩埋图案BP1。此外，第四图案P94可以通过通路、电源轨PR22和第二TSV TSV2连接到第二掩埋图案BP2。
图10是根据本公开的示例实施方式的制造IC的方法的流程图。具体地，图10的流程图示出了制造包括混合列块的IC的方法的示例。如图10所示，制造IC的方法可以包括多个操作S20、S40、S60和S80。
单元库(或标准单元库)D12可以包括关于单元的信息，例如功能信息、特征信息和布局信息。如图10所示，单元库D12可以包括定义HD单元的第一数据D_HD、定义HP单元的第二数据D_HP和定义预布局单元的第三数据D_PP。例如，第一数据D_HD可以定义具有第一高度H1或与第一高度H1的倍数相对应的高度的HD单元，第二数据D_HP可以定义具有第二高度H2或与第二高度H2的倍数相对应的高度的HP单元。此外，第三数据D_PP可以定义在HD单元和HP单元被放置之前所放置的预布局单元。在一些实施方式中，预布局单元可以包括不执行逻辑操作的非功能单元。例如，预布局单元可以包括阱抽头、衬底抽头、填充物、开盖(decap)单元、电源开关单元等。
在操作S20中，可以执行从寄存器传输级(RTL)数据D11生成网表D13的逻辑综合操作。例如，半导体设计工具(例如，逻辑综合工具)可以通过参照单元库D12对RTL数据D11执行逻辑综合来生成包括比特流或网表的网表D13，RTL数据D11由诸如超高速集成电路(VHSIC)硬件描述语言(VHDL)或Verilog的硬件描述语言(HDL)创建。半导体设计工具可以基于IC的要求从单元库D12选择HD单元或HP单元。例如，当信号路径的定时具有裕度时，半导体设计工具可以在提供相同功能的HD单元和HP单元之间选择HD单元。
在操作S40中，可以执行从网表D13生成布局数据D15的布局布线(P&R)操作。例如，半导体设计工具(例如，P&R工具)可以为IC的布图规划定义其中将放置HD单元的HD列和其中将放置HP单元的HP列。在通过参照单元库D12放置预布局单元之后，半导体设计工具可以基于网表D13将HD单元放置在HD列中并将HP单元放置在HP列中。半导体设计工具可以生成电连接所放置的单元的输出引脚和输入引脚的互连，并生成定义所放置的单元和所生成的互连的布局数据D15。布局数据D15可以具有例如图形设计系统II(GDSII)的格式，并包括单元和互连的几何信息。
半导体设计工具可以在对单元进行布局布线时参照设计规则D14。设计规则D14可以包括IC的布局必须遵守的要求。例如，设计规则D14可以包括对图案之间的间隔、图案的最小宽度、配线层的布线方向等的要求。如图10所示，设计规则D14可以包括第一规则组R1和包括比第一规则组R1宽松的要求的第二规则组R2。在一些实施方式中，接口列可以包括预布局单元，因此，半导体设计工具可以在对HD单元和HP单元之间的接口单元执行布局布线时参照第一规则组R1。单独的操作S40或操作S20和S40两者可以被称为设计IC的方法，操作S40的示例将在下面参照图11来描述。
在操作S60中，可以执行制造掩模的操作。例如，可以将用于校正诸如由光刻中的光的特性引起的折射之类的畸变现象的光学邻近校正(OPC)应用于布局数据D15。可以定义掩模上的图案以基于应用了OPC的数据而在多个层中形成图案，并且可以制造用于形成所述多个层的各个图案的至少一个掩模(或光掩模)。在一些实施方式中，可以在操作S60中限制性地修改IC的布局，并且操作S60中的对IC的限制性修改是用于优化IC的结构的后处理，并且可以被称为设计润饰。
在操作S80中，可以执行制造IC的操作。例如，通过使用在操作S60中制造的所述至少一个掩模来图案化多个层，可以制造IC。前段(FEOL)工艺可以包括平坦化和清洁晶片、形成沟槽、形成阱、形成栅电极以及形成源极和漏极，并且例如晶体管、电容器和电阻器的各个器件可以通过FEOL工艺形成在衬底上。此外，后段(BEOL)工艺可以包括使栅极区、源极区和漏极区硅化、添加电介质、执行平坦化、形成孔、添加金属层、形成通路、形成钝化层等，并且例如晶体管、电容器和电阻器的各个器件可以通过BEOL工艺互连。在一些实施方式中，可以在FEOL工艺和BEOL工艺之间执行中段(MOL)工艺，并且可以在各个器件上形成接触。此后，IC可以被封装在半导体封装中并用作各种应用的部件。
图11是根据本公开的示例实施方式的设计IC的方法的流程图。具体地，图11的流程图是图10的操作S40的示例。如以上参照图10所述，在图11的操作S40'中，可以执行P&R。如图11所示，操作S40'可以包括多个操作S41至S45，并且在下文中，将参照图10来描述图11。
参照图11，在操作S41中，可以获得输入数据。输入数据可以包括关于HD单元和HP单元的信息，并且可以是例如图10的网表D13。网表D13可以定义单元库D12所定义的HD单元和HP单元当中的实际包括在IC中的HD单元和HP单元，因此，HD列和HP列可以取决于网表D13。
在操作S42中，可以定义至少一个HD列和至少一个HP列。例如，半导体设计工具可以定义用于网表D13所定义的HD单元和HP单元的放置的至少一个HD列和至少一个HP列中的每个的位置、尺寸(即，在X轴方向上的长度)、放置等。因此，可以在定义的HD列和定义的HP列之间定义接口列。在随后的操作S43、S44和S45中，可以创建接口列的结构。在一些实施方式中，可以并行地执行操作S43、S44和S45中的至少两个。
在操作S43中，可以将预布局单元放置在接口列中。例如，半导体设计工具可以将预布局单元放置于在操作S42中定义的接口列中，因此，接口列可以是为预布局单元保留的单独空间。在一些实施方式中，当预布局单元被放置时，半导体设计工具可以参照输入数据，即网表D13。例如，作为预布局单元之一，电源开关单元可以根据指示低功率模式的控制信号来阻挡供应给相邻的HD单元和HP单元的正电源电压VDD或负电源电压VSS。网表D13可以定义支持低功率模式的HD单元和HP单元，并且半导体设计工具可以将电源开关单元放置在靠近HD单元和HP单元的接口列中。此外，作为放置在接口列中的预布局单元的示例，阱抽头和衬底抽头稍后将参照图12进行描述。
在操作S44中，可以在接口列中互连电源轨。例如，半导体设计工具可以生成在接口列中在Y轴方向上延伸的至少一个图案，并且可以生成用于将所述至少一个图案连接到电源轨的通路。如以上参照图7所述，可以生成在Y轴方向上延伸的两个图案，并且如以上参照图8A所述，可以生成在Y轴方向上延伸的三个图案。如以上参照图8B所述，可以生成在Y轴方向上延伸的四个图案。此外，在接口列中在Y轴方向上延伸的大量图案的示例稍后将参照图12进行描述。
在操作S45中，可以在接口列中互连阱。例如，如以上参照图6所述，半导体设计工具可以生成在Y轴方向上延伸的阱，该阱在接口列中连接在HD列和HP列中沿X轴方向延伸的阱。
如图11所示，在操作S44和S45中，可以参照设计规则D14的第二规则组R2。如以上参照图10所述，第二规则组R2可以包括比设计规则D14的第一规则组R1宽松的要求，因此，在接口列中，电源轨的互连和阱的互连可以基于更宽松的要求。例如，可以减小或消除第二规则组R2中具有相同电位的图案之间的间隔，并且可以放松或消除对阱的微动(jog)和/或鳍的终止的要求。如以上参照附图所述，不像在其中放置执行逻辑操作的HP单元和HD单元的HP列和HD列中那样，接口列中的电源轨的互连和阱的互连可以发生在与执行逻辑操作的HP单元和HD单元隔开的位置。因此，即使电源轨的互连和阱的互连是基于更宽松的要求，对HD单元和HP单元的影响也可以是有限的。因此，由于包括更宽松的要求的第二规则组R2，可以以高自由度来设计接口列。
图12是根据本公开的示例实施方式的IC 120的布局的平面图。具体地，图12的平面图示出了IC 120中的第一HD列HD1、第一接口列IF1和第一HP列HP1。在第一HD列HD1中，多个HD单元可以被排列和放置在多个行R11至R18中，在第一HP列HP1中，多个HP单元可以被排列和放置在多个行R21至R26中。
第一接口列IF1可以包括在Y轴方向上延伸以连接电源轨的第一至第八图案P121至P128。即，第一接口列IF1可以包括第三图案P123、第四图案P124、第七图案P127和第八图案P128作为被施加正电源电压VDD的两对图案，并且可以包括第一图案P121、第二图案P122、第五图案P125和第六图案P126作为被施加负电源电压VSS的两对图案。
IC 120可以包括放置在第一接口列IF1中的至少一个阱抽头和/或衬底抽头。阱抽头可以将从外部供应的电压提供给阱，以便使阱偏置。例如，N阱抽头可以包括被施加正电源电压VDD的N+掺杂区，该N+掺杂区与N阱接触。此外，衬底抽头可以将从外部供应的电压提供给衬底以使衬底偏置。例如，用于P型衬底的衬底抽头可以包括被施加负电源电压VSS的P+掺杂区，该P+掺杂区与衬底接触。
参照图12，第一接口列IF1可以包括在Y轴方向上延伸以连接第一HD列HD1的N阱和第一HP列HP1的N阱的N阱NWC，并且可以包括形成在N阱NWC上的N阱抽头C2。此外，第一接口列IF1可以包括形成在N阱之间并在X轴方向上延伸的衬底抽头C1、C3和C4。如图12所示，衬底抽头C1、C3和C4可以放置在N阱NWC的左侧和右侧，因此，N阱抽头可以放置在衬底抽头C1、C3和C4之间。
在一些实施方式中，阱抽头和衬底抽头可以均被放置于在第一接口列IF1中沿Y轴方向延伸的图案与沿X轴方向延伸的电源轨交叉的点处。例如，如图12所示，N阱抽头C2可以被放置于在第一HD列HD1的两个行R12和R13之间的边界上延伸的电源轨与第三和第四图案P123和P124交叉的点处。此外，如图12所示，衬底抽头C1可以被放置于在第一HP列HP1的两个行R21和R22之间的边界上延伸的电源轨与第一和第二图案P121和P122交叉的点处。
图13是根据本公开的示例实施方式的IC 130的布局的平面图。具体地，图13的平面图示意性地示出了包括多个块的IC 130的布局。
参照图13，IC 130可以包括第一块B1至第三块B3。块可以指示独立地设计和形成的布局单元。例如，IC 130可以执行各种功能，并且第一块B1至第三块B3中的每个可以被设计为执行各种功能中的至少一个。在一些实施方式中，第一块B1至第三块B3中的每个可以由独立的网表形成，并且动态电压频率调节(DVFS)可以被独立地应用于其。
第一块B1至第三块B3可以具有如图13所示的不同的列配置。例如，可以通过参照定义多个HD单元和多个HP单元的公共单元库来设计第一块B1至第三块B3，但是可以在第一块B1至第三块B3的每个中不同地定义其中放置HD单元的HD列和其中放置HP单元的HP列。如图13所示，第一块B1和第二块B2可以是混合列块，第三块B3可以是HD块。在第一块B1和第二块B2中，以上参照附图描述的接口列可以放置在HP列和HD列之间。因此，IC 130可以提供优化的面积和性能。
图14是根据本公开的示例实施方式的片上系统(SoC)140的框图。SoC140是半导体器件，并且可以包括根据本公开的示例实施方式的IC。通过在单个芯片中实现复杂的功能块(诸如执行各种功能的知识产权(IP)块)来获得SoC 140，并且可以通过根据本公开的示例实施方式的设计IC的方法来设计SoC 140，因此，可以实现用于提供优化的面积和性能的SoC 140。参照图14，SoC 140可以包括调制解调器142、显示器控制器143、存储器144、外部存储器控制器145、中央处理单元(CPU)146、事务单元147、电力管理集成电路(PMIC)148和图形处理单元(GPU)149，SoC 140的功能块可以经由系统总线141彼此通信。
能够在顶层总体上控制SoC 140的操作的CPU 146可以控制其他功能块(即调制解调器142、显示器控制器143、存储器144、外部存储器控制器145、事务单元147、PMIC 148和GPU 149)的操作。调制解调器142可以解调从SoC 140外部接收到的信号，或调制在SoC 140内部生成的信号并将调制后的信号发送到外部。外部存储器控制器145可以控制向连接到SoC140的外部存储器设备发送数据和从该外部存储器设备接收数据的操作。例如，可以在外部存储器控制器145的控制下将存储在外部存储器设备中的程序和/或数据提供到CPU146或GPU 149。GPU 149可以运行与图形处理相关联的程序指令。GPU 149可以通过外部存储器控制器145接收图形数据，并通过外部存储器控制器145将GPU 149处理的图形数据发送到SoC 140的外部。事务单元147可以监视每个功能块的数据事务，PMIC 148可以在事务单元147的控制下控制将要供应给每个功能块的电力。显示器控制器143可以通过控制显示器(或显示设备)而将SoC 140内部生成的数据发送到SoC 140外部的显示器。存储器144可以包括非易失性存储器(诸如电可擦除可编程只读存储器(EEPROM)或闪存)或易失性存储器(诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM))。
图15是根据本公开的示例实施方式的包括存储程序的存储器的计算系统150的框图。一些实施方式中的设计IC的方法(例如，图10的方法和/或图11的方法)中包括的至少一些操作可以由计算系统150(或计算机)执行。
计算系统150可以是固定计算系统(诸如台式计算机、工作站或服务器)或便携式计算系统(诸如膝上型计算机)。如图15所示，计算系统150可以包括处理器(例如，CPU)151、输入/输出设备152、网络接口153、随机存取存储器(RAM)154、只读存储器(ROM)155和存储156。处理器151、输入/输出设备152、网络接口153、RAM 154、ROM 155和存储156可以连接到总线157并经由总线157彼此通信。
处理器151可以被称为处理单元并包括能够运行任意指令集(例如，IntelArchitecture-32(IA-32)、64位扩展的IA-32、x86-64、PowerPC、Sparc，每秒百万条指令(MIPS)、高级RISC(精简指令集计算机)机器(ARM)或IA-64)的至少一个核，例如微处理器、应用处理器(AP)、数字信号处理器(DSP)和GPU。例如，处理器151可以经由总线157访问存储器，即RAM154或ROM 155，并运行存储在RAM 154或ROM 155中的指令。
RAM 154可以存储用于根据本公开的示例实施方式的设计IC的方法的程序154_1或程序154_1的至少一部分，程序154_1可以允许处理器151执行设计IC的方法(例如，图10的方法和/或图11的方法)中包括的至少一些操作。例如，程序154_1可以包括处理器151可运行的多个指令，程序154_1中包括的所述多个指令可以允许处理器151执行例如图11的流程图中包括的至少一些操作。
即使当供应给计算系统150的电源被切断时，存储156也不会丢失所存储的数据。例如，存储156可以包括非易失性存储器设备或诸如磁带、光盘或磁盘的存储介质。此外，存储156可以是与计算系统150可分离的。存储156可以存储根据本公开的示例实施方式的程序154_1，并且程序154_1或程序154_1的至少一部分可以在程序154_1由处理器151运行之前从存储156加载到RAM 154。替代地，存储156可以存储由程序语言创建的文件，并且由编译器等从该文件生成的程序154_1或程序154_1的至少一部分可以加载到RAM 154。此外，如图15所示，存储156可以包括数据库(DB)156_1，并且数据库156_1可以包含设计IC所需的信息，例如图10的单元库D12和/或设计规则D14。
存储156可以存储将要由处理器151处理的数据或已由处理器151处理的数据。即，根据程序154_1，处理器151可以通过处理存储在存储156中的数据来生成数据并将所生成的数据存储在存储156中。例如，存储156可以存储图10的RTL数据D11、网表D13和/或布局数据D15，并存储图11的输入数据。
输入/输出设备152可以包括诸如键盘和指点设备的输入设备，并包括诸如显示设备和打印机的输出设备。例如，通过输入/输出设备152，用户可以触发由处理器151运行程序154_1、输入图10的RTL数据D11和/或网表D13以及图11的输入数据、和/或检查图10的布局数据D15。
网络接口153可以提供对计算系统150外部的网络的访问。例如，网络可以包括多个计算系统和通信链路，并且通信链路可以包括有线链路、光学链路、无线电链路、或其他任意类型的链路。
虽然已经参照本公开的实施方式具体示出和描述了本公开，但是将理解，在不背离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请是基于2020年8月18日在韩国知识产权局提交的韩国专利申请第10-2020-0103437号并要求其优先权，该韩国专利申请的公开内容通过引用全文合并于此。

Claims (20)

1.一种集成电路(IC)，包括：
第一列，在所述第一列中多个第一单元被排列和放置在多个第一行中，所述多个第一行中的每个第一行具有第一宽度并在第一水平方向上延伸，所述第一列包括以第一节距在垂直于所述第一水平方向的第二水平方向上延伸的多个第一栅电极；
第二列，在所述第二列中多个第二单元被排列和放置在多个第二行中，所述多个第二行中的每个第二行具有第二宽度并在所述第一水平方向上延伸，所述第二列包括以第二节距在所述第二水平方向上延伸的多个第二栅电极；以及
接口列，在所述第一列和所述第二列之间在所述第二水平方向上延伸，所述接口列包括在所述第二水平方向上延伸的至少一个接口栅电极，
其中所述至少一个接口栅电极包括以下至少之一：
第一接口栅电极，与所述多个第一栅电极中的外侧第一栅电极间隔开所述第一节距；以及
第二接口栅电极，与所述多个第二栅电极中的外侧第二栅电极间隔开所述第二节距。
2.根据权利要求1所述的集成电路，其中所述至少一个接口栅电极包括所述第一接口栅电极，以及
其中所述第一接口栅电极与所述多个第二栅电极中的所述外侧第二栅极间隔开所述第二节距。
3.根据权利要求1所述的集成电路，其中所述至少一个接口栅电极包括所述第一接口栅电极和所述第二接口栅电极。
4.根据权利要求3所述的集成电路，其中所述第一接口栅电极和所述第二接口栅电极在所述第二水平方向上延伸并以所述第一节距或所述第二节距分隔开。
5.根据权利要求1所述的集成电路，其中所述第一列包括具有第一导电类型并在所述第一水平方向上彼此平行地延伸的多个第一阱，
其中所述第二列包括具有所述第一导电类型并在所述第一水平方向上彼此平行地延伸的多个第二阱，以及
其中所述接口列包括具有所述第一导电类型并将所述多个第一阱中的至少一个第一阱连接到所述多个第二阱中的至少一个第二阱的第三阱。
6.根据权利要求1所述的集成电路，其中所述第一列包括配置为向所述多个第一单元提供第一电源电压或第二电源电压的多个第一电源轨，所述多个第一电源轨在所述第一水平方向上彼此平行地延伸，以及
其中所述接口列包括：
第一电源线，连接到所述多个第一电源轨中的第一组并在所述第二水平方向上延伸，所述第一电源轨中的所述第一组配置为提供所述第一电源电压；以及
第二电源线，连接到所述多个第一电源轨中的第二组并在所述第二水平方向上延伸，所述多个第一电源轨中的所述第二组配置为提供所述第二电源电压。
7.根据权利要求6所述的集成电路，其中所述第二列包括配置为向所述多个第二单元提供所述第一电源电压或所述第二电源电压的多个第二电源轨，所述多个第二电源轨在所述第一水平方向上彼此平行地延伸，以及
其中所述接口列包括：
第三电源线，连接到所述多个第二电源轨中的第一组并在所述第二水平方向上延伸，所述多个第二电源轨中的所述第一组配置为提供所述第一电源电压；以及
第四电源线，连接到所述多个第二电源轨中的第二组并在所述第二水平方向上延伸，所述多个第二电源轨中的所述第二组配置为提供所述第二电源电压。
8.根据权利要求7所述的集成电路，其中所述接口列包括：
至少一个第一导电图案，在所述第一水平方向上延伸并将所述第一电源线连接到所述第三电源线；以及
至少一个第二导电图案，在所述第一水平方向上延伸并将所述第二电源线连接到所述第四电源线。
9.根据权利要求6所述的集成电路，其中所述第二列包括配置为向所述多个第二单元提供所述第一电源电压或所述第二电源电压的多个第二电源轨，所述多个第二电源轨在所述第一水平方向上彼此平行地延伸，
其中所述第一电源线连接到所述多个第二电源轨中的第一组，所述多个第二电源轨中的所述第一组配置为提供所述第一电源电压，
其中所述第二电源线连接到所述多个第二电源轨中的第二组，所述多个第二电源轨中的所述第二组配置为提供所述第二电源电压，以及
其中所述第一电源线和所述第二电源线形成在所述接口列的不同导电层中。
10.根据权利要求1所述的集成电路，其中所述接口列包括预布局单元。
11.根据权利要求10所述的集成电路，其中所述预布局单元包括：
至少一个阱抽头，配置为向阱提供第一电源电压；以及
至少一个衬底抽头，配置为向衬底提供第二电源电压。
12.一种集成电路，包括：
包括多个第一电源轨的第一列，所述多个第一电源轨中的每个第一电源轨配置为向多个第一单元提供第一电源电压或第二电源电压，并以第一节距在第一水平方向上延伸；
包括多个第二电源轨的第二列，所述多个第二电源轨配置为向多个第二单元提供所述第一电源电压或所述第二电源电压，并以第二节距在所述第一水平方向上延伸；以及
接口列，在所述第一列和所述第二列之间在垂直于所述第一水平方向的第二水平方向上延伸，
其中所述接口列包括：
第一电源线，连接到所述多个第一电源轨中的第一组并在所述第二水平方向上延伸，所述多个第一电源轨中的所述第一组配置为提供所述第一电源电压；
第二电源线，连接到所述多个第二电源轨中的第一组并在所述第二水平方向上延伸，所述多个第二电源轨中的所述第一组配置为提供所述第一电源电压；以及
至少一个第一导电图案，在所述第一水平方向上延伸并将所述第一电源线连接到所述第二电源线。
13.根据权利要求12所述的集成电路，其中所述接口列还包括第三电源线，所述第三电源线连接到所述多个第一电源轨中的第二组并连接到所述多个第二电源轨中的第二组并且在所述第二水平方向上延伸，所述多个第一电源轨中的所述第二组和所述多个第二电源轨中的所述第二组配置为提供所述第二电源电压。
14.根据权利要求12所述的集成电路，其中所述接口列还包括：
第三电源线，连接到所述多个第一电源轨中的第二组并在所述第二水平方向上延伸，所述多个第一电源轨中的所述第二组配置为提供所述第二电源电压；
第四电源线，连接到所述多个第二电源轨中的第二组并在所述第二水平方向上延伸，所述多个第二电源轨中的所述第二组配置为提供所述第二电源电压；以及
至少一个第二导电图案，在所述第一水平方向上延伸并将所述第三电源线连接到所述第四电源线。
15.根据权利要求12所述的集成电路，其中所述多个第一电源轨和所述多个第二电源轨中的每个电源轨包括以下至少之一：
第二导电图案，掩埋在衬底中并在所述第一水平方向上延伸；
源极/漏极接触，在所述第一水平方向上延伸；以及
第三导电图案，在第一配线层中在所述第一水平方向上延伸。
16.根据权利要求12所述的集成电路，其中所述第一电源线和所述第二电源线中的每个包括以下至少之一：
第二导电图案，掩埋在衬底中并在所述第二水平方向上延伸；
栅电极，在所述第二水平方向上延伸；
源极/漏极接触，在所述第二水平方向上延伸；以及
第三导电图案，在第一配线层之上的第二配线层中在所述第二水平方向上延伸。
17.根据权利要求12所述的集成电路，其中所述至少一个第一导电图案包括以下至少之一：
第二导电图案，掩埋在衬底中并在所述第一水平方向上延伸；
源极/漏极接触，在所述第一水平方向上延伸；
第三导电图案，在第一配线层中在所述第一水平方向上延伸；
第四导电图案，在所述第一配线层之上的第二配线层之上的第三配线层中在所述第一水平方向上延伸；以及
贯通硅通路，将所述第一电源线和所述第二电源线中的至少一个连接到掩埋在所述衬底中的第五导电图案，
其中所述第一电源线设置在所述第一配线层中，并且所述第二电源线设置在所述第二配线层中。
18.一种集成电路(IC)，包括：
第一列，包括被排列在多个第一行中的多个第一单元，所述多个第一行中的每个第一行具有第一宽度并在第一水平方向上延伸；
第二列，包括被排列在多个第二行中的多个第二单元，所述多个第二行中的每个第二行具有第二宽度并在所述第一水平方向上延伸；以及
接口列，在所述第一列和所述第二列之间在垂直于所述第一水平方向的第二水平方向上延伸，
其中所述接口列包括：
至少一个阱抽头，配置为向阱提供第一电源电压；以及
至少一个衬底抽头，配置为向衬底提供第二电源电压。
19.根据权利要求18所述的集成电路，其中所述至少一个衬底抽头包括：
在所述第二水平方向上排列的多个第一衬底抽头；以及
在所述第二水平方向上排列的多个第二衬底抽头，
其中所述至少一个阱抽头放置在所述多个第一衬底抽头和所述多个第二衬底抽头之间。
20.根据权利要求18所述的集成电路，其中所述接口列包括至少一个电源开关单元，所述至少一个电源开关单元配置为选择性地切断提供给所述多个第一单元和所述多个第二单元中的至少一些单元的所述第一电源电压或所述第二电源电压。
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