KR100544030B1 - 다중-레벨도전구조물및그의제조방법 - Google Patents

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Abstract

본 발명은 집적 회로상에 다중-레벨 도전 구조물을 형성하는 방법에 관한 것이다. 이러한 방법은 제 1 도전체층(108)을 형성하는 단계와 제 1 도전체층 상부에 제 1 유전체층(112)을 형성하는 단계를 포함한다. 이러한 방법은 제 1 유전체 층 상부에 제 2 도전체층(302)을 형성하는 단계를 더 포함한다. 제 2 도전체층과 제 1 유전체층의 적어도 일부를 통해 에칭하여 제 2 도전체층과 제 1 유전체층내에 트렌치(706)을 형성하여, 유전체층의 일부를 제거하고 제 2 도전체층내에 제 1 도전 라인(503)과 제 2 도전 라인(505)을 형성하는 단계 또한 포함된다. 게다가, 이러한 방법은 트렌치 내부에 낮은 커패시턴스 재료(908)를 증착시키는 단계를 포함한다. 낮은 커패시턴스 재료는 제 1 유전체층의 유전 상수보다 더 낮은 유전 상부를 가지는 재료이다.

Description

다중-레벨 도전 구조물 및 그의 제조 방법{IMPROVED MULTI-LEVEL CONDUCTIVE STRUCTURE AND METHODS THEREFOR}
본 발명은 집적 회로 제조에 관한 것이다. 특히, 본 발명은 집적 회로내의 도전 라인 및/또는 도전 플러그 사이의 용량성 커플링을 감소시키는 방법에 관한 것이다.
전형적인 집적 회로에서, 예를 들면, 금속 라인인 도전 라인은 원하는 전기 특성을 얻기 위하여 반도체 기판상의 선택된 소자를 커플링하는데 사용된다. 현대의 수직형 IC에서, 다중-레벨 도전체층이 IC의 크기는 최소화하면서 상호 접속 조건을 충족시키는데 사용된다. 이러한 도전체층은 전형적으로 하나 이상의 유전체층에 의해 상호 절연된다. 비아가 다음으로 원하는 위치에서 다른 도전체층내의 도전 라인을 상호 접속시키기 위하여 사용된다.
이해를 돕기 위하여, 도 1 내지 도 6은 IC상에 다중-레벨 도전체층내에 상부 도전 라인을 형성하기 위한 통상적인 공정을 도시한다. 도면에 도시된 구조는 예를 들면, DRAM 회로를 제조하는데 사용된다. 비록 상부 도전 라인과 다중-레벨 도전라인을 형성하는 후반 단계만이 예시를 위해 도시되었지만, 여기서 설명되는 본 발명은 상부 도전 라인 하부에 위치하는 다른 도전체층에도 역시 적용된다. 도 1을 참조하면, (예를 들면, 금속층인) 도전체층(108)으로 구성된 도전 라인(103,105, 114, 106)이 기판(110)상에 위치하는 것이 도시된다. 기판(110)은 예를 들면, 실리콘 기판이고 내부에 다수의 소자를 포함한다. 도전 라인(103, 105, 114, 106)은 예를 들면, 알루미늄 상호 접속 라인이고 통상적인 에칭을 사용하여 도전체층(108)으로부터 에칭된다.
도전체층(108) 상부에 제 1 유전체층(112)이 증착된다. 이러한 증착 이후에, 제 1 유전체층(112)은 전형적으로 화학 기계 연마(CMP)와 같은 통상적인 평탄화 공정에 의해 평탄화된다. 도 2에서, 다음으로 포토레지스트 마스크(204)를 사용하여 제 1 유전체층(112)을 통해 비아(203)와 비아(205)를 에칭하기 위한 유전체 에칭 단계가 사용된다. 비록 비아(203,205)가 테이퍼진 벽을 가지는 것으로 도시되지만, 비아 벽은 원한다면 수직일 수 있다.
도 3에서, 예를 들면, 알루미늄 또는 이의 합금중 하나를 포함하는 도전체층(302)이 제 1 유전체층(112) 상부와 비아(203, 205) 내부에 증착된다. 비아(203, 205) 내부에서 도전체 재료 각각은 도전 플러그(303, 305)를 형성한다. 이러한 도전 플러그(303, 305)는 도전체층(302)을 하부에 위치하는 도전체층(108)내의 각각의 도전 라인(103, 105)과 상호 접속시키는 역할을 한다.
선택적으로, 플러그 재료로 구성된 층이 도 2의 제 1 유전체층 상부에 증착되고 에칭 또는 연마되어 비아(203, 205) 내부에 도전 플러그를 형성하도록 한다. 예를 들면, 도전 플러그는 텅스텐으로 구성된다. 다음으로 예를 들면, 알루미늄 또는 이의 합금중 하나인 다른 도전체층이 유전체층(112) 상부에 블랭킷 증착되어 이전에 형성된 도전 플러그와의 전기 접촉부를 형성한다.
도 4에서, 도전체층(302)은 도시된 바와 같은 도전 라인(503, 505, 508)을 형성하도록 적절한 포토레지스트 마스크(502)를 사용하여 에칭된다. 도전 라인(503)은 비아(203)내의 도전 플러그(303)를 통해 도전 라인(103)에 커플링되고 도전 라인(505)은 비아(205)내의 도전 플러그(305)를 통해 도전 라인(105)에 커플링되는 것이 도시된다.
도 5에서, 전형적으로 얇은 (예를 들면, 1,000Å 두께의) TEOS층인 라이너층(502)이 (도전 라인을 에칭하는데 사용된 포토레지스트가 제거된 이후에) 도전 라인(503, 505, 508) 상부뿐만 아니라 유전체층(112) 표면 상부에도 블랭킷 증착된다. 다음으로, 질화물 패시베이션층(602)이 라이너층(502) 상부에 증착된다(도 6을 참조). 질화물층(602)은 예를 들면, 대략 7,000Å 두께이다. 도 6에 도시된 바와 같이, 질화물층(602) 또한 도전 라인(503, 505, 508) 사이의 트렌치를 충진한다.
도 6의 종래의 다중-레벨 도전 구조물은 단점을 가지는 것이 알려져 있다. 예를 들면, 종래의 다중 구조물내의 여러 도전 라인과 도전 플러그 사이에 높은 용량성 커플링이 존재하는 것으로 알려져 있다. 도 6을 참조하면, 예를 들면, 용량성 커플링이 질화물층(602)과 제 1 유전체층(112)을 통해 인접한 도전 라인(503, 505) 사이에 존재한다. 이들 사이의 용량성 커플링의 크기는 질화물 재료의 높은 유전 상수(예를 들면, 전형적인 질화물층에 대해 대략 7-9의 유전 상수)와 하부에 위치하는 산화물 유전체의 높은 유전 상수(예를 들면, 전형적인 산화물층에 대해 대략 4의 유전 상수) 때문에 비교적 높은 것으로 알려져 있다.
더욱이, 용량성 커플링이 도전 라인(503)과 하부에 위치하는 도전 라인(103) 사이뿐만 아니라 도전 라인(505)과 하부에 위치하는 도전 라인(105) 사이에 존재한다. 몇몇 필드 라인이 비교적으로 높은 커패시턴스 유전체층(112)을 통과하기 때문에, 이들 사이의 용량성 커플링은 비교적으로 매우 높은 것으로 알려져 있다.
더욱이, 용량성 커플링이 예를 들면, 도 6의 유전체층(112)을 통해 도전 플러그(303, 305) 사이인 인접한 도전 플러그 사이에서도 또한 존재한다. 이 역시, 유전체층(112)의 비교적으로 높은 커패시턴스 때문에 인접한 도전 플러그 사이의 용량성 커플링이 비교적으로 매우 높은 것으로 알려져 있다.
당업자라면 누구나 알 수 있듯이, 종래 기술의 다중-레벨 도전 구조물의 도전 라인과 도전 플러그 사이의 높은 용량성 커플링은 시간 지연을 증가시킬 뿐만 아니라 최종 IC에서의 많은 누화와 용량성 손실을 야기하고, 이에 의해 성능을 저하시킨다. 더욱이, 높은 용량성 커플링은 더 높은 동작 전압을 필요로 하고, 이는 동작시 열 손실과 지연을 증가시킨다. 이는 특히 최상부 금속층내의 도전 라인으로부터 및 이들로의 용량성 커플링에 대해 더욱 그러한데, 그 이유는 이들이 전력과 그라운드를 IC의 나머지 부분에 제공하도록 설계되기 때문에 이러한 도전 라인은 전형적으로 가장 넓고 가장 긴 금속리드(예를 들면, 0.8미크론의 폭, 1미크론의 높이와 수 밀리미터의 길이)를 가지기 때문이다. 이러한 금속 리드로부터 및 이들로의 높은 용량성 커플링은 커패시턴스, 지연 및 전력 손실의 측면에서 IC 성능을 상당히 저하시키는 경향이 있다.
이상에서 살펴본 바와 같이, 성능을 향상시키기 위해 여러 도전 라인과 플러그 사이의 용량성 커플링을 바람직하게 감소시키는 개선된 다중-레벨 도전 구조물과 그 제조 방법이 요구된다.
본 발명의 제 1 실시예는 IC상에 형성된 제 1 도전체층과 제 1 도전체층 상부에 증착된 제 1 유전체층을 포함하는 다중-레벨 도전 구조물에 관한 것이다. 다중-레벨 도전 구조물은 제 1 유전체층 상부에 위치된 제 2 도전체층을 더 포함한다.제 2 도전체층은 제 1 도전 라인과 제 2 도전 라인을 포함한다. 다중-레벨 도전 구조물은 또한 제 1 도전 라인과 제 2 도전 라인 사이의 트렌치 내부에 위치하는 낮은 커패시턴스 재료로 구성된 층을 포함한다. 트렌치는 제 2 도전체층을 통해 그리고 제 1 도전체층의 적어도 일부를 통해 형성된다. 낮은 커패시턴스 재료는 제 1 유전체층의 유전 상수보다 낮은 유전 상수를 가진 층이다.
제 2 실시예에서, 본 발명은 IC상에 다중-레벨 도전 구조물을 형성하는 방법에 관한 것이다. 이러한 방법은 제 1 도전체층을 형성하는 단계와 제 1 도전체층 상부에 제 1 유전체층을 형성하는 단계를 포함한다. 이러한 방법은 제 1 유전체층의 상부에 제 2 도전체층을 형성하는 방법을 더 포함한다. 제 2 도전체층과 제 1 유전체층내에 트렌치를 형성하기 위하여 제 2 도전체층과 제 1 도전체층의 적어도 일부를 에칭하고, 이에 의해 유전체층의 적어도 일부를 제거하고 제 2 도전체층내에 제 1 도전 라인과 제 2 도전 라인을 형성하는 단계가 포함된다. 더욱이, 이러한 방법은 트렌치 내부에 낮은 커패시턴스 재료를 증착하는 단계를 포함한다. 낮은 커패시턴스 재료는 제 1 유전체층의 유전 상수보다 낮은 유전 상수를 가지는 재료이다.
본 발명의 상술된 특성과 다른 특성은 이하의 도면을 참조로 하여 상세히 설명될 것이다.
본 발명에 따른 도면은 예시를 위한 것이지 한정을 위한 것은 아니며, 동일한 엘리먼트에 대해서는 동일한 참조 부호가 주어진다.
본 발명은 첨부된 도면을 참조로 한 실시예를 통해 이하에서 상세히 설명될 것이다. 이하의 설명에서, 본 발명의 완전한 이해를 위해 여기서 상세한 설명들이 개시될 것이다. 하지만, 당업자라면 이러한 설명의 일부 또는 전체가 없이도 실행 가능하다는 것을 알 수 있을 것이다. 다른 실시예에서, 본 발명을 모호하게 할 수도 있는 공지된 공정 단계 및/또는 구조물은 상세히 설명되지 않을 것이다.
본 발명은 IC에서 사용되는 다중-레벨 도전 구조물에 관한 것이다. 이러한 IC는 예를 들면, RAM, DRAM, 동기식 DRAM(SDRAM) 및 ROM이다. 다른 IC는 예를 들면, 응용 주문형 IC(Application Specific IC : ASIC), 병합형 DRAM-논리 회로(삽입형 DRAM) 또는 다른 논리 회로 또한 사용 가능하다. 전형적으로, 다수의 IC는 웨이퍼상에 병렬로 형성된다. 가공이 완결된 이후에, 웨이퍼는 IC를 개별 칩으로 분할하기 위하여 절단된다. 다음으로 칩이 패킹되고, 그 결과 예를들면, 컴퓨터 시스템, 휴대폰, 개인 휴대 정보 단말(Personal Digital Assistant : PDA) 및 다른 전자 상품과 같은 소비자 상품에서 사용되는 최종 상품화된다.
제 1 실시예에서, 다중-레벨 도전 구조물내에서 사용된 비교적 높은 커패시턴스 유전체 재료가 낮은 커패시턴스 재료로 대체되어 도전 라인과 플러그로부터 및 이들로의 용량성 커플링을 감소시킨다. 본 발명에 따르면, 깊은 트렌치가 상부에 위치하는 도전체층내에(즉, 도전 라인을 상호 절연시키도록 도전 라인 사이에) 형성될 뿐만 아니라 하부에 위치하는 유전체층 내부에도 형성된다. 이러한 깊은 트렌치는 인접한 도전 라인 사이의 영역내의 높은 커패시턴스 유전체 재료의 일부를 제거한다. 다음으로 트렌치는 낮은 커패시턴스 재료로 충진되어, 제거된 유전체 재료를 대체한다.
일단 인접한 도전 라인 사이의 트렌치가 낮은 커패시턴스 재료로 충진되면, 다음으로 질화물층이 기판 상부에 증착된다. 트렌치가 질화물 증착 이전에 낮은 커패시턴스 재료로 충진되었기 때문에, 인접한 도전 라인 사이의 영역내에 높은 커패시턴스 질화물 재료는 증착된다 하더라도 거의 증착되지 않는다.
동작시, 인접한 도전 라인과 플러그 사이에 높은 커패시턴스 유전체 재료와 질화물 재료가 존재하지 않음으로써 도전 라인과 플러그로부터 및 이들로의 용량성 커플링이 바람직하게 감소된다. 이러한 감소된 용량성 커플링은 용량성 손실을 최소화시키고, 이에 의해 (지연, 전력 소비 등의 측면에서) 성능이 향상된다.
본 발명의 특성과 장점이 이하의 도면을 참조로 한 설명을 통해 더욱 잘 이해될 것이다. 도 7에서, 인접한 도전 라인(예를 들면, 금속층(302)내의 도전 라인(503, 505)) 사이의 트렌치는 유전체층(112) 내부로 연장한다. 이러한 방법으로, 유전체층(112)내의 유전체 재료의 일부가 인접한 도전 라인 사이의 영역 예를 들면, 도 7에서 점선(702, 704)으로 표시된 부분 사이의 영역으로부터 제거된다. 이는 도 4의 도전 라인(503, 505) 사이의 트렌치가 도전체층(302)과 유전체층(112)사이의 계면에서 멈춘다는 점(즉, 트렌치 에칭에 의해 유전체층(112)이 실질적으로 에칭되지 않는다는 점)에서 도 4에서의 경우와는 정반대이다.
제 1 실시예에서, 도 7의 트렌치(706)는 통상적인 반응성 이온 에칭(RIE) 공정에 의해 유전체층(112) 내부로 에칭된다. 게다가, (도전 라인(503, 505, 508)을 형성하기 위하여) 도전체층(108)을 에칭하는데 사용된 것과 동일한 포토레지스트 마스크가 트렌치를 형성하기 위한 다음의 유전체 에칭을 수행하는데 사용될 수 있고, 이에 의해 추가의 포토리소그래피 단계가 필요하지 않게 된다. 트렌치 에칭은 이전에 형성된 비아(즉, 유전체층(112)내의 비아)를 실질적으로 에칭되지 않은 상태로 남겨두는데, 이는 이러한 비아들이 도전 라인 하부에 증착되고 상부에 위치하는 포토레지스트 마스크에 의해 보호되기 때문이라는 것을 주목할 필요가 있다.
도 7에 도시된 바와 같이, 유전체층(112)으로부터 트렌치(706)를 에칭하는 유전체 에칭 단계는 (예를 들면, 엔드포인트 기술에 의해) 하부에 위치하는 도전 라인(108)의 계면에서 완결된다. 하지만, 당업자라면 알 수 있듯이, 본 발명에 따른 방법으로 얻어지는 장점중 다수가 트렌치(706) 에칭이 실질적으로 유전체층(112) 내부로 연장하지만 금속층(108)에 도달하기 전에 멈추어도 또한 실현될 수 있다. 유전체층의 적어도 일부는 도전 라인(103, 105, 114, 106) 사이에 남아서 이러한 도전 라인을 상호 절연시켜 기계적 지지력을 제공하도록 한다는 점이 주목된다. 유전체 에칭 단계는 또한 인접한 도전 라인(505, 508) 사이의 영역내에 유전체층(112) 내부로 트렌치(708)를 형성하고 도 8의 개방 영역(710)을 형성한다.
비록 몇몇 경우에 높은 커패시턴스 유전체 재료의 다수를 낮은-K 충진제로 대체하는 것(즉, 실질적으로 유전체층을 통해 에칭하는 것)이 바람직하지만, 트렌치의 정확한 깊이는 부분적으로 에칭시 보호용 포토레지스트 재료의 유효성에 의해 결정된다. 이는 포토레지스트 재료의 일부가 에칭 동안 부식되기 때문이고, 트렌치 에칭은 하부에 위치하는 도전 라인(108)의 계면에 도달하기 전에 중단되어 상부에 위치하는 도전체층(즉, 도 7의 층(302)내의 도전 라인(503, 505, 508))내의 도전 라인의 과도한 손상을 방지하도록 해야만 한다.
도 8에서, 선택적인 산화물 라이너층(802)(예를 들면, TEOS 라이너)이 도 7의 금속층(302)의 도전 라인(503, 505, 508)상부, 트렌치(706, 708) 내부 및 개방 영역(710) 상부에 컨포멀하게 증착된다. 선택적인 산화물 라이너층(802)은 우수한스텝 커버리지를 가진 산화물이고, 원한다면 도 9의 다음으로 증착되는 낮은 커패시턴스 재료와 관련된 고착 및 부식 문제를 방지하기 위하여 제공된다. 라이너는 또한 만일 하부에 위치하는 도전체층(108)의 일부가 트렌치 에칭 이후에 노출된다면 다음으로 증착된 낮은 커패시턴스 재료와 관련된 잠재적인 부식과 고착으로부터 하부에 위치하는 도전체층(108)을 커버링하여 보호한다.
도 9에서, 낮은 커패시턴스 재료는 트렌치(706, 708) 내부 즉, 금속층(302)과 인접한 도전 라인 사이의 유전체층(112)의 일부를 통해 형성된 트렌치 내부에 증착된다. 이러한 낮은 커패시턴스 재료는 도 8의 트렌치(706, 708)내에 낮은 커패시턴스 충진부(902, 904)를 형성한다. 낮은 커패시턴스 재료가 이러한 트렌치로부터 미리 제거된 높은 커패시턴스 유전체 재료를 대체한다는 점이 주목된다. 게다가, 낮은 커패시턴스 충진제는 유전체층 즉, 도 8의 유전체층(112) 내부로 연장한다는 점이 주목된다.
여기서 사용된 바와 같이, 낮은 커패시턴스 유전체 재료는 대체할 재료보다 더 낮은 예를 들면, 도 9의 경우 유전체층(112)) 또는 질화물 재료보다 더 낮은 유전 상수를 가진다. 낮은 커패시턴스 재료가 대략 3 이하의 유전 상수를 가지는 것이 바람직하지만 필수적인 것은 아니다. 제 1 실시예에서, 낮은 커패시턴스 재료는 바람직하게는 히드로겐 실세스퀴옥산 SOG(예를 들면, 다우 코닝사의 ), 메칠 실세스퀴옥산 SOG와 같은 저유전 상수(낮은 K) 스핀-온 재료, (폴리이미드, 폴리벤족사졸, 폴리아릴에테르 등을 포함하는) 유기적 스핀-온 중합체 및 스핀-온 에어로겔이다. 자기-평탄화 화학 기상 증착(CVD) 박막(예를 들면, 트리콘 테크놀로지사의 낮은-K )이 본 발명의 제 2 실시예에서 사용될 수 있다.
당업자에게 공지된 바와 같이, 스핀-온 재료는 전형적으로 일정한 부피 규칙을 따른다 즉, 평탄화하는 동안 트렌치(706,708)와 같은 작은 형상에 흘려져 충진하여 예를 들면, 개방 영역(710)내에 일정한 두께의 층을 형성한다. 따라서, 일정한 두께의 낮은 커패시턴스층이 도 9의 개방 영역(710) 상부에 위치하는 것이 도시된다. 하지만, 일정한 두께 규칙 때문에, 개방 영역(710)내의 낮은 커패시턴스 재료의 두께는 트렌치의 깊이보다 작다.
도 10에서, 질화물(SixNy)층(950)이 패시베이션을 제공하기 위해 전체 구조물 상부에 컨포멀하게 증착된다. 층(950)은 예를 들면, 포스포실리케이트 글래스(PSG)와 같은 불활성화층이다.
예를 들면, 유전체층(112) 내부로 트렌치(706)를 에칭하고 낮은 커패시턴스 재료로 트렌치를 재충진함으로써, 본 발명은 도전 라인으로부터 및 이들로의 필드 라인이 통과할 것으로 예상되는 영역으로부터 높은 커패시턴스 재료를 바람직하게제거하고 높은 커패시턴스 산화물 및/또는 질화물 재료를 낮은 커패시턴스 재료로 대체한다.
낮은 커패시턴스 재료로 트렌치를 충진하는 것 또한 예를 들면, 도 10의 질화물층(950)이 도전 라인 상부로 리프팅(lifting)되도록 한다. 이러한 방법으로, 도전 라인으로부터 및 이들로의 필드 라인의 더 적은 수가 높은 커패시턴스 질화물 재료를 통과한다. 대신에, 예를 들면, 도전 라인(503, 505)으로부터 및 이들로의 필드 라인의 상당량이 낮은 커패시턴스 충진 재료를 통과한다. 이러한 방법으로, 도전 라인으로부터 및 이들로의 용량성 커플링이 실질적으로 최소화된다.
게다가, 인접한 도전 라인 사이의 영역으로부터 높은 커패시턴스 유전체 재료를 제거하는 것은 인접한 도전 플러그 사이의 용량성 커플링을 바람직하게 그리고 실질적으로 감소시킨다. 도 6을 참조하면, 예를 들면, 종래 기술의 다중 구조물은 도전 플러그(303, 305) 사이의 필드 라인이 높은 커패시턴스 유전체 재료층(112)을 통과할 수 있도록 한다. 종래 기술의 구조물이 그러하듯이, (실질적으로 유전체층 내부로 연장하지 않는) 종래 기술의 트렌치가 낮은 K 재료로 충진된다 하더라도(즉, 도 4의 종래 기술에서의 도전 라인(503/505) 사이의 트렌치와 도전 라인(505/508) 사이의 트렌치가 낮은 K재료로 충진된다 하더라도), 이러한 방법은 종래의 도전 플러그(303, 305) 사이의 필드 라인이 높은 커패시턴스 유전체 재료층(112)을 통과하여 이들 사이에 상당한 용량성 커플링을 야기한다는 점이 주지되지 않은 것이다. 대조적으로, 도10의 인접한 도전 플러그(303, 305) 사이의 필드 라인의 상당량이 낮은 커패시턴스 충진부(902)를 통과한다. 이러한 방법으로, 이러한 두 도전 플러그(303, 305) 사이의 용량성 커플링은 도 10에서는 실질적으로 감소된다.
상부 도전 라인(505)과 하부 도전 라인(105) 사이의 외부 필드 라인의 일부 또한 낮은 커패시턴스 충진부(902, 904)의 낮은 커패시턴스 재료를 통과한다. 따라서, 상부 도전 라인(550)과 하부 도전 라인(105) 사이의 용량성 커플링 또한 감소된다.
만일 도전 라인(108) 또한 퓨즈(예를 들면, DRAM 회로의 보호용 또는 어드레스/인에이블 퓨즈)를 형성하는 층이라면, 도 7 내지 도 10과 관련하여 설명된 다중-레벨 도전 구조물 형성 기술은 추가의 장점을 제공한다. 본 발명의 특성에 대한이해를 돕기 위하여, 레이저에 의해 끊어질 수 있는 퓨즈는 전형적으로 퓨즈 설정 동작시(즉, 퓨즈가 레이저에 의해 끊어질 때) 퓨즈 상부에 미리 설정된 두께의 유전체 창을 필요로 한다는 점을 주목해야 한다. 종래 기술인 도 6을 참조하면, 퓨즈(114, 106)가 종래 기술의 유전체층(112), 라이너층(502) 및 질화물층(602)에 의해 커버링되는 것이 도시된다. 퓨즈 설정 동작을 용이하게 하기 위하여, 에칭 단계는 전형적으로 퓨즈 설정 동작 이전에 미리 설정된 두께로 퓨즈 상부에 위치하는 층의 두께를 감소시키는 것이 필요하다.
하지만, 종래 기술을 도시하는 도 6의 유전체층의 두께는 층을 평탄화하기 위해 사용되는 화학 기계 연마 공정 때문에 퓨즈별로 다르다. 이러한 변화 때문에, 퓨즈 상부에 미리 설정된 두께의 유전체 창을 정확히 위치시키는 에칭 단계를 설계하는 것은 어렵다. 예를 들어, 종래 기술의 IC에서 퓨즈별로 유전체 창의 두께에서 심한 변화를 발견하는 것은 흔히 있는 일이다.
본 발명의 일 특성에 따르면, 퓨즈 상부의 유전체 재료를 제거하고 라이너 재료(예를 들면, 도 10의 라이너층(802)), 개방 영역(710) 상부에 낮은 커패시턴스 재료 및 질화물층(950)을 증착시켜 대체함으로써 퓨즈 상부의 층 스택의 두께가 변화하는 것을 바람직하게 제거할 수 있다. 이는 (도 7에 도시된) 퓨즈 상부의 모든 유전체 재료를 실질적으로 제거함으로써 유전체층을 평탄화하기 위해 사용된 화학 기계 연마 공정에 의한 종래 기술에 있어서의 유전체의 두께 변화가 제거된다. 증착과 스핀-온 공정은 형성된 층의 두께가 (CMP 공정에 비해) 더욱 정밀하게 조절될 수 있도록 하기 때문에, 퓨즈상부의 층 스택의 두께는 퓨즈에 대해 훨씬 더 일정하다. 퓨즈 상부에 위치하는 층의 두께가 훨씬 더 일정하기 때문에, 본 발명은 퓨즈 상부의 유전체 창을 형성하기 위해 사용된 다음의 에칭을 더욱 정확하게 조절할 수 있도록 한다.
이상에서 알 수 있듯이, 인접한 도전체층(112) 사이의 영역과 도전체층(302)내 인접한 도전 라인 사이의 영역내의 높은 커패시턴스 유전체와 질화물 재료를 제거하고 대체하는 것은 동작동안 이러한 구조물로부터 및 이들로의 용량성 커플링을 바람직하게 감소시킨다. 여기서 설명된 본 발명의 용량성 커플링 감소 기술은 회로상의 최상부(즉, 최종) 도전체층에 제공될 때 실질적인 장점을 제공한다. 그럼에도 불구하고, 설명된 기술은 레벨 내부 및 레벨간 용량성 커플링을 감소시키기 위하여 IC내의 어떠한 도전체층에도 적용될 수 있다. 앞에서 언급한 바와 같이, 감소된 용량성 커플링은 용량성 손실을 감소시키고, 이는 전력 소비를 최소화하여 IC가 저전압에서도 동작할 수 있도록 한다. 게다가, 용량성 커플링의 감소는 구조물이 더 짧은 피치로 설계될 수 있게 하고, 이에 의해 결과적으로 IC의 크기를 감소시킬 수 있게 된다.
진보한 방법으로, 본 발명은 낮은 커패시턴스 재료의 일부를 유전체층 즉, 유전체층(112) 내부에 바람직하게 위치시키고, 유전체층내의 인접한 도전 플러그와 도전 라인으로부터 및 이들로의 용량성 커플링을 감소시킨다. 낮은 커패시턴스 재료가 비아와 도전 플러그가 형성될 곳에는 사용되어서는 안된다고 공지되어 있기 때문에 이러한 층에 낮은 커패시턴스 재료를 제공하는 것은 진보한 것이다. 이는 만일 유전체층(112)이 낮은 커패시턴스 재료로 전체가 구성된다면, 그 내부에 형성되는 비아와 도전 플러그가 공지된 비아 중독 작용(poisoning)(즉, 비아내에 위치하는 금속 플러그와 낮은 커패시턴스 재료로부터의 수분 사이의 화학 반응이 도전 플러그를 비도전 상태로 만드는 것)으로 인해 방해받기 때문이다
진보한 방법으로, 본 발명은 비아가 높은 커패시턴스에도 불구하고 좀 더 안정된 유전체 재료 예를 들면, 유전체층(112)의 유전체 재료를 통해 형성되도록 하는 반면에 비아가 존재하지 않는 영역 예를 들면, 도 8의 트렌치(706, 708)내의 영역내의 이러한 높은 커패시턴스 유전체 재료를 대체한다. 이러한 방법으로, 필드 라인이 인접한 도전 라인과 도전 플러그 사이를 통과할 것으로 예상되는 영역내에 존재하는 높은 커패시턴스 유전체 재료의 일부가 낮은 커패시턴스 재료에 의해 대체되는 반면에 비아내에서 비아 중독 작용이 바람직하게 방지된다.
이상에서 본 발명이 여러 실시예를 통해 설명되었지만, 본 발명의 범위에 속하는 변경, 치환 및 동등물이 가능하다. 그러므로 본 발명의 정신과 범위에 속하는 이러한 변경, 치환 및 동등물은 이하에 첨부된 청구항에 의해 설명된다.
본 발명에 따르면, IC내의 여러 도전 라인과 플러그 사이의 용량성 커플링을 감소시키는 개선된 다중-레벨 도전 구조물과 그 제조 방법이 제공된다.
도 1 내지 도 6은 다중-레벨 도전 구조물을 형성하기 위한 종래 기술을 도시한다.
도 7 내지 도 10은 본 발명에 따라 다중-레벨 도전 구조물을 형성하는 기술을 도시한다.
* 도면의 주요부분에 대한 부호의 설명 *
103, 105, 114, 106 : 도전 라인 110 : 기판
108 : 도전체층 112 : 제 1 유전체층
302 : 도전체층
503, 505, 508 : 도전 라인 706, 708 : 트렌치

Claims (17)

  1. 제 1 도전체층;
    상기 제 1 도전체층 상부에 위치하며, 내부에 제 1 도전 플러그와 제 2 도전 플러그를 갖는 제 1 유전체층;
    상기 제 1 유전체층 상부에 위치하며, 제 1 도전 라인과 제 2 도전 라인을 포함하는 제 2 도전체층 - 상기 제 1 도전 라인은 상기 제 1 도전 플로그와 전기적으로 통신하며 상기 제 2 도전 라인은 상기 제 2 도전 플러그와 전기적으로 통신함 -; 및
    상기 제 1 도전 라인과 상기 제 2 도전 라인 사이의 트렌치 내부에 위치하는 낮은 커패시턴스 재료로 구성된 층을 포함하며, 상기 트렌치는 상기 제 1 도전 플러그와 상기 제 2 도전 플러그 사이에 위치하는 상기 낮은 커패시턴스 재료의 적어도 일부가 그 내부의 용량성 커플링을 감소시키도록 하기 위해 상기 제 2 도전체층과 상기 제 1 유전체층의 적어도 일부를 통해 형성되고, 상기 낮은 커패시턴스 재료는 상기 제 1 유전체층의 유전 상수보다 더 낮은 유전 상수를 갖는 재료이며,
    상기 제 1 도전 플러그는 상기 제 1 유전체층의 제 1 유전 재료에 의해 상기 낮은 커패시턴스 재료로부터 절연되는 집적 회로상의 다중-레벨 도전 구조물.
  2. 제 1 항에 있어서. 상기 낮은 커패시턴스 재료는 스핀-온 재료인 집적 회로상의 다중-레벨 도전 구조물.
  3. 제 1 항에 있어서, 상기 트렌치는 상기 제 1 유전체층을 통해 상기 제 1 도전체층의 최상부 표면까지 형성되는 집적 회로상의 다중-레벨 도전 구조물.
  4. 제 1 항에 있어서, 상기 제 2 도전체층과 상기 낮은 커패시턴스 재료로 구성된 층 사이에 위치하는 산화물 라이너층을 더 포함하는 집적 회로상의 다중-레벨 도전 구조물.
  5. 제 4 항에 있어서, 상기 낮은 커패시턴스 재료는 스핀-온 재료인 집적 회로상의 다중-레벨 도전 구조물.
  6. 제 5 항에 있어서, 상기 스핀-온 재료는 상기 트렌치를 충진하는 집적 회로상의 다중-레벨 도전 구조물.
  7. 제 6 항에 있어서, 상기 낮은 커패시턴스 재료로 구성된 층 상부에 위치하는 제 2 유전체층을 더 포함하는 집적 회로상의 다중-레벨 도전 구조물.
  8. 제 7 항에 있어서, 상기 제 2 유전체층은 질화물층인 것을 집적 회로상의 다중-레벨 도전 구조물.
  9. 제 8 항에 있어서, 상기 낮은 커패시턴스 재료의 유전 상수는 상기 제 1 질화물층의 유전 상수보다 낮은 집적 회로상의 다중-레벨 도전 구조물.
  10. 제 1 금속층;
    상기 제 1 금속층 상부에 위치하며, 내부에 제 1 금속 플러그와 제 2 금속 플러그를 갖는 제 1 유전체층;
    상기 제 1 유전체층 상부에 위치하며, 제 1 금속 라인과 제 2 금속 라인을 포함하는 제 2 금속층 -상기 제 1 금속 라인은 상기 제 1 금속 플러그와 전기; 및
    상기 제 1 금속 라인과 상기 제 2 금속 라인 사이의 트렌치 내부에 위치하는 낮은 커패시턴스 재료로 구성된 층을 포함하며, 상기 트렌치는 상기 제 1 금속 플러그와 상기 제 2 금속 플러그 사이에 위치하는 상기 낮은 커패시턴스 재료의 적어도 일부가 그 내부의 용량성 커플링를 감소시키도록 하기 위해 상기 제 2 금속층과 상기 제 1 유전체층의 적어도 일부를 통해 형성되고, 상기 낮은 커패시턴스 재료는 상기 제 1 유전체층의 유전 상수보다 낮은 유전 상수를 갖는 재료이며,
    상기 제 1 도전 플러그는 상기 제 1 유전체층의 제 1 유전 재료에 의해 상기 낮은 커패시턴스 재료로부터 절연되는 DRAM 회로.
  11. 제 10 항에 있어서, 상기 낮은 커패시턴스 재료의 유전 상수는 3 이하인 DRAM 회로.
  12. 제 10 항에 있어서, 상기 트렌치는 상기 제 1 유전체층을 통해 상기 제 1 금속층의 최상부 표면까지 형성되는 DRAM 회로.
  13. 제 10 항에 있어서, 상기 낮은 커패시턴스 재료는 스핀-온 재료인 DRAM 회로.
  14. 제 10 항에 있어서, 상기 낮은 커패시턴스 재료로 구성된 층 상부에 위치하는 제 2 유전체층을 더 포함하며, 상기 낮은 커패시턴스 재료로 구성된 층은 상기 트렌치를 충진하는 DRAM 회로.
  15. 제 14 항에 있어서, 상기 제 2 유전체층은 질화물층이고, 상기 낮은 커패시턴스 재료의 유전 상수는 상기 질화물층의 유전 상수보다 낮은 DRAM 회로.
  16. 제 1 항에 있어서,
    상기 제 1 도전 플러그와 상기 제 1 도전 라인은 동일한 도전 재료로 구성되는 집적회로상의 다중-레벨 도전 구조물.
  17. 제 10 항에 있어서, 상기 제 1 도전 플러그와 상기 제 1 도전 라인은 동일한 도전 재료로 구성되는 DRAM 회로.
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