CN1367531A - 一种层间介电层平坦化的方法 - Google Patents
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Abstract
一种改善嵌入式动态随机存取存储器(DRAM)的层间介电层平坦化的方法。其先在半导体晶片上定义一周边电路区以及一存储阵列区,再形成多个MOS晶体管及电容器,接着形成一介电层及一光阻层覆盖于该晶片上。然后利用电容器的下储存电极的布局图案当作反光罩,进行一黄光制作工艺,以去除该存储阵列区上方的光阻层,同时蚀刻该存储阵列区上方的介电层至一预定深度。最后对该介电层进行一化学机械研磨(CMP)制作工艺,平坦化该嵌入式DRAM的层间介电层。
Description
本发明提供一种动态随机存取存储器(dynamic random access memory，DRAM)的制作方法，特别是一种在嵌入式动态随机存取存储器(embeddedDRAM，E-DRAM)的制作过程中改善层间介电层(inter layer dielectric layer，ILD layer)的平坦化的方法。
动态随机存取存储器(DRAM)是由数目庞大的存储元(memory cell)所聚集而成的。每个存储元皆包含有一个开关晶体管(pass transistor)，通常为一金属氧化物半导体晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)，以及一个储存电容(storage capacitor)。而随着制造集成度的不断提高，现今制作半导体集成电路的趋势是将DRAM存储元阵列(memory cellarray)与高速逻辑电路元件(high-speed logic circuit elements)进行整合，同时制作在一个晶片(chip)上，形成一种同时结合了存储器阵列以及逻辑电路(logiccircuits)的嵌入式动态随机存取存储器(E-DRAM)，以大幅节省面积并加快讯号的处理速度。
然而，传统的制作E-DRAM的制作工艺却会遭遇到层间介电层不易平坦化的问题，也就是在E-DRAM上的逻辑电路区(logic region)，亦称为周边电路区(periphery area)，与存储区之间的存在有一高度落差(step heightdifference)。而该高度落差的产生，会影响到其后续的铜制作工艺(Cutechnology)，因为在铜制作工艺中，很严格地要求该高度落差至少必须小于1000埃。
请参阅图1至图8，图1至图8为传统的于一半导体晶片50上制作一E-DRAM的示意图。如图1所示，半导体晶片50包含有一硅基底(siliconsubstrate)52。硅基底52的表面上已经预先定义出一存储区10以及一逻辑电路区12。存储区10中包含有多个电容器18a、18b以及栅极结构14，而逻辑电路区12中则包含有多个栅极结构15。在存储区10中，电容器18a、18b是形成于一利用常压化学气相沉积法(atmospheric pressure CVD)所沉积的近似平坦的氧化硅层22上，而栅极结构14则是形成于硅基底52表面，其上覆盖有一磷硅玻璃(phosphosilicate glass，PSG)层20。借由穿透氧化硅层22以及磷硅玻璃层20中的电极接触(node contact)16，电容器18a可与硅基底52表面的漏极或源极(未显示于图中)形成电连接。
传统的制作E-DRAM的方法是先于半导体晶片50的表面上形成一层硼磷硅玻璃(borophosphosilicate glass)层24，同时覆盖住存储区10以及逻辑电路区12，以用来作为缓冲层(buffer layer)。由于电容器18a、18b的高度约为7000至9000埃(angstroms，A)，因此在半导体晶片50表面沉积硼磷硅玻璃层24之后，将会造成半导体晶片50表面的存储区10与逻辑电路区12之间产生一约为6000至9000埃的高度落差。
接着如图2所示，进行一非等向性干蚀刻制作工艺，向下蚀刻硼磷硅玻璃层24直至氧化硅层22的表面，并于存储区10的边缘形成一侧壁子26。然后于半导体晶片50表面沉积一厚度约3000至7000埃的磷硅玻璃层32，并利用一热流(thermal re-flow)制作工艺，以初步减少存储区10与逻辑电路区12间的高度落差。其中侧壁子26的功用在于缓冲半导体晶片50表面的热应力(thermal stress)。
如图3所示，随后于半导体晶片50表面上形成一光阻层42，并利用一黄光制作工艺将存储区10上方的光阻层42加以去除。随后于半导体晶片50表面进行一回蚀刻制作工艺，以对未被光阻层42覆盖的硼磷硅玻璃层32，向下蚀刻到一预定深度，使得位于存储区10上方硼磷硅玻璃层32的厚度，约剩下1000埃左右。然后如图4所示，进行一去光阻以及清洗干燥制作工艺，以便完全去除光阻层42。
如图5所示，接下来进行一化学机械研磨(chemical mechanical polishing，CMP)制作工艺，以平坦化硼磷硅玻璃层32的表面。随后如图6所示，于半导体晶片50表面沉积一厚度约为1000埃的磷硅玻璃层44，以使半导体晶片50表面具有一较平坦的表面。
如图7所示，利用传统的黄光制作工艺以及干蚀刻等制作工艺，于逻辑电路区12上方形成一接触插塞(contact plug)46，并穿透磷硅玻璃层44、磷硅玻璃层32、氧化硅层22以及磷硅玻璃层20直至硅基底52表面的漏极或源极(未显示于图中)，用来电连接随后形成的上层金属导线层，以及硅基底52表面的元件。最后如图8所示，于磷硅玻璃层44的表面形成一金属导线层48，完成传统的制作E-DRAM的方法。
传统的技术必须要利用许多繁复的步骤，才能完成改善层间介电层平坦化的目的。综上所述，传统的制作E-DRAM方法可归纳出下列缺点：
(1)需沉积硼磷硅玻璃层24，以形成侧壁子26，进而降低半导体晶片50表面的应力。
(2)在形成侧壁子26的过程中，需进行一蚀刻制作工艺。
(3)需沉积一较厚的磷硅玻璃层32。
(4)需进行一热流制作工艺，以得到较平坦的磷硅玻璃层32表面。
(5)需进行一黄光制作工艺以及一蚀刻制作工艺，以去除一预定厚度于存储区10上方的磷硅玻璃层32。
(6)需进行一额外的CMP制作工艺。
因此，传统的制作E-DRAM的方法既费时又耗费成本，而本发明方法可直接改善缺点(5)所需的黄光制作工艺与蚀刻制作工艺。
本发明的主要目的在于提供一种节省时间与成本的的E-DRAM的制作方法。本发明的另一目的在于提供一种E-DRAM的制作方法，以解决存储区与逻辑电路区之间的高度落差问题。
本发明方法是先于制作该DRAM的半导体晶片上定义一周边电路区以及一存储阵列区，再于该周边电路区上形成多个MOS晶体管，而于该存储阵列区上形成多个MOS晶体管以及多个电容器，其中各该电容器均是由一上电极(top electrode)、一电容介电层(dielectric layer)以及一下储存电极(storage node)所构成。接着形成一介电层以及一光阻层覆盖于各该MOS晶体管以及各该电容器之上。然后是利用各该电容器的下储存电极或上电极的布局图案当作反光罩来进行一黄光制作工艺，以去除该存储阵列区上方的该光阻层，接着蚀刻该存储阵列区上方的该介电层至一预定深度，约大于6000埃。最后再对该介电层进行一化学机械研磨制作工艺，以平坦化该嵌入式DRAM的层间介电层。
本发明是利用原先该电容器的下储存电极的布局图案或者上电极的布局图案当作反光罩，来进行一黄光暨蚀刻制作工艺，以平坦化该嵌入式DRAM的层间介电层，进而节省了传统的技术的繁复步骤与制作工艺成本。
请参阅图9至图13，图9至图13为本发明于一半导体晶片100上制作一E-DRAM的示意图。如图9所示，半导体晶片100包含有一硅基底102，硅基底102的表面上已经预先定义出一存储区103以及一逻辑电路区104，而且存储区103以及逻辑电路区104上皆分别包含有多个栅极结构105以及栅极结构106是形成于硅基底102表面。
硅基底102的表面另包含有一已经平坦处理的磷硅玻璃层108以及氧化硅层110，覆盖在多个栅极结构105、106之上。此外，存储区103上方还包含有多个电容器111，以及至少一电极接触(node contact)109穿透氧化硅层110与磷硅玻璃层108，以使存储区103上的多个栅极结构105的栅极或源极(未显示)得以与多个电容器111形成一电连接。其中电极接触109的高度约为6000埃(视磷硅玻璃层108与氧化硅层110的厚度而定)，而每个电容器111的高度则介于8000～10000埃之间，因此造成了E-DRAM的存储区103以及逻辑电路区104的严重高度落差。
请参阅图10，本发明用来解决E-DRAM的存储区与逻辑电路区上方的层间介电层平坦化的方法是先于半导体晶片100上形成一介电层112，以覆盖在所有的电容器111以及氧化硅层110之上。其中，介电层112的材料通常为以等离子强化化学气相沉积法(Plasma Enhanced Chemical VaporDeposition，PECVD)所形成的二氧化硅SiO2为主。此时存储区103以及逻辑电路区104的高度落差H，仍约大于7000埃。
如图11所示，接着于介电层112表面形成一光阻层114，然后再以各电容器111、各电容器111的下储存电极(storage node)111c、上电极(topelectrode)111a的布局(layout)图案，或者位元线的布局图案(bit line)(未显示于图中)当作反光罩(reverse mask)来进行一黄光制作工艺，以去除存储阵列区103上方部分的光阻层114。其中，该黄光制作工艺是直接使用各电容器111、各电容器111的下储存电极111c或上电极111a，或者位元线(未显示于图中)的光罩，然后利用正、负光阻的特性来于介电层112表面形成一与各电容器111、各电容器111的下储存电极111c或上电极111a，或者位元线(未显示于图中)的布局图案相反的光阻层(未显示)，此外该黄光制作工艺亦可使用各电容器111、各电容器111的下储存电极111c或上电极111a，或者位元线(未显示于图中)的布局图案来制作一反光罩，以进行图案转移(patterntransfer)，形成一与各布局图案相反的光阻层硬罩幕(hard mask)。
由于光学近似效应(optical proximity effect)的影响，光阻层114在显影完之后，几乎只会残余在逻辑电路区104上方，进而形成一几乎专属于逻辑电路区104的硬罩幕。然后如图12所示，进行一蚀刻制作工艺，利用残余于逻辑电路区104上方的光阻层114当作硬罩幕，以蚀刻存储区103上方的介电层112至一预定深度，且该预定深度大于6000埃。其中，该预定深度必须近似于图9中E-DRAM的存储区103以及逻辑电路区104原始的高度落差。最后如图13所示，对介电层112进行一化学机械研磨制作工艺，以平坦化E-DRAM的存储区103与逻辑电路区104上方的层间介电层112。
在上述本发明的最佳实施例中，本发明是以各电容器111、各电容器111的下储存电极111c或上电极111a，或者位元线(未显示于图中)的布局图案来当作反光罩，以进行一对存储区103上方的层间介电层112的蚀刻制作工艺，其理由有二：第一，不必重新制做新光罩，可节省掉制作另外一个光罩所花费的时间与成本；第二，以各电容器111、各电容器111的下储存电极111c或上电极111a，或者位元线(未显示于图中)的布局图案来当作反光罩，并配合光学近似效应(OPC)或另辅佐一过蚀刻(over etch)，便可以直接保护逻辑电路区104，使逻辑电路区104不受到进一步的蚀刻，而只蚀刻到存储区103上方的层间介电层112，进而解决存储区103以及逻辑电路区104之间严重的高度落差的问题。
且在本实施例图12的蚀刻制作工艺中蚀刻的该预定深度，必须近似于图9中E-DRAM的存储区103以及逻辑电路区104之间的原始的高度落差，才能获致化学机械研磨制作工艺中所需的最佳制作工艺空间(processwindow)。
相较于传统的技术，本发明的优点是利用既有的或所有预定形成于存储区103上大量且重复出现的布局图案，如电容器111、各电容器111的下储存电极111c或上电极111a，电极接触109的布局图案，或者位元线的布局图案(未显示于图中)来当作反光罩，以蚀刻到存储区103上方的层间介电层112，进而解决存储区103以及逻辑电路区104之间严重的高度落差的问题，而不须重新制作另外一个新的光罩，进而节省了制作新光罩所花费的时间与成本，并且降低传统的技术中所需的繁复步骤。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
附图的简单说明
图1至图8为传统的技术示意图。
图9至图13为本发明于一半导体晶片100上制作一E-DRAM的示意图。附图的符号说明
10、103 存储区 12、104 逻辑电路区
14、15、105、106 栅极结构
16 接触下电极 18a、18b、111 电容器
20、32、44、108磷硅玻璃层
22、110 氧化硅层 24 硼磷硅玻璃层
26 侧壁子 42、114 光阻层
46 接触插塞 48 金属导线层
50、100 半导体晶片 52、102 硅基底
109 电极接触 111a 接触电极
111b 电容介电层 111c 下储存电极
111d 布局图案 112 介电层
Claims (12)
1.一种层间介电层(inter layer dielectric，ILD)平坦化(planarization)的方法，该方法包含有下列步骤：
提供一半导体晶片，该半导体晶片的硅基底(silicon substrate)表面已定义有一周边电路区(periphery circuits region)以及一存储阵列区(memory arrayarea)，且该周边电路区上设有多个金属氧化物半导体(metal oxidesemiconductor，MOS)晶体管，而该存储阵列区上设有多个MOS晶体管以及多个电容器；
于该半导体晶片表面形成一介电层，并覆盖子各该MOS晶体管以及各该电容器之上；
于该介电层表面形成一光阻层；
进行一黄光制作工艺，以去除该存储阵列区上方部分的该光阻层；
利用残余的该光阻层当作硬罩幕(hard mask)，以蚀刻该存储阵列区上方的该介电层至一预定深度；以及
对该介电层进行一平坦化制作工艺(planarization process)。
2.如权利要求1的方法，其中各该电容器均是由一上电极(topelectrode)、一电容介电层(dielectric layer)以及一下储存电极(storage node)所构成。
3.如权利要求2的方法，其中该黄光制作工艺的光罩(mask)图案是利用各该电容器的下储存电极的布局(layout)图案当作反光罩(reverse mask)所形成的。
4.如权利要求2的方法，其中该黄光制作工艺的光罩图案是利用各该电容器的上电极的布局图案当作反光罩所形成的。
5.如权利要求1的方法，其中该预定深度大于6000埃(angstrom)。
6.如权利要求1的方法，其中该平坦化(planarization)制作工艺是为一化学机械研磨(chemical-mechanical polishing，CMP)制作工艺。
7.一种改善层间介电层(ILD)平坦化的方法，该方法包含有下列步骤：
提供一半导体晶片，该半导体晶片的硅基底表面已定义有一周边电路区以及一存储阵列区，且该周边电路区上设有多个MOS晶体管，而该存储阵列区上设有多个MOS晶体管以及多个电容器；
于该半导体晶片表面形成一介电层，并覆盖于各该MOS晶体管以及各该电容器之上；
于该介电层表面形成一光阻层；
进行一黄光制作工艺，以各该电容器的布局图案当作反光罩，去除该存储阵列区上方部分的该光阻层；
利用残余的该光阻层当作硬罩幕，以蚀刻该存储阵列区上方的该介电层至一预定深度；以及
对该介电层进行一平坦化制作工艺。
8.如权利要求7的方法，其中各该电容器均是由一上电极、一电容介电层以及一下储存电极所构成。
9.如权利要求8的方法，其中该反光罩是利用各该电容器的下储存电极的布局图案所形成的。
10.如权利要求8的方法，其中该反光罩是利用各该电容器的上电极的布局图案所形成的。
11.如权利要求7的方法，其中该预定深度大于6000埃。
12.如权利要求7的方法，其中该平坦化制作工艺是为一化学机械研磨(CMP)制作工艺。
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